JPS5828751B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5828751B2
JPS5828751B2 JP54170782A JP17078279A JPS5828751B2 JP S5828751 B2 JPS5828751 B2 JP S5828751B2 JP 54170782 A JP54170782 A JP 54170782A JP 17078279 A JP17078279 A JP 17078279A JP S5828751 B2 JPS5828751 B2 JP S5828751B2
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Description

【発明の詳細な説明】 本発明は、ランダムアクセス可能な記憶装置或いはイメ
ージセンサ等として使用可能な半導体装置に関する。
メモリセルには周知のようにスタティック型とダイナミ
ック型があり、基本的には前者はフリップフロップ回路
、後者はキャパシタとゲートトランジスタに帰せられる
。
こ工に提案する素子はそのいずれにも属さない新型のも
ので、半導体基板の埋込みフローティング領域への多数
キャリヤ注入、非注入、および容量変化を利用するもの
であり、その特徴とする所は一導電型の半導体領域から
なるワードラインと該ワードラインと絶縁物層により完
全に囲まれた反対導電型の半導体領域からなる電荷蓄積
領域と該電荷蓄積領域上に絶縁物層を介して形成された
導電層からなるビットラインとを有する点にある。
以下図示の実施例を参照しながらこれを詳細に説明する
。
第１図は本発明の一実施例を示す断面図であり、２はｎ
型のシリコン半導体基板、４は該基板表面に埋込まれた
ｐ型の埋込領域である。
埋込領域４はメモリ用として用いる場合はワード線（Ｘ
ライン）として用いられる下部配線層であり、その側部
は選択酸化法などによる厚いフィールド酸化膜６で覆わ
れる。
８は酸化膜６上に埋込み領域４と交叉する向きに形成さ
れた金属材料の導体層であり、メモリの場合はビット線
（Ｙライン）となる。
上部および下部埋込層８，４の交叉部１０には、そのｐ
型埋込領域４上にｎ型のフローティング領域１２が形成
され、該領域１２と上部導体層８との間に薄い絶縁層（
例えばシリコン酸化膜）１４が介在する。
こうしてｐ型頭域４、ｎ型領域１２、絶縁層１４、導体
層８０４層構造の素子が形成され、これがメモリセルま
たは光電変換素子などとなる。
第２図はこの素子の平面パターンで、そのＡＡ′断面が
第１図に相当する。
下部埋込領域４はコンタクトホール１６で外部配線層１
８に接続される。
上記構造を有する半導体装置は、上部導体層８と下部埋
込層４の交叉部１０に容量Ｃを有する。
この容量Ｃはフローティング領域１２における多数キャ
リヤ（電荷）の蓄積量に応じて変化する。
従って、この容量Ｃをディジタル的に情報の１″ｕ Ｏ
ｎに対応させることもできれば、アナログ的な情報とす
ることもでき、前者はランダムアクセスメモリ（ＲＡＭ
）に、また後者はフローティング領域への多数キャリヤ
の注入を光により行なえばイメージセンサになる。
容量Ｃはその両端電圧Ｖと蓄積電荷Ｑとの関係から と表わすことができる。
そして、 ｐ型頭域４とｎ 型領域１２との間を順バイアス状態にしつまりｐ型領域
４に正電圧を印加し、また同時に上部導体層８へ正電圧
を印加すると、ｐ型領域４を通してｎ型領域１２に電荷
（陽子）が流入され、実効的に（１）式のＱが変化し、
これに応じて容量Ｃを変化させることができる。
メモリセルであればこれが情報＋１１． Ｉ＋の書込み
に相当し、その後領域４へ電圧印加を断つことでこの状
態が保持される。
読出時には上部導体層８に正電圧、そしてｐ型領域４に
負電圧を印加する。
このとき導体層８に流れる電流により記憶状態を検知す
ることができる。
これは次のような性質を利用している。
即ち容量Ｃは印加電圧Ｖに対して第３図のように変化す
る。
印加電圧を負から正にこれを高めてゆくと前述のように
容量Ｃは小になるが、印加電圧が正に転する付近でｎ層
１２は表面電荷蓄積を行いｎ層１２中の有効電荷に対応
して図示のように容量Ｃは犬になる。
Ｖｌはｐ型領域４に印加するこの負電圧の値を示す。
Ａ１はインバージョン領域、Ａ２はデプレッション領域
、Ａ３はアキュムレーション領域である。
容量Ｃがこのように変れば、そして容量が充電されてい
るときと非充電のときでは電圧印加時に流れる電流の値
が異なるから、これにより電荷有無の検出が可能である
。
この点を簡単な数式で説明すると、パルス幅ｔの電圧Ｖ
／印加時に導体層８に流れる電流■とそれによる充電電
荷Ｑ’との間には なる関係があるので、（１，Ｘ２）式よりが成り立つ。
こＳでＶ′及びｔを一定とすれば■はＣ，Ｑに関係する
ことになり、選択、非選沢、および記憶、非記憶の区別
が可能である。
第４図は本発明をＲＡＭに適用した例であり、２０はビ
ット線（上部配線層）８を選択するＹアドレス回路、２
２はワード線（ｐ型埋込領域）４を選択するＸアドレス
回路、２４はビット線８に流れる電流からデータ出力Ｄ
ＯＵＴを取り出すセンスアンプであり、複数のビット線
８と複数のワード線４との各交叉部１０に前述した容量
Ｃを有するメモリセルＭ。
、Ｍ］が形成される。白抜きで示すメモリセルＭ。
は０゛′の記憶状態であるのに対し、斜線でハツチング
して示すメモリセルＭ、は１１１１１の記憶状態である
。
これらメモリセルＭ。、Ｍｌｏｌつは第５図に示す信号
Ｓｘ、Ｓｙで選択される。
即ち、書込み時には選択したビット線８に信号Ｓｙのう
ち正電圧ＶＹｔを印加し、同時に選択したワード線４に
は信号ＳＸのうちデータパルスとなる正電圧ＶＸ１（＞
ＶＹｌ）を印加する。
また読出し時にはビット線８に正電圧ｖＹ２（〉ＶＹｌ
）を印加し、ワード線４に負電圧ＶＸ２を印加する。
尚、イメージセンサも第４図と同じ構成でよいが、この
場合にはデータパルスＶＸｔは印加せず、その間に記憶
セル領域に直接光イメージを入力する。
そしてＸ、Ｙアドレスに周期的にアクセスパルスｖＹ２
．ＶＸ２を印加すればセンスアンプ２４乃ち平面的イメ
ージ信号を順序よく取り出すことができる。
【図面の簡単な説明】
第１図および第２図は本発明の一実施例を示す断面図お
よび平面図、第３図はその動作特性図、第４図は本発明
を適用したＲＡＭの概略構成図、第５図はそり駆動信号
波形図である。 図中、２はｎ型シリコン半導体基板、４はｐ型埋込領域
（下部配線層）、８は上部導体層、１０は交叉部、１２
はｎ型フローティング領域、１４は絶縁層である。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型の半導体領域からなるワードラインと該ワ
    ードラインと絶縁物層により完全に囲まれた反対導電型
    の半導体領域からなる電荷蓄積領域と該電荷蓄積領域上
    に絶縁物層を介して形成された導電層からなるビットラ
    インとを有することを特徴とする半導体記憶装置。
JP54170782A 1979-12-27 1979-12-27 半導体記憶装置 Expired JPS5828751B2 (ja)

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JP54170782A JPS5828751B2 (ja) 1979-12-27 1979-12-27 半導体記憶装置
EP80304615A EP0032626B1 (en) 1979-12-27 1980-12-19 A semiconductor device
DE8080304615T DE3070843D1 (en) 1979-12-27 1980-12-19 A semiconductor device
US06/573,601 US4571607A (en) 1979-12-27 1984-01-26 Semiconductor device

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JPS5694660A JPS5694660A (en) 1981-07-31
JPS5828751B2 true JPS5828751B2 (ja) 1983-06-17

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ID=15911264

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EP (1) EP0032626B1 (ja)
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US4571607A (en) 1986-02-18
JPS5694660A (en) 1981-07-31
EP0032626A3 (en) 1983-01-05
EP0032626B1 (en) 1985-07-03
DE3070843D1 (en) 1985-08-08
EP0032626A2 (en) 1981-07-29

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