DE2702830A1 - Kapazitive speicherzelle - Google Patents

Description

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Böblingen, 3. Jan. 1977 heb-pi

Anmelderin: International Business Machines Corporation, Armonk, N.Y. 1O5O4

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: BU 976 002

Kapazitive Speicherzelle

Die Erfindung betrifft integrierte HalbIeiterspeieherschaltungen und insbesondere Speicherzellen, die Kapazitäten für die Speicherung von binären Informationsbits benutzen.

Beschreibung des Standes der Technik

Integrierte Halbleiterspeicherschaltungen, insbesondere solche, die Speicherzellen benutzen, die im wesentlichen einen Speicherkondensator und einen Schalter enthalten, haben zu sehr hohen Speicherzellendichten geführt. Eine der einfachsten Schaltungen für sehr kleine Speicherzellen ist in der US-Patentschrift 3 387 286 der Anmelderin beschrieben. Jede dieser Zellen verwendet einen Speicherkondensator und einen Feldeffekttransistor, der selektiv den Kondensator mit einer Bit/Abfühlleitung verbindet. In den beiden US-Patentschriften 3 811 076 und 3 841 der Anmelderin ist eine nur einen Feldeffekttransistor enthaltende Speicherzelle der oben beschriebenen Art offenbart, bei der die geringe Größe dadurch erzielt wird, daß man zur Bildung eines \ Speicherkondeneators auf der Oberfläche des Halbleitersubstrats eine von diesem durch eine dielektrische Schicht getrennte dotierte polykristalline Siliziumschicht benutzt. In diesen beiden Patentschriften ist außerdem ein Verfahren offenbart, bei dem

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wirkungsvoll von Isolierenden Doppelschichten aus Siliziumdioxid und Siliziumnitrid Gebrauch gemacht wird.

In der US-Patentanmeldung 587 528 vom 16. Juni 19 75 (Deutsche Patentanmeldung P 26 21 136.9) ist eine Speicheranordnung mit kiel' nen Speicherzellen unter Verwendung von Speicherkondensatoren und bipolaren Transistoren beschrieben. In dieser wortorganisierten Anordnung ist jeder Speicherkondensator jeder dieser Zellen mit einer Klemme an einer getrennten Bit/Abfühlleitung angeschlossen, während ausgewählte, ein Wort bildende Zellen gleichzeitig dadurch angesteuert werden, daß ein Wortimpuls benutzt wird, der an der anderen Klemme der Speicherkondensatoren dieses Worts eingekoppelt wird. Dadurch, daß die anderenKlemmen aller Speicherkondensatoren eines bestimmten Wortes gleichzeitig angesteuert werden, ist eine Isolation zwischen den Zellen eines Wortes nicht erforderlich.

In der Anmeldung der Anmelderin (Aktenzeichen der Anmelderin BU 975 013), die am gleichen Tag wie die vorliegende Anmeldung eingereicht wurde, ist eine kapazitive Speicheranordnung in Unipolartechnik offenbart, die sehr kleine Zellen aufweist, deren jede im wesentlichen nur einen Speicherkondensator besitzt, wobei eine Bit/Abfühlleitung an einer Klemme des Kondensators angeschlossen ist und eine Wortleitung eine Kopplung nach der anderen Klemme des Kondensators herstellt. In einer Ausführungsform dieser Erfindung wird auf der Oberfläche des Halbleitersubstrats eine Gleichstromquelle für Ladungsträger gebildet, und es wird eine Anzahl von Inversionsspeicherkapazitäten ebenfalls auf der Oberfläche des HalbleiterSubstrats in einem Abstand von der Ladungsträgerquelle gebildet. Binäre Informationselemente darstellende Spannungsimpulse werden an einer Klemme der Kondensatoren zugeführt, und die andere Klemme der Kondensatoren ist mit der Gleichstrom-Ladungsträgerquelle durch Anlegen eines Wortimpulses an einer Wortleitung gekoppelt.

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In einer weiteren US-Patentanmeldung der Anmelderin (eigenes Aktenzeichen BU 976 001), die am gleichen Tag wie die vorliegende Anmeldung eingereicht wurde, ist ein kapazitiver Speicher mit wahlfreiem Zugriff offenbart, bei welchem zur Erzeugung von kleinen mit Ladungen versehenen Taschen zur Darstellung von binären Informationselementen eine impulsförmige Ladungsträgerinjektion benutzt wird.

In einem in IBM Technical Disclosure Bulletin, Band 18, Nr. 3, vom August 1975, auf Seiten 786 und 787, erschienen Aufsatz mit dem Titel "Semiconductor Storage Circuit Utilizing Two Device Memory Cells" und in der US-Patentschrift 3 771 148 vom 31. März 1972 ist die Verwendung eines Paares von Kondensatoren für die Speicherung von komplementären Signalen in einer einzigen Zelle offenbart.

Zusammenfassung der Erfindung

Aufgabe der Erfindung ist es somit, eine weiter verbesserte Speicherzelle mit sehr kleinem Flächenbedarf und höherer Geschwindigkeit zu schaffen, die ein Paar Speicherkondensatoren und vereinfachte Schaltmittel enthält. Dabei sollen neben höherer Schaltungsdichte auch noch kräftigere Signale abgegeben werden.

Gemäß der Lehre der vorliegenden Erfindung wird in einem Halbleitersubstrat eines vorgegebenen Leitungstyps eine Speicherzelle dadurch erzeugt, daß auf der Oberfläche des Substrats eine Ladungsträgerquelle sowie erste, zweite und dritte Leiter vorgesehen werden, die von dem Substrat durch eine dazwischenliegende dielektrische Schicht getrennt sind. An dem ersten Leiter ist eine Wortleitung und an dem zweiten und dritten Leiter sind ein Paar von Bit/Abfühlleitungen angeschlossen. Ein an der Wortleitung angelegter Spannungsimpuls und an den Bit/Abfühlleitungen angelegte komplementäre Spannungen erzeugen an der Oberfläche des Substrats Inversionsschichten,

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die zusammen mit den Leitern Inversionskapazitäten ergeben. Dabei sind die ersten, zweiten und dritten Leiter in der Weise angeordnet, daß eine kontinuierliche Inversionsschicht von der Ladungsträgerquelle nach einer der Inversionskapazitäten über die Inversionsschicht der beiden anderen Kapazitäten gebildet wird. Information wird in den beiden Inversionskapazitäten der Zelle dadurch eingespeichert, daß eine vorbestinunte Menge von Ladungsträgern, vorzugsweise Elektronen von der Ladungsträgerquelle in Verarmungszonen der beiden Kapazitäten eingespeichert werden, welche durch die komplementären Spannungen auf den beiden Bitleitungen erzeugt werden. Die Information wird in der Weise ausgelesen, daß ein Differential-Abfühlverstärker eingesetzt wird und die Bit/Abfühlleitungen potentialfrei sind, wenn ein Wortimpuls die Ladungsträgerquelle wiederum mit den beiden Inversionskapazitäten der Zelle verbindet. Die Polarität der Spannung der dadurch festgestellten gespeicherten Ladung zeigt dabei die in der Zelle eingespeicherte Information in komplementärer Form.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind in den ebenfalls beigefügten Patentansprüchen im einzelnen angegeben.

In den Zeichnungen zeigt:

Fig. 1A eine Draufsicht auf eine Ausführungsform einer

Halbleiterspeicheranordnung gemäß der Erfindung,

Fig. 1B eine Schnittansicht längs der Linie 1B-1B in

Fig. 1A,

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Fig. 1C eine Schnittansicht längs der Linie 1C-1C in

Fig. 1A,

Fig. 2 eine Folge von schematisehen Darstellungen zur

Erläuterung des Einströmens von Ladungsträgern in Verarmungszonen zu verschiedenen Zeitpunkten und

Fig. 3 ein Impulsdiagramm zur Darstellung der Arbeitsweise der Speicheranordnung gemäß der Erfindung.

Beschreibung der bevorzugten Ausführungsformen

In Fig. 1A, 1B und 1C ist die erfindungsgemäß aufgebaute Speicheranordnung im einzelnen gezeigt und besteht aus einem Halbleitersubstrat 10, in dem Diffusionszonen 12 und 14 vorgesehen sind. Das Substrat 10 kann dabei p-leitend sein, während die Diffusionszonen 12 und 14 η -leitend sein können· über Anschlüsse 16 und 18 sind Impulsquellen 15 und 17 an den Diffusionszonen 12 bzw. 14 zu Erzeugung von Ladungsträgerimpulsen angeschlossen. Die Impulsquellen 15 und 17 können dabei einfach Gleichspannungsquellen ausreichender Spannung sein. Aus dickem Oxid bestehende Streifen 19, die auch eingelassen sein können, isolieren die Wortleitungen W1 und W2 voneinander. Auf der Oberfläche des Halbleitersubstrates 10 ist zwischen den dicken Oxidstreifen 19 eine erste Isolationsschicht 20 vorgesehen, die vorzugsweise aus Siliziumdioxid besteht. Eine zweite, vorzugsweise aus Siliziumnitrid bestehende Isolierschicht 22 wird über der ersten Isolierschicht 20 und über den aus dicken Oxidschichten bestehenden Streifen 19 angebracht. Die Dicke der Siliziumdioxidschicht 20 kann beispielsweise 5OO 8 betragen, und die Dicke der Siliziumnitridschicht 22 kann beispielsweise bei 200 8 liegen. Eine Anzahl von Leitungen 24, 26, 28, 30 sind auf den isolierenden Schichten 20 und 22 zwischen den Diffusionszonen 12 und 14

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zueinander parallel angeordnet. Die Leitungen 24, 26, 28 und bestehen vorzugsweise aus dotiertem polykristallinem Silizium und sind von aus oxidiertem polykristallinem Silizium bestehenden Isolierschichten 32, 34, 36 bzw. 38 überzogen. Metallische Leitungen 40 und 41 sind in einer zur Richtung der Leitungen 24, 26, 28 und 30 orthogonalen Richtung über diesen Leitungszügen angeordnet. Dabei sind die Leitungszüge und die metallischen Leitungen durch die Isolierschichten 32, 34, 36 und 38 voneinander isoliert. Die Leitungen 24, 26, 28 und 30 sind Teile der Bit/Abfühlleitungen B1L, B1R, B2L und B2R. Die Bit/Abfühlleitungen B1L und B1R sind an einer komplementären Bittreiberstufe 43 und an einem Differential-Abfühlverstärker 45 angeschlossen, während die Bit/Abfühlleitungen B2L und B2R mit einer komplementären Bittreiberstufe 47 und einem Differential-Abfühlverstärker 49 verbunden sind. Die metallischen Leitungen 40 und 41 sind Teile der Wortleitungen W1 und W2 und sind an einer Worttreiberstufe 51 angeschlossen, die die notwendigen Wortimpulse für die Wortleitungen W1 und W2 liefert. Die Bittreiberstufen 43 und 47 enthalten die notwendigen Bittreiber zur Erzeugung von komplementären Spannungsimpulsen auf den Bit/ Abfühlleitungen B1L und B1R sowie B2L und B2R und können außerdem für diese Leitungen die gewünschten Vorspannungen liefern.

Die an den Bit/Abfühlleitungen angelegten komplementären Spannungsimpulse erzeugen im Halbleitersubstrat 10, wie dies in Fig. 1B durch gestrichelte Linien angezeigt ist, Verarmungszonen 42, 44, 46 und 48. Die Tiefe jeder dieser Verarmungszonen hängt dabei von der Amplitude der an den jeweiligen Leitungen 24, 26, 28 und 30 angelegten Spannungen ab. Diese Leitungen 24, 26, 28 und 30 bilden zusammen mit den Verarmungszonen und den zwei Isolationsschichten 20 und 22 die Speicherkapazitäten 50, 52, 54 und 56 der Wortleitung W1, die durch die Leitung gebildet ist. In gleicher Weise ist die Wortleitung W2 Speicherkapazitäten, die ähnlich aufgebaut sind wie die Speicherkapa-

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Zitaten 50, 52, 54 und 56, zugeordnet. Die der Wortleitung W2 zugeordneten Speicherkapazitäten sind an den Schnittpunkten der Leitungen 24, 26, 28 und 30 mit der Leitung 41 angeordnet. Man sieht aus Fig. 1B, daß die den Speicherkapazitäten 50 und 56 zugeordneten Verarmungszonen 42 und 48 tiefer sind, als die Verarmungszonen 44 und 46, die den Kapazitäten 52 bzw. 54 zugeordnet sind. Es sei darauf hingewiesen, daß den tieferen Verarmungszonen 42 und 48, die auch als PotentialqaeIlen bezeichnet werden können, jeweils flachere Potentialquellen oder Verarmungezonen 44 bzw. 46 benachbart sind. Die tiefe Verarmungszone 42 und die flachere Verarmungszone 44 sind dem Bitleitungspaar B1L bzw. B1R zugeordnet, die zum Einschreiben von Information und zum Lesen von Information aus den Speicherkapazitäten 50, 52 dienen, die eine erste Zelle 53 der Wortleitung W1 bilden. Eine zweite Zelle 55 der Wortleitung 1 weist die Speicherkapazitäten 54 und 56 auf. Selbstverständlich würde die Wortleitung 1 weitere Zellen aufweisen, die der Klarheit halber jedoch nicht gezeigt sind. Im vorliegenden Fall sei angenommen, daß dann, wenn komplementäre Spannungsimpulse aus der Bit/Abfühlleitung B1L und B1R eine tiefe Verarmur.gszone 42 an der Kapazität 50 und eine flachere Verarmungszone 44 an der Kapazität 52 bilden, in der Speicherzelle 53 als Informationsbit eine 1 eingespeichert ist, und daß dann, wenn an der Kapazität 52 eine tiefere Potentialquelle und an der Kapazität 50 eine flachere Potentialquelle erzeugt wird, in der Zelle 53 als Informationsbit eine 0 eingespeichert ist. Wie bei der Zelle 55 bemerkt, wird dann ein Informationsbit 0 als eingespeichert angesehen, wenn die tiefe Verarmungszone oder Potentialquelle der rechten Bit/Abfühlleitung B2R und die flachere Potentialquelle oder Verarmungszone der linken Bitleitung B2L zugeordnet ist.

Für die Einspeicherung von Information in den Kapazitäten 50, 52, 54 und 56 ist es erforderlich, aus den Diffusionszonen 12 und 14 Ladungsträger in die Potentialquellen dieser Kapazitäten einzuführen. Zum Einführen von Ladungsträgern in die

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Verarmungszonen 42, 44, 46 und 48 wird selektiv zwischen den Diffusionzonen 12 und 14 und jeder der Verarmungszonen 42, 44, 46 und 48 ein leitender Strompfad hergestellt. Dieser Strompfad wird dadurch gebildet, daß auf der Oberfläche des HalbIeltersubstrats 10 zwischen den Diffusionszonen 12 und 14 bzw. den Verarmungszonen 42 und 48 sowie zwischen den Verarmungszonen 42 und 44, 44 und 46 und 48 zusätzliche Verarmungszonen 58 gebildet werden. Diese Verarmungszonen 58, die In Flg. 1C deutlich zu erkennen sind, werden durch einen Wortimpuls mit positiver Polarität erzeugt, der von der Worttreiberstufe 41 an die Wortleitung W1 angelegt wird. Die Ladungsträger fließen dann von den Diffusionszonen 12 und 14 durch die Verarmungs zonen 58 nach den Potentialquellen, die anfänglich auf einem positiveren Potential liegen, als das an den Klemmen 16 und 18 liegende Potential und bilden eine Inversionsschicht an der Oberfläche des Substrats 10. Sobald die Verarmungszonen 42, 44, 46 und 48 mit Ladungsträgern aufgefüllt sind, wird der Wortimpuls beendet und die Verarmungszonen 42, 44, 46 und 48, die nunmehr Inversionsschichten für die Inversionsspeicherkapazitäten 50, 52, 54 und 56 bilden, werden von den Ladungsträgerquellen 12 und 14 und gegeneinander isoliert. Die auf den Bitleitungen B1L und B1R und B2L und B2R liegenden, Binärinformationen darstellenden Spannungen werden nun impulsmäßig auf das Ruhepotential zurückgeführt, nachdem der Wortleitungsimpuls beendet ist, so daß zwei unterschiedlich große Ladungen in den Potentialquellen verbleiben, die die gespeicherten Informationsbits darstellen. Wenn die gespeicherte Information aus den Kapazitäten 50, 52, 54 und 56 ausgelesen werden soll, dann werden die Bittreiberstufen von den Bitleitungen B1L, BIR und B2L und B2R abgetrennt, während die Differential-Abfühlverstärker 45 und 49 zwischen den Bit/Abfühlleitungspaaren B1L und B1R und B2L und B2R angeschlossen werden.

In Fig. 2 ist eine Reihe von schematischen Diagrammen zur Darstellung des Ladungsträgerflusses von den impulsmäßig betriebenen Ladungsquellen 15 und 17 zu verschiedenen Zeitpunkten darge-

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stellt, die in dem Impulsdiagranun der Fig. 3 angegeben sind, und wie sie beim Betrieb einer Speicheranordnung gemäß der Erfindung eingesetzt werden. Wie man aus dem Impulsdiagramm der Fig. 3 erkennt, liefern die Impulsquellen 15 und 17 einen Ladungsträgerinjektionsimpuls, der normalerweise bei +8,0 V liegt, zu vorbestimmten Zeitpunkten jedoch auf 0 V abgesenkt wird. Das Substrat 10 ist vorzugsweise auf -3,0 V vorgespannt. Der selektiv an die Wortleitung W1 und die Wortleitung W2 angelegte Wortimpuls schwankt zwischen -2,0 und +4,5 V und jede der zum Einschreiben von Information in die Zellen verwendeten Bitleitungen hat ein Ruhepotential von +8,5 V. Zum Einspeichern eines Informationsbits 1 in Zelle 53 wird auf der Bit/Abfühlleitung B1L eine Spannung von +8,5 V aufrechterhalten, und an die Bit/Abfühlleitung B1R wird eine Spannung von +4,5 V angelegt, wodurch die Potentialquellen 42 bzw. 44 gebildet werden. Anschließend wird aus den Impulsquellen 15 und 17 eine Ladung in die Potentialquellen eingeführt. Wenn Information aus der Zelle 53 ausgelesen werden soll, dann tritt auf derjenigen Bit/Abfühlleitung, bei der eine kleinere Ladung eingespeichert ist, ein relativ starkes positives Signal auf, während an der Bit/Abfühlleitung, bei der eine größere Ladung eingespeichert ist, ein Signal auftritt, dessen Amplitude praktisch 0 ist. Zum Einspeichern eines Informationsbit 0 in Zelle 53 wird die Größe der Potentialquellen 42 und 44 umgekehrt, so daß die Potentialquellen so aussehen wie in Zelle , 55, wo die rechte Potentialquelle tiefer ist als die linke Potentialquelle. In dem Differential-Abfühlverstärker 45 ist die Polarität des beim Auslesen eines Informationsbits 0 erzeugten Signals der Polarität des beim Auslesen eines Informationsbits 1 erzeugten Signals entgegengesetzt.

Man sieht beispielsweise aus Fig. 2 und 3, daß zum Zeitpunkt ti, wenn ein 1-Bit über die Bit/Abfühlleitungen B1L und BIR ' eingeschrieben wird, die BitimpuIsspannung aus der komplementären Bittreiberstufe 43 auf +4,5 V für die Bit/Abfühlleitung B1R abnimmt, während B1L auf 8,5 V bleibt, wobei der Ladungsinjektions- ■

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impuls auf +8 V liegt, so daß dadurch verhindert wird, daß die Impulsquellen 15 und 17 eine Ladung an das Substrat 10 abgeben. Außerdem wird der Wortimpuls, der bei -2,0 V liegt, keine Verarmungszone 58 erzeugen. Wie man demgemäß bei ti in Fig. 2 erkennt, sind die Verarmungszonen 42, 44, 46 und 48 in dem Substrat 10 gebildet, jedoch haben die Impulsquellen 15 und 17 keine Ladungsträger an diese Verarmungszonen abgegeben. Zum Zeitpunkt t2 wird der Ladungsträgerinjektionsimpuls auf 0 V abgesenkt und liefert damit eine große Menge Ladungsträger, die dann sofort in die Potentialquellen 42, 44, 46 und 48 einströmen, sobald der Wortimpuls auf +4,5 V angehoben wird, wodurch die Potentialquellen 58 gebildet werden. Die Potentialquellen 58 stellen dabei eine leitende Verbindung zwischen den Impulsquellen 15 und 17 und den Potentialquellen 42, 44, 46 und 48 dar. Durch Absenkung der Spannung der Impulsquelle auf 0 V wird eine starke Übersteuerung erzeugt, so daß die Potentialquellen 42, 44, 46 und 48, wie dies in Fig. 2 bei t2 angezeigt ist, rasch mit Ladungsträgern aufgefüllt werden. Zum Zeitpunkt t3 nach Auffüllen der Potentialquellen mit Ladungsträgern wird der Ladungsträgerinjektionsimpuls wieder auf +8 V angehoben, wodurch die Impulsquellen 15 und 17 nunmehr als Drainzonen wirken und alle über dem durch die Verarmungszonen 58 erzeugten Sperrpegel liegenden Ladungsträger in den Verarmungszonen 42, 44, 46 und 48 anziehen, wie dies bei t3 in Fig. 2 gezeigt ist. Nachdem alle überschüssigen Ladungsträger durch die Impulsquellen 15 und 17 abgezogen sind, wird die Spannung des Wortimpulses auf -2,0 V abgesenkt, so daß dadurch die in den Verarmungszonen oder Ladungsquellen 42, 44, 46 und 48 verbliebenen Ladungsträger dort sicher festgehalten werden. Man kann bei t3 in Fig. 2 erkennen, daß zu diesem Zeitpunkt in den Potentialquellen 44 und 46 höchstens noch eine sehr kleine Restladung verbleibt, da diese Potentialquellen praktisch auf dem gleichen Potential liegen wie die Potentialquellen 58, die beide durch die an der doppelten Isolationsschicht 20, 22 angelegten +4,5 V erzeugt werden. Ferner sind die

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getrennt und die Bitimpulsspannung ist wieder auf dem Ruhepotential von +8,5 V angekommen, so daß, wie bei t4 in Fig. 2 gezeigt, relativ große Ladungen in den Verarmungzonen 42 und 48 liegen, während in den Verarmungszonen 44 und 46 eine sehr kleine oder praktisch keine Ladung gespeichert ist. Man erkennt aus Fig. 3, daß dann, wenn ein Informationsbit 1 in die Zelle eingeschrieben werden soll, die an der Bit/Abfühlleitung auf der linken Seite der Zelle angelegte bitimpulsspannung einfach auf dem Ruhepotential von-+8,5 V bleibt, während die über die Bit/Abfühlleitung auf der rechten Seite der Zelle zugeführte Bitimpulsspannung auf +4,5 V abgesenkt wird. Während einer Leseoperation ist die Bitimpulsspannung auf allen Bitleitungen frei vom Ruhepotential von +&,5 V, und die Leitungen sind an den Differential-Abfühlverstärkern 45 und 49 angeschlossen und der Ladungsträgerinjektionsimpuls und der Wortimpuls treten, wie dies in Fig. 3 angedeutet, während der Zeiten ti bis t4 auf, wobei das vom Differential-Abfühlverstärker 45 erzeugte Signal für ein Informationsbit 1 einen relativ großen positiven Impuls und, wie in Fig. 3 gezeigt, für ein Informationsbit 0, wie es z. B. in der Zelle 55 eingespeichert ist, einen relativ großen negativen Impuls anzeigt.

Es sei darauf verwiesen, daß dann, wenn nur ein einziger Speicherkondensator, wie z. B. der Kondensator 50 zur Speicherung von Information benutzt wird, im Abfühlverstärker eine Bezugsspannung benutzt wird, deren Wert oder Größe angenähert in der Mitte zwischen den beiden möglichen Speichersignalwerten liegt. In einem Abfühlverstärker, der beispielsweise eine bistabile Kippschaltung verwendet, würde man an einem Eingang der Schaltung eine Bezugsspannung von +1,5 V zuführen, während an dem anderen Eingang ein Speichersignal von +3,0 V oder 0 V angelegt würde, je nach der einzuspeichernden Information. Man sieht, daß in einem Fall das Differentialsignal eine positive Polarität und im anderen Fall eine negative Polarität aufweist. In jedem Fall beträgt die Absolutdifferenz zwischen den den Eingängen der Schaltung zugeführten Spannungen nur die Hälfte der Differenz

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zwischen den beiden Speicher- oder BitSignalen O und +3 V. Verwendet man zwei Kapazitäten oder Knotenpunkte für eine Zelle, dann wird die Spannung der einen Kapazität dem einen Eingang des Abfühlverstärkers und die Spannung von der anderen Kapazität dem anderen Eingang des Abfühlverstärkers zugeführt. Bei dieser Anordnung wird dann, wenn von der einen Kapazität ein Signal von +3 V und von der anderen Kapazität ein Signal von O V abgeleitet wird, eine absolute Spannungsdifferenz von 3 V den beiden Eingängen des Abfühlverstärkers zugeführt. Dieses stärkere Signal ist bei vielen Speicheranwendungen brauchbar. Außerdem ist dieser Aufbau symmetrisch und damit weniger empfindlich gegen Störungen und Toleranzen.

Obgleich bisher das Leseverfahren beschrieben wurde, so sollte doch einleuchten, daß andere Leseanordnungen ebenfalls benutzt werden können. Beispielsweise könnte man beide Leitungen eines Paares von Bit/Abfühlleitungen auf einen dazwischenliegenden Spannungspegel legen, worauf die Leitungen ohne feste Spannung gelassen und ein Wortimpuls an die Wortleitung angelegt wird, so daß ein teilweiser Ladungsaustausch zwischen den beiden Potententialquellen der Zelle stattfindet.

Ferner sei darauf verwiesen, daß die Information in komplementärer Form abgespeichert wird und daß daher eine gleichgroße Anzahl im wesentlichen leerer Potentialquellen vorhanden ist, wie z. B. die Potentialquellen 44 und 46 sowie im wesentlichen mit Ladungsträgern gefüllte Potentialquellen wie 42 und 48. Wenn daher in einer Zelle ein Informationsbit durch ein anderes Informationsbit ersetzt werden soll, wenn beispielsweise eine O eine 1 ersetzen soll, dann werden die in einer der beiden Potentialquellen liegenden Ladungen oder Ladungsträger einfach nach der anderen Ladungsträgerquelle überführt, und die Ladungsträgerquelle muß nur die durch Leckströme verlorengegangenen Ladungen ersetzen. Mit einer derartigen Anordnung läßt sich neue Information in den Zellen sehr rasch einspeichern. Bei

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solchen Anordnungen sollte man jedoch zwischen der Anordnung von Speicherzellen und den Ladungsträgerquellen isolierende Torschaltungen vorsehen.

Wird eine Gleichstrom-Ladungsträgerquelle benutzt, dann sollte die an den Diffusionszonen 12 und 14 angelegte Gleichspannung angenähert 1 V unterhalb der Sperrspannung liegen. Eine derartige Ladungsträgerquelle kann damit automatisch die Ladungsträgerverluste durch Leckströme ausgleichen.

Selbstverständlich sollte klar sein, daß bei einer Verwendung von dynamischen Zellen in der Speicheranordnung gemäß der Erfindung der Speicherinhalt dieser Zellen innerhalb vorbestimmter Zeitintervalle regeneriert werden muß, damit die eingespeicherte Information nicht verloren geht. Dafür können an sich bekannte Regenerierverfahren eingesetzt werden.

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Claims (6)

1. PATENTANSPRÜCHE

   Halbleiterspeicher für kapazitive Speicherung von Information mit einem Halbleitersubstrat und einer dieses Substrat überziehenden dielektrischen Schicht, dadurch gekennzeichnet, daß gegeneinander isolierte (32, 34, 36, 38) erste und zueinander orthogonale (24, 26, 28, 30) zweite (40, 41) Leitungen auf der dielektrischen Schicht (20, 22) angebracht sind und damit erste und zweite kapazitive Speicherknotenpunkte bilden, daß die ersten Leitungen (24, 26, 28, 30; B1L, B1R, B2L, B2R) zum Anlegen von komplementären uatensignalen an die Speicherknotenpunkte mit entsprechenden komplementären Bit-Treiberstufen (43, 47) verbunden sind, daß ferner eine Bezugspotentialquelle (15, 17) an eine Diffusionszone (12, 14) des Substrates angeschlossen ist und selektiv dem impulsförmigen Einkoppeln eines Bezugspotentials in die Speicherknotenpunkte dienen, und daß mit den ersten und zweiten Speicherknotenpunkten Differential-Abfühlverstärker (45, 49) gekoppelt sind.
2. 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß sich an den Kreuzungspunkten der ersten und zweiten Leitungen erste und zweite Inversionskapazitäten (50, 52, 54, 56) bilden, die jeweils eine Inversionsschicht aufweisen, und daß Schaltmittel (51, W1, W2, 40, 41) vorgesehen sind, über die die Bezugspotentialquelle (15, 16, 17, 18) an die Inversionsschichten ankoppelbar ist.
3. 3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltmittel Wortleitungen (W1, W2; 40, 41) enthalten, über die ein Wortimpuls anlegbar ist.

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4. 4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die komplementären Datensignale aus Impulsen einer ersten und einer zweiten Spannungsamplitude bestehen, wobei die zweite Spannungsamplitude wesentlich größer ist als die erste.
5. 5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß durch die Schaltmittel (51, W1, W2, 40, 41) ein Ruhepotential an die ersten und zweiten Inversionskapazitäten (50, 52, 54, 56) anlegbar ist.
6. 6. halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß das Ruhepotential an die jeweils mit der zweiten Spannungsamplitude beaufschlagten Inversionskapazitäten (50, 54) anlegbar ist.

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