DE10020150A1 - Halbleiterspeicher und Verfahren zu dessen Herstellung - Google Patents

Abstract

Die vorliegende Erfindung betrifft einen Halbleiterspeicher, welcher die Stabilität der Datenhaltecharakteristik und der Daten-Lese/Schreib-Charakteristik für eine Tunneldiode mit einem kleinen Spitze/Tal-Verhältnis sicherstellen kann, und ein Verfahren der Herstellung eines derartigen Halbleiterspeichers. Das Spitze/Tal-Verhältnis einer Tunneldiode kann durch Anordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des die Tunneldiode bildenden Massedirektkontakts verbessert werden; der Widerstand einer Last mit hohem Widerstand kann des weiteren durch Anordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des Speicherknotendirektkontakts weiter erhöht werden; und es kann eine Datenhaltecharakteristik während des Steuerns des Spaltenstroms durch Festlegen der Spannung, welche der Last mit hohem Widerstand aufgeprägt wird, auf einen höheren Wert als der Spannung, welche der Bitleitung aufgeprägt wird, verbessert werden. Es kann eine stabile Daten-Lese/Schreib-Charakteristik sichergestellt werden, während der Spaltenstrom durch Erhöhen des Drainwiderstands durch Verwendung der Draingebietsseite des Zugriffstransistors als aktives P - -Typ Gebiet und durch Anordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des Bitleitungsdirektkontakts gesteuert wird.

Description

Die vorliegende Erfindung bezieht sich auf einen Halb­ leiterspeicher und ein Verfahren zu dessen Herstellung und insbesondere auf einen statischen Speicher mit Direktzu­ griff (SRAM: static random access memory), welcher ein ne­ gatives Widerstandselement aufweist, und auf ein Verfahren zu dessen Herstellung.

Die Chipfläche eines Halbleiterspeichers wie eines SRAM für eine Datenspeicherung verhält sich üblicherweise pro­ portional zu der Speicherkapazität. Da eine Erhöhung der Chipfläche dazu führt, dass sich der Ertrag verringert und sich die Kosten erhöhen, ist: es äußerst wichtig die Fläche einer Speicherzelle zu reduzieren, welche eine Einheit ei­ nes Speichers wie eines SRAM bildet.

Ebenso wie die oben beschriebenen SRAM's sind eine große Anzahl von Speichern wie dynamischen Speichern mit Direktzugriff (DRAM: dynamic random access memories) und elektrisch programmierbaren Festwertspeichern (EEPROM: electrically erasable programmable read only memories) ver­ fügbar; jedoch sind DRAM's häufig als Speicher mit großer Kapazität verwendet worden. Da die Vorteile von DRAM's daran bestehen, dass eine Speicherzelle durch einen Konden­ sator und einen Transistor gebildet werden kann und dass die Schreibgeschwindigkeit im Vergleich mit EEPROM's hoch ist, sind DRAM's häufig bei verschiedenen elektronischen Anwendungen verwendet worden.

Jedoch besitzen DRAM's die Schwierigkeit, dass eine weitere Abnahme der Fläche der Speicherzellen schwer zu er­ reichen ist. Der Grund dafür besteht darin, dass es, obwohl Daten in einem DRAM durch Akkumulieren einer elektrischen Ladung in einem Kondensator gespeichert werden, schwierig ist, die Größe des Kondensators zu reduzieren, um die Grö­ ßenreduzierung zu erreichen, welche durch einen Entwurfs­ standard oder eine Entwurfsregel bei einem Bauelementeent­ wurfsverfahren erfordert wird.

Um eine derartige Schwierigkeit zu lösen, wurde ein Kondensator vorgeschlagen, welcher eine stark dielektrische Schicht aufweist, jedoch befindet er sich noch in der Ent­ wicklung und ist noch nicht praktisch einsetzbar.

Obwohl ein System-LSI, in welchem ein einziger Chip Sy­ stemfunktionen wahrnimmt, welche durch eine Mehrzahl von IC's oder LSI's durchgeführt werden, die Möglichkeit des Erhöhens der Betriebsart bietet, bei welcher Speicherzellen in System-LSI's verwendet werden, besitzen des weiteren derartige LSI's die Schwierigkeit der Verschlechterung der Ebenheit von Zwischenschicht-Isolierschichten, welche an den Schnittstellen der Speicherzellenanordnung und anderen logischen Gebieten verwendet werden, welche mit Strukturen und dergleichen überlagert bzw. gestört werden, wenn ein DRAM unter Verwendung eines Kondensators eines Stapeltyps verwendet wird.

Da demgegenüber ein SRAM, insbesondere ein SRAM eines vollständig komplementären Metalloxidhalbleiters (CMOS), eine Speicherzellenstruktur außer den auf einem Substrat gebildeten Zwischenverbindungen besitzt, treten dort weni­ ger Schwierigkeiten wie der Verschlechterung der Ebenheit von Zwischenschicht-Isolierschichten als bei dem oben be­ schriebenen DRAM auf, welcher einen Kondensator eines Sta­ peltyps verwendet. Da jedoch ein SRAM eines vollständigen CMOS-Typs sechs auf dem Substrat gebildete Transistoren wie zwei Zugriffstransistoren (access transistors), zwei Trei­ bertransistoren und zwei Lasttransistoren besitzt, ist die Fläche der Speicherzellen im Vergleich mit einem DRAM un­ vermeidlich vergrößert.

Um die oben beschriebene Schwierigkeit der Vergrößerung der Speicherzellen zu überwinden, wurde ein SRAM vorge­ schlagen, welcher einen negativen Widerstand aufweist. Da dieser Typ eines SRAM's ein Element mit einem negativen Wi­ derstand, welches als Tunneldiode bezeichnet wird, ein Lastelement mit hohem Widerstand, und ein Transistorelement eines MOS-Typs ist, welches als Zugriffstransistor (access transistor) bezeichnet wird, kann eine SRAM-Speicherzelle lediglich durch diese drei Elemente gebildet werden. Da demgegenüber verlangt wird, dass die Tunneldiode einen steilen PN-Übergang besitzt, kann während des CMOS-Verfah­ rens keine Wärmebehandlung toleriert werden, und die Reali­ sierung eines derartigen SRAM ist schwierig; jedoch wurde kürzlich ein Verfahren zur Herstellung einer Hochleistungs­ tunneldiode durch Einsetzen einer Oxidschicht zwischen dem PN-Übergang der Tunneldiode zur Steuerung der thermischen Streuung von Störstellen vorgeschlagen. (K. Morita, et al., "High Performance CMOS Compatible Bistable Operation at Extremely Low Supply Voltage by a Novel Si Interband Tunneling Diode", 56th Annual DEVICE RESEARCH CONFERENCE (DRC), Extended Abstracts, S. 42-43).

Jedoch wurde der Betrieb der durch das oben beschrie­ bene Verfahren hergestellten Tunneldiode nicht berichtet. Des weiteren besitzt bezüglich der Spannungsstromcharakte­ ristik der Tunneldiode das Verhältnis (hiernach als Spit­ ze/Tal-Verhältnis bezeichnet) des lokalen Maximalwerts bei einer niedrigen Spannung (hiernach als Spitzenwert bezeich­ net) zu dem lokalen Minimalwert bei einer hohen Spannung (hiernach als Talwert bezeichnet) den Wert von etwa 2. Da­ her tritt die Schwierigkeit auf, dass ein SRAM, welcher ei­ ne Tunneldiode verwendet, den Mangel der Datenhaltestabili­ tät zeigt.

Da ein SRAM eines vollständigen CMOS-Typs 6 auf einem Substrat gebildete Transistoren wie oben beschrieben be­ sitzt, tritt die Schwierigkeit auf, dass die Speicherzel­ lenfläche im Vergleich mit der Speicherzellenfläche eines DRAM's unvermeidlich vergrößert ist. Eine zur Bewältigung derartiger Schwierigkeiten entwickelte Tunneldiode besitzt ein kleines Spitze/Tal-Verhältnis, und es tritt die Schwie­ rigkeit des Mangels der Datenhaltestabilität auf. Des wei­ teren besitzt die oben beschriebene Tunneldiode dahingehend eine weitere Schwierigkeit, dass dann, wenn der Spalten­ strom der Bitleitung oder dergleichen, mit welchem eine Speicherzelle gewählt wird, unnötig groß ist, Daten des beim Lesen gewählten Bits zerstört werden, und es ist schwierig eine stabile Daten-Lese/Schreib-Charakteristik sicherzustellen.

Aufgabe der vorliegenden Erfindung ist es einen Halb­ leiterspeicher mit einer verengten Speicherzellenfläche durch Erhöhen der Bitdichte pro Einheitsfläche und ein Ver­ fahren zur Herstellung eines derartigen Halbleiterspeichers zu schaffen.

Die Lösung der Erfindung erfolgt durch die Merkmale der unabhängigen Ansprüche.

Ein Vorteil der vorliegenden Erfindung bezüglich der Schaffung eines Halbleiterspeichers besteht darin, dass die Datenhaltestabilität sogar mit einer Tunneldiode verbessert werden kann, welche ein kleines Spitze/Tal-Verhältnis be­ sitzt, und dass eine stabile Daten-Schreib/Lese-Charakteri­ stik durch Steuern des Spaltenstroms sichergestellt werden kann und ein Verfahren zur Herstellung eines derartigen Halbleiterspeichers vorgesehen wird.

Entsprechend einem ersten Gesichtspunkt der vorliegen­ den Erfindung wird ein Halbleiterspeicher, welcher durch eine Bitleitung und eine Wortleitung gewählt wird, bereit­ gestellt mit: einem Zugriffstransistor (access transistor), dessen Sourcegebietsseite mit der Bitleitung verbunden ist und dessen Gateseite mit der Wortleitung verbunden ist; ei­ nem Lastwiderstand, welcher zwischen der Spannungsquelle und einem Speicherknoten auf der Draingebietsseite des Zu­ griffstransistors angeschlossen ist; und einem negativen Widerstandsabschnitt, welcher zwischen Masse und dem Spei­ cherknoten auf der Draingebietsseite des Zugriffstransi­ stors angeschlossen ist, wobei der negative Widerstandsab­ schnitt eine Tunnelisolierschicht, welche den Tunneleffekt erzeugt und auf dem aktiven p-Typ Gebiet mit einer relativ hohen Störstellenkonzentration gebildet ist, und in der Tunnelisolierschicht gebildetes n-Typ Polysilizium auf­ weist.

Entsprechend einem zweiten Gesichtspunkt der vorliegen­ den Erfindung wird ein Halbleiterspeicher bereitgestellt mit einem Halbleitersubstrat eines ersten Leitfähigkeits­ typs; einer Mulde eines zweiten Halbleitertyps, welche auf der Hauptoberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps gebildet ist; einem ersten aktiven Ge­ biet des ersten Leitfähigkeitstyps, welches auf der Mulde des zweiten Leitfähigkeitstyps gebildet ist und eine rela­ tiv hohe Störstellenkonzentration aufweist; einem Zugriffs­ transistor, dessen Sourcegebietsseite mit dem Speicherkno­ ten verbunden ist, der in dem ersten aktiven Gebiet gebil­ det ist; einem zweiten aktiven Gebiet des ersten Leitfähig­ keitstyps, welches auf der Mulde des zweiten Leitfähig­ keitstyps außerhalb der Fläche des ersten aktiven Gebiets und des Zugriffstransistors gebildet ist, und eine relativ hohe Störstellenkonzentration besitzt; einem Speicherkno­ tendirektkontakt, welcher auf dem oberen Teil des Speicher­ knotens gebildet ist; einem Lastwiderstand, welcher zwi­ schen dem Speicherknoten und der Stromleitung angeschlossen ist; einem Bitleitungsdirektkontakt, welcher auf dem oberen Abschnitt des zweiten aktiven Gebiets gebildet ist; einer Bitleitung, welche durch den Bitleitungsdirektkontakt ge­ bildet ist; einem Massedirektkontakt, welcher auf dem obe­ ren Abschnitt des ersten aktiven Gebiets gebildet ist; ei­ ner Masse-Polysiliziumverdrahtung, welche durch Bildung einer Polysiliziumschicht auf dem Massedirektkontakt gebil­ det ist; einem Massekontakt, welcher auf der Masse-Polysi­ liziumverdrahtung plaziert ist; und einer Masseleitung, welche auf dem Massekontakt gebildet ist, wobei eine Tun­ nelisolierschicht, welche den Tunneleffekt erzeugt, auf dem Bodenabschnitt des Massedirektkontakts vorgesehen ist.

Entsprechend einem dritten Gesichtspunkt der vorliegen­ den Erfindung wird ein Verfahren zur Herstellung eines Halbleiterspeichers bereitgestellt mit den Schritten: An­ ordnen einer Matrix von aktiven Gebieten, welche durch Feldoxidschichten isoliert sind, auf der Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps; Bilden einer Mulde eines zweiten Leitfähigkeitstyps auf den aktiven Gebieten; Bilden von Zugriffstransistoren, welche ebenfalls als Wortleitung arbeiten, parallel zueinander auf einem Vorsprungsabschnitt und dem anderen Vorsprungsab­ schnitt jedes der in einer Matrix gebildeten aktiven Gebie­ te; Bilden eines Gebiets des ersten Leitfähigkeitstyps mit einer relativ niedrigen Störstellenkonzentration auf der Draingebietsseite des Zugriffstransistors; Bilden eines er­ sten aktiven Gebiets des ersten Leitfähigkeitstyps mit ei­ ner relativ hohen Störstellenkonzentration auf einer der Mulden des zweiten Leitfähigkeitstyps außerhalb der Fläche des Gebiets des ersten Leitfähigkeitstyps mit einer relativ niedrigen Störstellenkonzentration und Bilden eines zweiten aktiven Gebiets des ersten Leitfähigkeitstyps mit einer re­ lativ hohen Störstellenkonzentration auf den anderen Mulden des zweiten Leitfähigkeitstyps; Bilden eines Speicherknoten in dem ersten aktiven Gebiet; gleichzeitiges Öffnen eines Massedirektkontakts auf dem oberen Teil des ersten aktiven Gebiets, eines Speicherknotendirektkontakts auf dem oberen Abschnitt des Speicherknotens und eines Bitleitungsdirekt­ kontakts auf dem oberen Abschnitt des zweiten aktiven Ge­ biets; Bilden einer Tunnelisolierschicht, welche den Tun­ neleffekt erzeugt, auf dem Bodenabschnitt des Massedirekt­ kontakts, des Speicherknotendirektkontakts und des Bitlei­ tungsdirektkontakts; Bilden einer nichtdotierten Polysili­ ziumschicht auf dem Massedirektkontakt, dem Speicherknoten­ direktkontakt und dem Bitleitungsdirektkontakt, wobei die auf dem Massedirektkontakt gebildete nichtdotierte Polysi­ liziumschicht auf den zweiten Leitfähigkeitstyp mit einer relativ hohen Störstellenkonzentration geändert wird, um eine Masse-Polysiliziumverdrahtung zu bilden, wobei ein Teil der auf dem Speicherknotendirektkontakt gebildeten nichtdotierten Polysiliziumschicht auf den ersten Leitfä­ higkeitstyp mit einer relativ niedrigen Störstellenkonzen­ tration geändert wird, um einen Lastwiderstand zu bilden, wobei ein anderes Teil auf den ersten Leitfähigkeitstyp mit einer relativ hohen Störstellenkonzentration geändert wird, um eine Stromleitung zu bilden, wobei die auf dem Bitlei­ tungsdirektkontakt gebildete nichtdotierte Polysilizium­ schicht auf den ersten Leitfähigkeitstyp mit einer relativ hohen Störstellenkonzentration geändert wird, um eine Bit­ leitungskontaktstelle zu bilden, und Bilden der Masse-Poly­ siliziumverdrahtung, des Lastwiderstands, der Stromleitung und der Bitleitungskontaktstelle auf derselben Schicht; und Bilden einer Tunneldiode auf dem Bodenteil des Massedirekt­ kontakts.

Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 zeigt eine äquivalente Schaltung, welche einen Halbleiterspeicher der ersten Ausführungsform der vorlie­ genden Erfindung darstellt.

Fig. 2 zeigt einen Graphen, welcher das Betriebsprinzip des SRAM's, welcher die Tunneldiode TD 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung dar­ stellt.

Fig. 3 zeigt ein Verfahren des Lesens von Daten, welche in einem SRAM, der die Tunneldiode TD 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung gespei­ chert sind.

Fig. 4 zeigt einen Graphen, welcher ein Verfahren des Schreibens von Niederpegeldaten eines SRAM's, welcher die Tunneldiode TD 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung darstellt.

Fig. 5 zeigt ein Verfahren des Schreibens der Niederpe­ geldaten eines SRAM's, welcher eine Tunneldiode TD 10a ver­ wendet, der ersten Ausführungsform der vorliegenden Erfin­ dung.

Fig. 6 zeigt eine schematische Querschnittsansicht, welche einen Halbleiterspeicher einer zweiten Ausführungs­ form der vorliegenden Erfindung darstellt.

Fig. 7A bis 7C zeigen schematische Skizzen, welche einen Halbleiterspeicher einer dritten Ausführungsform der vorliegenden Erfindung darstellen.

Fig. 8A bis 8B und 12A und 12B zeigen Diagramme, welche ein Verfahren (Flussdiagramm) zur Herstellung eines Halbleiterspeichers einer vierten Ausführungsform der vor­ liegenden Erfindung darstellen.

Fig. 8A und 8B zeigen aktive P-Typ Gebiete 12 (Siliziumsubstrate), welche durch Feldoxidschichten 22 ab­ getrennt sind, und aktive P-Typ Gebiete 21, welche jeweils in der Struktur einer T-Form angeordnet sind.

Fig. 9A und 9B zeigen eine N-Mulde 18, welche auf den in T-Form gebildeten aktiven P-Typ Gebieten 21 jeder Speicherzelle gebildet ist.

Fig. 10A und 10B zeigen ein aktives P-Typ Gebiet 15, welches auf der Seite des Draingebiets des Zugriffs­ transistors TG 5 durch Dotieren einer P-Typ Störstelle wie Bor B gebildet wird.

Fig. 11A und 11B zeigen, dass die Massedirektkontak­ te GDC 10, die Speicherknotendirektkontakte SNDC 8 und der Bitleitungsdirektkontakt BDC 4 gleichzeitig gebildet wer­ den.

Fig. 12A und 12B zeigen eine zweite Zwischenschicht- Isolierschicht 20, welche über Bitleitungskontaktstellen BCP 3, Lasten mit hohem Widerstand HR 7, Strom- bzw. Span­ nungsleitungen Vcc 6 und Masse-Polysiliziumleitungen GPL 9 und dergleichen gebildet ist.

Ausführungsformen der vorliegenden Erfindung werden un­ ten unter Bezugnahme auf die Figuren beschrieben. Es wird festgestellt, dass dieselben Bezugszeichen in den Figuren dieselben oder entsprechende Teile bezeichnen.

Erste Ausführungsform

Fig. 1 zeigt eine äquivalente Schaltung, welche einen Halbleiterspeicher einer ersten Ausführungsform der vorlie­ genden Erfindung darstellt, d. h. eine SRAM-Speicherzelle, welche eine Tunneldiode mit negativem Widerstand verwendet.

Entsprechend Fig. 1 bezeichnet Bezugszeichen 1 eine Bitleitung BIT, Bezugszeichen 2 bezeichnet einen Bitlei­ tungskontakt BC, Bezugszeichen 5 bezeichnet einen Zugriffs­ transistor (access transistor) TG, Bezugszeichen 5a be­ zeichnet eine Wortleitung WL, Bezugszeichen 6 bezeichnet eine Strom- bzw. Spannungsleitung Vcc, Bezugszeichen 16 be­ zeichnet einen Speicherknoten SN, Bezugszeichen 7 bezeich­ net einen Last mit hohem Widerstand HR, welche zwischen der Stromleitung Vcc 6 und dem Speicherknoten SN 16 angeschlos­ sen ist, Bezugszeichen 12 bezeichnet Masse, und Bezugszei­ chen 10a bezeichnet eine Tunneldiode TD, welche zwischen dem Speicherknoten SN 16 und Masse 12 angeschlossen ist. In dem SRAM, welcher die Tunneldiode TD 10a verwendet, sind Informationen in dem Speicherknoten SN 16 angehäuft. Be­ zugszeichen 4a stellt einen Bitleitungskontaktwiderstand dar.

Fig. 2 zeigt einen Graphen, welcher das Betriebsprinzip des SRAM's, welcher die Tunneldiode TD 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung dar­ stellt. Entsprechend Fig. 2 stellt die Abszisse die Span­ nung des Speicherknotens SN 16 gegenüber Masse 12 dar, wäh­ rend die Ordinate den Strom darstellt, der durch die Tun­ neldiode TD 10a oder die Last mit hohem Widerstand HR 7 fließt. Bezugszeichen 69 bezeichnet den Tunneldiodenstrom, der durch die Tunneldiode TD 10a fließt, Bezugszeichen 70 bezeichnet einen Laststrom, der durch die Last mit hohem Widerstand HR 7 fließt, und Bezugszeichen 71 bezeichnet ei­ nen Laststrom, der durch die Last mit hohem Widerstand HR in dem Fall des Berücksichtigens einer Gegenmaßnahme zur Stabilisation eines Datenhaltens fließt. In dem Zustand des Datenhaltens wird das Potential des Speicherknotens SN 16 durch die Balance des Ladestroms 70, welcher durch die Last mit hohem Widerstand HR 7 zugeführt wird, und des Tun­ nelstroms 69 bestimmt, welcher durch die Tunneldiode TD 10a fließt. Da die Tunneldiode TD 10a eine negative Wider­ standscharakteristik hat, treten die Balance- bzw. Gleich­ gewichtspunkte (Stabilitätspunkte), wo die Laststromkurve 70 die Tunneldiodenstromkurve 69 schneidet, an drei Punkten A, B und C wie in Fig. 2 dargestellt auf. Da lediglich zwei von diesen Punkten (zwei Werte, beispielsweise Punkt A und Punkt C) eine direkte Beziehung zu der Datenhaltecharakte­ ristik besitzen, können bei einem SRAM, welcher die Tunnel­ diode TD 10a verwendet, eventuell zwei Elemente, die Last mit hohem Widerstand HR 7 und die Tunneldiode TD 10a, die Zwei-Wert-Daten speichern. Als Ergebnis kann die Chipgröße reduziert werden, und es kann eine Kostenreduzierung er­ zielt werden. Wenn das Verhältnis Spitzenstrom (Ip)/Talstrom (Iv), welches das Verhältnis des Spitzen­ stroms Ip(Spannung Vp), welcher das lokale Maximum zeigt, zu dem Talstrom Iv (Spannung Vv) ist, welcher das lokale Minimum in dem Tunneldiodenstrom 69 zeigt, nicht relativ groß ist, verschiebt sich die Kurve des Laststroms von der Kurve 70 zu der Kurve 71 durch Erhöhen des Widerstands der Last mit hohem Widerstand HR 7 und der Spannung der Strom­ leitung Vcc 6. Da der Gradient des Laststroms gegenüber dem Potential des Speicherknotens SN 16 reduziert ist, ver­ schiebt sich der stabile Punkt A auf A1 und verschiebt sich der stabile Punkt C auf C1, wodurch die Spannungsdifferenz zwischen den zwei stabilen Punkten (zwei Werten) im Ver­ gleich mit dem Fall der Kurve 70 vergrößert wird. Als Er­ gebnis können der statische Rauschabstand (noise margin) und die Datenhaltecharakteristik verbessert werden. Alter­ nativ kann ein Speicherknotendirektkontakt-SNDC-Widerstand zwischen der Last HR 7 und dem Knoten SN 16 von Fig. 1 be­ reitgestellt werden, um den Widerstand der Last HR 7 zu er­ höhen.

Fig. 3 stellt ein Verfahren des Lesens von Daten dar, welche in einem SRAM, der die Tunneldiode TD 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung ge­ speichert sind. Entsprechend Fig. 3 haben Kurven und Punk­ te, welche dieselben Bezugszeichen wie diejenigen von Fig. 2 besitzen, dieselbe Bedeutung, und es wird die Beschrei­ bung von denjenigen Kurven und Punkten ausgelassen. Ent­ sprechend Fig. 3 stellt Bezugszeichen 72a den Strom dar, welcher zu dem Speicherknoten SN 16 fließt, wenn sich der Zugriffstransistor TG 5 im Zustand EIN befindet. Der Strom 72a ist ein Laststrom, welcher durch den Zugriffstransistor TG 5 und die Last mit hohem Widerstand HR 7 bestimmt ist. Beim Lesen von Daten wird das Potential der Bitleitung BIT 1 auf die Spannung Vbit zwischen der Spannung Vp an dem Spitzenstrom Ip und der Spannung Vv an dem Talstrom Iv der Tunneldiode TD 10a festgelegt. Dabei stellt Veg das Poten­ tial dar, wenn das Potential Vbit der Bitleitung BIT 1 gleich dem Potential des Speicherknotens SN 16 ist. Als nächstes wird der Zugriffstransistor TG 5 in den Zustand EIN versetzt. Wenn zu dieser Zeit das Potential des Spei­ cherknotens SN 16 sich auf einem Pegel befindet (Punkt C2), ist das Potential des Punkts C2 größer als das Potential der Bitleitung HIT 1, Vbit, und der Strom fließt von dem Speicherknoten SN 16 in Richtung auf die Bitleitung BIT 1 (72a) zu. Wenn hingegen das Potential des Speicherknotens SN 16 sich auf einem niedrigen Pegel befindet, ist das Po­ tential des Punkts A2 kleiner als das Potential Vbit der Bitleitung BIT 1 und der Strom fließt von der Bitleitung BIT 1 in Richtung auf den Speicherknoten SN 16 (72a) zu. Mit anderen Worten, wenn sich der Speicherknoten SN 16 auf einem hohen Pegel befindet, ist das Potential Vbit der Bit­ leitung BIT 1 angehoben, während dann, wenn der Speicher­ knoten SN 16 sich auf einem niedrigen Pegel befindet, das Potential Vbit der Bitleitung BIT 1 verringert ist. Durch Abtasten dieser Änderung der Spannung Vbit der Bitleitung BIT 1 mit einem Abtastverstärker oder dergleichen können in dem Speicherknoten SN 16 gespeicherte Daten erfasst werden. Ebenfalls muss beim Lesen der Daten der Tunneldiodenstrom 69 drei stabile Punkte (Schnittpunkte) für den Laststrom 72 besitzen. Wenn ein unnötig großer Spaltenstrom während des Lesens von Daten fließt, da ein einziger stabiler Zustand (ein Schnittpunkt) geschaffen worden ist, und die Daten in der Speicherzelle vollständig zerstört worden sind, muss der Spaltenstrom durch den in Fig. 1 dargestellten Bitlei­ tungskontaktwiderstand 4a gesteuert und optimiert werden.

Fig. 4 zeigt einen Graphen, welcher ein Verfahren zum Schreiben von Niedrigpegeldaten eines SRAM's, welcher die Tunneldiodenstrom 10a verwendet, der ersten Ausführungsform der vorliegenden Erfindung darstellt. Da entsprechend Fig. 4 Kurven und Punkte, welche dieselben Bezugszeichen wie diejenigen entsprechend Fig. 2 und 3 tragen, Kurven und Punkte mit derselben Bedeutung sind, wird eine Beschreibung davon nicht wiederholt. Entsprechend Fig. 4 bezeichnet Be­ zugszeichen 73a den Strom, welcher in den Speicherknoten SN 16 fließt, wenn sich der Zugriffstransistor TG 5 im Zustand EIN befindet. Der Strom 73 ist der Laststrom des Stroms 73a und des Stroms 71. Wenn die Niederpegeldaten geschrieben werden, wird das Potential der Bitleitung BIT 1 auf ein Niederpegelpotential festgelegt (Vbit = 0 V). Danach befin­ det sich der Zugriffstransistor TG im Zustand EIN. Danach fließt der Spaltenstrom von dem Speicherknoten SN 16 zu der Bitleitung BIT 1, und es wird das Potential des Speicher­ knoten SN 16 auf ein Niederpegelpotential verringert (Punkt A3). Da ein unnötig großer Spaltenstrom den stabilen Hoch­ pegelpunkt (Schnittpunkt) verläßt, muss der Spaltenstrom durch den in Fig. 1 dargestellten Bitleitungskontaktwider­ stand 4a optimiert werden.

Fig. 5 zeigt ein Verfahren des Schreibens der Hochpe­ geldaten eines SRAM's, welcher eine Tunneldiode TD 10a ver­ wendet, der ersten Ausführungsform der vorliegenden Erfin­ dung. Da in Fig. 5 Kurven und Punkte, welche dieselben Be­ zugszahlen wie diejenigen in Fig. 2 bis 4 aufweisen, Kurven und Punkte mit derselben Bedeutung sind, wird die Beschreibung davon ausgelassen. Entsprechend Fig. 5 be­ zeichnet Bezugszeichen 74a cen Strom, welcher in den Spei­ cherknoten SN 16 fließt, wenn sich der Zugriffstransistor TG 5 im Zustand EIN befindet. Der Spaltenstrom fließt von der Bitleitung BIT 1 zu dem Speicherknoten SN 16, wobei das Potential des Speicherknotens SN 16 auf ein Hochpegelpoten­ tial (Punkt C3) angehoben wird. Da ein unzureichend kleiner Spaltenstrom den stabilen Niederpegelpunkt (Schnittpunkt) verläßt, muss der Spaltenstrom durch den in Fig. 1 darge­ stellten Bitleitungskontaktwiderstand 4a optimiert werden.

Da bei der oben beschriebenen ersten Ausführungsform Zwei-Wert-Daten durch lediglich drei Elemente, durch den Zugriffstransistor TG 5, die Last mit hohem Widerstand HR 7 und die Tunneldiode TD 10a, gelesen und geschrieben werden können, können die Chipgröße und die Kosten reduziert wer­ den. Sogar wenn das Verhältnis Spitzenstrom (Ip)/Talstrom(Iv) relativ groß ist, da der Gradient des Laststroms gegen das Potential des Speicherknotens SN 16 durch Anheben des Widerstands der Last mit hohem Widerstand HR 7 und der Spannung der Stromleitung Vcc 6 reduziert wer­ den kann, werden die stabilen Punkte verschoben, wodurch die Spannungsdifferenz zwischen zwei stabilen Punkten (zwei Werten) ausgedehnt wird. Als Ergebnis könnnen der statische Rauschabstand und die Datenhaltecharakteristik verbessert werden.

Zweite Ausführungsform

Fig. 6 zeigt eine schematische Querschnittsansicht, welche einen Halbleiterspeicher einer zweiten Ausführungs­ form der vorliegenden Erfindung darstellt. Entsprechend Fig. 6 bezeichnet Bezugszeichen 21 ein P-Typ Silizium­ substrat (Halbleitersubstrat), Bezugszeichen 18 bezeichnet eine N-Mulde (N-WELL), welche auf dem P-Typ Silizium­ substrat 21 gebildet ist, Bezugszeichen 17a zeigt ein akti­ ves P⁺-Typ Gebiet (erstes aktives Gebiet), welches auf der N-Mulde 18 gebildet ist, Bezugszeichen 17b bezeichnet ein aktives P⁺-Typ Gebiet (zweites aktives Gebiet), welches auf der N-Mulde 18 gebildet ist, Bezugszeichen 15 zeigt ein ak­ tives P^--Typ Gebiet, welches auf der N-Mulde 18 gebildet ist, Bezugszeichen 14 bezeichnet P⁺-dotiertes Polysilizium, und Bezugszeichen 13 bezeichnet eine Silizidlegierung wie aus Polysilizium 14 gebildetes Wolframsilizid WSi. Die Gateelektrode des Transistors TG 5 ist aus der Silizidle­ gierung 13 und aus Polysilizium 14 gebildet, und das Source-Drain-Gebiet des Zugriffstransistors TG 5 ist aus dem aktiven P⁺-Typ Gebiet 17a, dem aktiven P⁺-Typ Gebiet 17b und dem aktiven P^--Typ Gebiet 15 gebildet.

Bezugszeichen 19 stellt eine erste Zwischenschicht-Iso­ lierschicht (interlayer insulating film) dar. Obwohl das Material für die erste Zwischenschicht-Isolierschicht 19 nicht spezifiziert ist, ändert das Material nicht die Form des Speicherknotendirektkontakts SNDC 8 und dergleichen, während die Schichtbildung der später beschriebenen Tun­ nelisolierschicht bevorzugt wird. Die erste Zwischen­ schicht-Isolierschicht 19 ist mit einem Bitleitungsdirekt­ kontakt (BIT-Direktkontakt) BDC 4, einem Speicherknotendi­ rektkontakt SNDC 8 und einem Massedirektkontakt GDC 10 als Kontaktöffnungen versehen. Auf der ersten Zwischenschicht- Isolierschicht 19 und in den Kontaktöffnungen befindet sich Polysilizium 3, 6 und 9; das Polysilizium 3 wird als die Bitleitungskonaktstelle (BCP) bezeichnet, und das Polysili­ zium 9 wird als Masse-Polysiliziumleitung (ground polysi­ licon (Poly-Si) line) (GPL) bezeichnet. Das Polysilizium 3 und 6 ist ein P-Typ Polysilizium, und das Polysilizium 9 ist ein N-Typ Polysilizium. Das Polysilizium 6 besitzt eine Struktur mit einem P^--Bereich 7 zwischen P⁺-Bereichen 6a und 6b; die p⁺-Bereiche entsprechen der Stromleitung Vcc, und der P^--Bereich entspricht dem Lastwiderstand HR.

Obwohl das Polysilizium normalerweise die aktiven Ge­ biete an dem unteren Teil der Kontaktöffnungen berührt, sind bei der zweiten Ausführungsform Tunnelisolierschichten 4t, 8t und 10t entsprechend den jeweiligen Kontakten BDC 4, SNDC 8 und GDC 10 gebildet, und das Polysilizium berührt . nicht direkt die aktiven Gebiete.

Bezugszeichen 20 stellt eine zweite Zwischenschicht- Isolierschicht dar, deren Material nicht wie bei der ersten Zwischenschicht-Isolierschicht 19 spezifiziert ist. Die zweite Zwischenschicht-Isolierschicht 20 ist mit einem Bit­ leitungskontakt BC 2 und einem Massekontakt GC 11 als Kon­ taktöffnungen versehen. In jeder Kontaktöffnung sind Metal­ le 2a, 11a wie Wolfram jeweils eingebettet. Auf der zweiten Zwischenschicht-Isolierschicht 20 sind eine Bitleitung BIT 1 und eine Masseleitung GND 12 angeordnet, welche jeweils aus Aluminium, Kupfer oder einer Legierung davon bestehen, und an das Polysilizium BCP 3 und das Polysilizium GPL 9 durch einen Bitleitungskontakt BC 2 bzw. einen GND-Kontakt GC 11 angeschlossen. Obwohl die erste Zwischenschicht-Iso­ lierschicht 19 und die zweite Zwischenschicht-Isolier­ schicht 20 Schichten sind, welche Siliziumdioxid oder der­ gleichen enthalten, können andere Materialien verwendet werden, ohne dass die Form der jeweiligen Direktkontakte oder elektrische Eigenschaften der Schichtbildung während der Bildung der Tunnelisolierschicht 4t und dergleichen be­ einträchtigt werden.

Als nächstes wird die Bildung der Tunneldiode 10a be­ schrieben, welche den Tunneleffekt hervorruft. Eine Tunnel­ isolierschicht 10t ist in Sandwichbauart zwischen einem ak­ tiven P⁺-Gebiet 17a (P-Typ) und einer GND-Polysiliziumlei­ tung GPL 9 (N-Typ) angeordnet. Die Seite der GND-Polysili­ ziumleitung GPL 9 ist an die GND-Leitung 12 angeschlossen, und die Seite des aktiven P⁺-Gebiets 17a entspricht dem Speicherknoten SN 16. Durch Ändern des Potentials der Seite des Speicherknotens SN 16 Fließt ein Tunnelstrom zu der Seite GND durch das aktive P⁺-Gebiet 17a, die Tunneliso­ lierschicht 10t und die GND-Polysiliziumleitung GPL 9.

Da ein übermäßiger Spaltenstrom der Bitleitung BIT 1 oder dergleichen zur Auswahl von Speicherzellen die Daten des gewählten Bits beim Lesen zerstört, wird eine Tun­ nelisolierschicht, welche den Tunneleffekt hervorruft, in dem Bodenabschnitt des Bitleitungsdirektkontakts BDC 4 ein­ gesetzt, um den Widerstand anzuheben. Ähnlich wird eine Tunnelisolierschicht in dem Bodenabschnitt des Speicherkno­ tendirektkontakts SNDC 8 eingesetzt, um den Widerstand der Last mit hohem Widerstand 7 anzuheben. Des weiteren ist ei­ ne Tunnelisolierschicht in dem Bodenabschnitt des Massedi­ rektkontakts GDC 10 eingesetzt, um das Spitze/Tal-Verhält­ nis der Tunneldiode 10a zu verbessern. Wie oben beschrieben sind Tunnelisolierschichten in den Bodenabschnitten aller vergrabenen Kontakte wie dem Bitleitungsdirektkontakt BDC 4, dem Speicherknotendirektkontakt SNDC 8 und dem Massedi­ rektkontakt GDC 10 eingesetzt, um den Widerstand anzuheben. Wie später beschrieben können diese Tunnelisolierschichten in einem einzigen Prozess gebildet werden. Die Tunneldiode 10a ist in der Schnittstelle zwischen dem aktiven P⁺-Typ Gebiet 17a und dem Massedirektkontakt GDC 10 gebildet. Durch die Tunnelisolierschichten kann die Diffusion von Störstellen bzw. Verunreinigungen zueinander verhindert werden, obwohl Elektronen in die Valenzelektronenzone in­ folge des Tunneleffekts eintreten. Daher kann die Ver­ schlechterung der Eigenschaften der Tunneldiode 10a infolge einer Wärmebehandlung und dergleichen in den folgenden Pro­ zessen verhindert werden. Die Tunnelisolierschicht 4t oder 8t kann in Abhängigkeit der Charakteristik des Zugriffs­ transistors entfernt werden.

Die Stromleitung Vcc 6, die Last mit hohem Widerstand HR 7 und die Masse-Polysiliziumleitung GPL 9 werden durch Strukturieren einer Schicht aus nichtdotiertem Polysilizium und selektivem Implantieren von Störstellen gebildet. Ins­ besondere wird das selektive Implantieren bei der Bildung der Stromleitung Vcc 6 als P⁺-Typ, der Last mit hohem Wi­ derstand HR 7 als P^--Typ und der Masse-Polysiliziumleitung GPL 9 als N⁺-Typ durchgeführt. Wie oben beschrieben wird durch ein weiteres Anheben des Widerstands der Last mit ho­ hem Widerstand HR 7 danach die durch die Last mit hohem Wi­ derstand HR 7 bestimmte Spannung (power voltage) auf einen höheren Wert festgelegt als die durch die Bitleitung BIT 1 bestimmte Spannung (power voltage), und es kann die Daten­ haltecharakteristik während der Steuerung des Spaltenstroms verbessert werden. Durch Einstellen der Konzentration von in die Last mit hohem Widerstand HR 7 implantierten Stör­ stellen kann die Einstellung wie das Hinzufügen des Last­ stroms, welcher in die Last mit hohem Widerstand HR 7 fließt, und dergleichen durchgeführt werden.

Um den Spaltenstrom der Bitleitung BIT 1 und derglei­ chen, welche die Speicherzellen wählen, zu steuern, wird die Draingebietseite 15 des Zugriffstransistors TG 5 als aktives P^--Typ Gebiet verwendet, um den Drainwiderstand an­ zuheben. Es wird bevorzugt den Spaltenstrom durch Einstel­ len der Schwellenwertspannung Vth des Zugriffstransistors TG 5 und der Konzentration der P-Typ Störstellen in dem Draingebiet 15 zu steuern, wobei die Leichtigkeit (ease) des Schreibens, die Verzögerung der Zugriffszeit und der­ gleichen berücksichtigt werden:
Bei der oben beschriebenen zweiten Ausführungsform kann ein SRAM, welcher einen negativen Widerstand verwendet, durch Vorsehen einer Tunnelisolierschicht auf dem Bodenab­ schnitt des Massedirektkontakts 10, welcher eine Tunneldi­ ode 10a bildet, realisiert werden. Der Widerstand der Last mit dem hohen Widerstand HR 7 kann weiter angehoben werden durch Vorsehen einer Tunnelisolierschicht auf dem Bodenab­ schnitt des Speicherknotendirektkontakts SNDC 8, und es kann die Datenhaltecharakteristik verbessert werden, wäh­ rend der Spaltenstrom durch Einstellen der Spannung (power voltage), welche durch die Last mit hohem Widerstand HR 7 bestimmt wird, auf einem höheren Wert als die Spannung (power voltage), welche durch die Bitleitung BIT 1 bestimmt wird, gesteuert wird. Der Spaltenstrom kann gesteuert wer­ den und die stabile Daten-Lese/Schreib-Charakteristik kann sichergestellt werden durch Verwendung der Draingebiets­ seite 15 des Zugriffstransistors TG 5 als aktives P^--Typ Gebiet, um den Drainwiderstand anzuheben. Der Spaltenstrom kann gesteuert werden und die stabile Daten-Lese/Schreib- Charakteristik kann ebenfalls sichergestellt werden durch Vorsehen einer Tunnelisolierschicht auf dem Bodenabschnitt des Bitleitungsdirektkontakts BDC 4.

Dritte Ausführungsform

Fig. 7A bis 7C zeigen einen schematischen Plan, wel­ cher einen Halbleiterspeicher einer dritten Ausführungsform der vorliegenden Erfindung darstellt. Entsprechend der Fig. 7A bis 7C besitzen die Teile, welche dieselben Be­ zugszeichen wie diejenigen von Fig. 6 besitzen, dieselben Funktionen, und es wird daher die Beschreibung ausgelassen. Wie in Fig. 7A dargestellt werden bei dem Feldprozess (field process) T-förmige aktive Gebiete (Siliziumsubstrat) 21a, 21b, 15 und 21c, 31a, 31b, 15 und 31c, 41a, 41b, 15 und 41c und dergleichen (hiernach werden die Bezugszeichen 21, 31, 41 und dergleichen zur Darstellung der gesamten T- Form verwendet), und die Feldoxidschichten 22 zur Isolie­ rung einer Mehrzahl von angeordneten T-förmigen aktiven Ge­ bieten 21, 31, 41 und dergleichen voneinander gebildet. Nach der Bildung einer N-Mulde 18 zur Umgebung der T-förmi­ gen aktiven Gebiete 21 und dergleichen und dem Aufwachsen einer Gateisolierschicht, werden die Gateelektroden des Zu­ griffstransistors, welche ebenfalls als Wortleitungen (erste Gates) 5a arbeiten, gebildet. Da die Speicherknoten SN 16 auf dem Vorsprungs- bzw. Überhangsabschnitt 21a und 21b des T-förmigen aktiven Gebiets 21 gebildet sind, können der Vorsprungsabschnitt 31a und 31b des T-förmigen aktiven Gebiets 31, der Vorsprungsabschnitt 41a und 41b des T-för­ migen aktiven Gebiets 41 und dergleichen, zwei Speicherzel­ len 21a und 21b, 31a und 31b oder 41a und 41b und derglei­ chen jeweils auf den T-förmigen aktiven Gebieten 21, 31, 41 und dergleichen gebildet werden. Da die Zugriffstransitoren TG, welche ebenfalls als die Wortleitungen WL (erste Gates) 5a arbeiten, zur Wahl der Speicherzellenanordnungen 21a, 31a, 41a und dergleichen verwendet werden, werden zwei Paare davon parallel vorgesehen, so dass jeder der T-förmi­ gen aktiven Gebiete 21, 31, 41 und dergleichen geschnitten werden. Eines der zwei Paare wird zur Wahl der Speicherzel­ lenanordnungen 21a, 31a, 41a und dergleichen verwendet, und das andere wird zur Wahl der Speicherzellenanordnungen 21b, 31b, 41b und dergleichen verwendet. Da die zwei Paare der Wortleitungen WL (erste Gates) 5a unabhängig arbeiten, kön­ nen die zwei Speicherzellen 21a und 21b oder dergleichen, welche auf einem T-förmigen aktiven Gebiet 21 oder derglei­ chen gebildet sind, vollständig unabhängig sein. Wie oben beschrieben kann durch Bereitstellen einer Mehrzahl von an­ geordneten T-förmigen aktiven Gebieten 21 und dergleichen und durch Bereitstellen von zwei unabhängig arbeitenden Speicherzellen auf einem T-förmigen aktiven Gebiet 21 oder dergleichen die Bitdichte pro Einheitsfläche erhöht werden, und es kann die Reduzierung der Chipgröße realisiert wer­ den.

Da wie oben beschrieben Speicherzellen auf dem T-förmi­ gen Gebiet 21 und dergleichen gebildet sind und Tunneldi­ oden 10a wie später beschrieben gebildet sind, werden die T-förmigen aktiven Gebiete 21 und dergleichen als P⁺-Typ gebildet, um aktive P⁺-Typ Gebiete 17a und 17b zu bilden (siehe Fig. 6). Das Draingebiet 15 des Zugriffstransistors TG 5 ist als P^--Typ zur Steuerung des Spaltenstroms ausge­ bildet, welcher die Speicherzellen 21a und dergleichen wählt. Die Optimierung des Spaltenstroms kann durch die Konzentration von P-Typ Störstellen des Draingebiets 15 eingestellt werden.

Nach der Bildung und der Planarisierung einer ersten Zwischenschicht-Isolierschicht 19 von aktiven P⁺-Typ Gebie­ ten 17a, 17b und dergleichen (siehe Fig. 6) werden ein Mas­ sedirektkontakt GDC 10, ein Speicherknotendirektkontakt SNDC 8 und ein Bitleitungsdirektkontakt BDC 4 gebildet. Wenn die Form der T-förmigen aktiven Gebiete 21 und der­ gleichen die in Fig. 7A dargestellte Form ist, werden die Lokalisation jedes der Direktkontakte GDC 10, SNDC 8, BDC 4 und dergleichen auf den aktiven P⁺-Typ Gebieten 17a, 17b und dergleichen allein wie in Fig. 7B dargestellt bestimmt.

Wie in Fig. 6 und 7B dargestellt wird, nachdem Tun­ nelisolierschichten auf SI-Substraten 17a, 17b, usw. unter dem Massedirektkontakt GDC 10, dem Speicherknotendirektkon­ takt SNDC 8 und dem Bitleitungsdirektkontakt BDC 4 gebildet worden sind, eine Polysiliziumschicht (Poly-Si-Schicht) über Direktkontakten GDC 10, SNDC 8, BDC 4 und dergleichen gebildet und strukturiert, und danach werden die Bitlei­ tungskontaktstellen 3, die Last mit hohem Widerstand HR 7, die Stromleitung Vcc 6 und die Masse-Polysiliziumleitung GPL 9 gebildet. Die Bitleitungskontaktstelle 3, die Last mit hohem Widerstand HR 7, die Stromleitung Vcc 6, die Masse-Polysiliziumleitung GPL 9 und dergleichen können durch selektives Implantieren von Störstellen wie bei der ersten Ausführungsform beschrieben gebildet werden. Die Tunneldiode 10a wird an dem Bodenteil des Massedirektkon­ takts GDC 10 gebildet.

Wie in Fig. 6 und 7C dargestellt, werden, nachdem die zweite Zwischenschicht-Isolierschicht 20 über Bitlei­ tungskontaktstellen 3, der Last mit hohem Widerstand HR 7, der Stromleitung Vcc 6 und der Masse-Polysiliziumleitung GPL 9 und dergleichen gebildet worden sind, der Bitlei­ tungskontakt BC 2 und der Massekontakt GC 11 gebildet. Das untere Ende des Bitleitungskontakts BC 2 ist mit der Bit­ leitungskontaktstelle 3 auf dem Bitleitungsdirektkontakt BDC 4 verbunden, und das obere Ende des Bitleitungskontakts BC 2 ist mit der Bitleitung BIT 1 verbunden. Das untere En­ de des Massekontakts GC 11 ist mit der Masse-Polysilizium­ leitung GPL 9 auf dem Massedirektkontakt GDC 10 verbunden, und das obere Ende des Massedirektkontakts GC 11 ist mit der Masseleitung GND 12 verbunden. Da die Masse-Polysilizi­ umleitung GPL 9 durch Polysilizium gebildet wird und bezüg­ lich des Ätzens einer Oxidschicht das geeignete Selektions­ verhältnis besitzt, kann der Massekontakt GC 11 auf irgend­ eine Stelle der Masse-Polysiliziumleitung GPL 9 abfallen, wenn nicht der Vorsprung der Masse-Polysiliziumleitung GPL 9 eine Schwierigkeit darstellt. Daher kann die Notwendig­ keit eines Stapelgebiets (piling region) auf dem Silizium­ substrat 21 aufgehoben werden, was zu einer Reduzierung der Chipgröße führt.

Wie oben beschrieben werden nach der Bildung der Bit­ leitungskontakte BC 2 und der Massedirektkontakte GC 11 Er­ dungsleitungen GND 12 und Bitleitungen BIT 1 durch Bilden und Strukturieren von Schichten aus Metall wie Aluminium Al oder dergleichen vorgesehen. Wie in Fig. 7C dargestellt werden Masseleitungen GND 12 und Bitleitungen BIT 1 abwech­ selnd angeordnet. Da eine bestimmte Zahl der Masseleitung GND 12 aufgehoben werden kann, wenn nicht die Massefreiheit jeder Speicherzelle eine Schwierigkeit darstellt, kann die Bedingung bzw. der Zustand der Leitungsteilung (line pitch) entspannt bzw. gelöst werden.

Da bei dritten Ausführungsform wie oben beschrieben die Bitdichte pro Einheitsfläche durch Anordnen einer Mehrzahl von T-förmigen aktiven Gebieten 21 und dergleichen und durch Bereitstellen von zwei Speicherzellen erhöht werden kann, welche unabhängig auf einem T-förmigen aktiven Gebiet 21 und dergleichen arbeiten, kann die Reduzierung der Chip­ größe realisiert werden. Da der Massekontakt GC 11 auf ir­ gendeine Stelle der Masse-Polysiliziumleitung GPL 9 abfal­ len kann, wenn nicht der Vorsprung der Masse-Polysilizium­ leitung GPL 9 eine Schwierigkeit darstellt, kann die Not­ wendigkeit des Stapelgebiets auf dem Siliziumsubstrat 21 aufgehoben werden, was zu der Reduzierung der Chipgröße führt.

Vierte Ausführungsform

Fig. 8A und 8B bis 12A und 12B zeigen Diagramme, welche ein Verfahren (Prozessfluss) der Herstellung eines Halbleiterspeichers einer vierten Ausführungsform der vor­ liegenden Erfindung zeigen. Jedes Diagramm (a) und (b) zeigt eine Querschnittsansicht bzw. eine Draufsicht des Halbleiterspeichers. Da entsprechend Fig. 8A und 8B bis 12A und 12B die Teile, welche dieselben Bezugszeichen wie diejenigen von Fig. 6 oder 7A bis 7C besitzen, dieselben Funktionen besitzen, folgt keine wiederholte Beschreibung.

Wie in Fig. 8A und 8B dargestellt sind aktive P-Typ Gebiete 21 (Siliziumsubstrate) durch Feldoxidschichten 22 getrennt, und es sind aktive P-Typ Gebiete 21 angeordnet, die jeweils eine T-förmige Struktur besitzen. Wie bezüglich der dritten Ausführungsform beschrieben wird eine T-förmige Struktur zur Erhöhung der Bitdichte pro Einheitsfläche ver­ wendet.

Wie in Fig. 9A und 913 dargestellt ist eine N-Mulde 18 auf den T-förmigen aktiven P-Typ Gebieten 21 jeder Spei­ cherzelle gebildet. Soweit wie es der Widerstand gegenüber Softwarefehlern infolge des Abtrennens des Abstands bzw. der Breite zwischen aktiven P-Typ Gebieten 21 und einer Spurgröße der von Al-Leitungen oder dergleichen auf dem Chip emittierten radioaktiven Strahlen gestattet, kann das Verfahren zur Bildung der N-Mulde ein rückläufiges Mulden­ bildungsverfahren sein, bei welchem der Bodenabschnitt der N-Mulde eine höhere Ionenkonzentration aufweist, oder ein thermisches Diffusionsmuldenbildungsverfahren, bei welchem der obere Abschnitt der N-Mulde eine höhere Ionenkonzentra­ tion aufweist. Danach wird ein Kanaldotieren durchgeführt, um die Schwellenwertspannung Vth des Zugriffstransistors TG 5 zu optimieren. Nach der Bildung einer Gateoxidschicht werden Wortleitungen WL (erste Gates) 5a gebildet. Da die Wortleitungen WL 5a über eine große Entfernung auf der Speicherzellenanordnung verlaufen, ist es nötig den Wider­ stand der Wortleitungen WL 5a zu verringern. Daher wird ei­ ne Silizidstruktur verwendet, bei welcher eine Silizidle­ gierungsschicht 13 wie Wolframsilizid Si auf mit P-Typ Störstellen dotiertem Silizium (D-poly) 14 gebildet wird. Soweit wie der Widerstand jedoch niedrig ist, können ir­ gendwelche Materialien zur Bildung der Wortleitungen 5a verwendet werden, und es kann die Silizidstruktur aus einem Metall oder anderen Materialien wie Titansilizid TiSi ge­ bildet werden. Die Wortleitungen WL (erste Gates) werden parallel zueinander auf dem linken Vorsprungsabschnitt 21a und dergleichen und auf dem rechten Vorsprungsabschnitt 21b und dergleichen jedes aktiven P-Typ Gebiets 21 und der­ gleichen gebildet.

Nach der Bildung der Wortleitungen WL (erste Gates) 5a wie in Fig. 10A und 10B dargestellt wird ein aktives P^--Typ Gebiet 15 auf der Draingebietsseite des Zugriffstransi­ stors TG 5 durch Dotieren einer P-Typ Störstelle wie BOR B gebildet. Wie bei der Beschreibung bezüglich der zweiten Ausführung und dergleichen beschrieben besteht der Grund dafür darin, dass der Spaltenstrom zur Verhinderung, das Daten während des Datenlesens zerstört werden, gesteuert werden. Aktive Gebiete außer dem aktiven P^--Typ Gebiet 15 werden in einen P⁺-Typ umgewandelt. Da die Tunneldiode bei etwa 0,4 V arbeitet, ist dieses aktive P^--Typ Gebiet 15 der Abschnitt, welcher dem linearen Gebiet des MOS-Transistors entspricht. Danach wird eine erste Zwischenschicht-Isolier­ schicht 19 (siehe Fig. 1) gebildet und planarisiert. Obwohl das Material für die erste Zwischenschicht-Isolierschicht 19 nicht spezifiziert ist, wird ein Material bevorzugt, welches die Form von Direktkontakten 10 usw. während der Bildung der Tunnelisolierschicht in dem folgenden Prozess nicht verändert.

Wie in Fig. 11A und 11B dargestellt, werden die Mas­ sedirektkontakte GDC 10, Speicherknotendirektkontakte SNDC 8 und Bitleitungsdirektkontakte BDC 4 gleichzeitig gebil­ det. Es wird eine Tunnelisolierschicht auf SI-Substraten 17a, 17b usw. unterhalb der Massedirektkontakte GDC 10, den Speicherknotendirektkontakten SNDC 8 und den Bitleitungsdi­ rektkontakten BDC 4 gebildet. Die Dicke der Tunnelisolier­ schicht muss 2,0 mm oder weniger betragen, wenn eine Oxid­ schicht verwendet wird. Verfahren der Bildung einer sehr dünnen Oxidschicht beinhalten ein Verfahren, welches ein schnelles thermisches Ausheizen (RTA, rapid therminal annealing), ein Verfahren, welches eine Oxidationseinrich­ tung wie einen Oxidationsofen verwendet, oder ein Verfah­ ren, welches eine chemische Oxidation durch eine Nassoxida­ tion (WET-Prozess) verwendet. Soweit wie die Erfordernisse während des Verfahrens erfüllt werden, wobei die Direktkon­ takte 10 usw. nicht deformiert werden, kann irgendein Ver­ fahren verwendet werden. Wie oben beschrieben kann durch Plazieren der Tunnelisolierschicht unter dem Bitleitungsdi­ rektkontakt BDC 4 der Spaltenstrom gesteuert werden, und es kann eine stabile Lese/Schreib-Charakteristik sicherge­ stellt werden.

Als nächstes wird eine Polysiliziumschicht (Poly-Si- Schicht) derselben Schicht über Direktkontakten GDC 10, SNDC 8, BDC 4 und dergleichen gebildet und strukturiert, um Bitleitungskontaktstellen BCP 3, Lasten mit hohem Wider­ stand HR 7, Stromleitungen Vcc 6 und Masse-Polysiliziumlei­ tungen GPL 9 zu bilden. Die Bitleitungskontaktstellen BCP 3, die Lasten mit hohem Widerstand HR 7, die Stromleitungen Vcc 6 und die Masse-Polysiliziumleitungen GPL 9 können durch selektives Implantieren von Störstellen wie bezüglich der ersten Ausführungsform beschrieben gebildet werden. Durch eine Ionenimplantation werden die Masse-Polysilizium­ leitungen GPL 9 in einen N⁺-Typ umgewandelt, es werden die Lasten mit hohem Widerstand HR 7 in einen P^--Typ umgewan­ delt, und es werden die Stromleitungen Vcc 6 und die Bit­ leitungskontaktstellen BCP 3 in einen P⁺-Typ umgewandelt. Als nächstes werden die Tunneldioden 10a unter den Massedi­ rektkontakten GDC 10 gebildet.

Wie in Fig. 12A und 12B dargestellt wird eine zweite Zwischenschicht-Isolierschicht 20 über Bitleitungskon­ taktstellen BCP 3, Lasten mit hohem Widerstand HR 7, Strom­ leitungen Vcc 6 und Masse-Polysiliziumleitungen GPL 9 und dergleichen gebildet. Das Material für die zweite Zwischen­ schicht-Isolierschicht 20 ist nicht spezifiziert wie die erste Zwischenschicht-Isolierschicht 19. Als nächstes wer­ den Bitleitungskontakte BC 2 und Massekontakte GC 11 gebil­ det. Die Bitleitungskontakte BC 2 sind mit den Bitleitungs­ kontaktstellen BCP 3 verbunden, und die Massekontakte GC 11 sind mit den Masse-Polysiliziumleitungen GPL 9 verbunden. Wie in der Beschreibung für das zweite Beispiel beschrieben kann der Massekontakt GC 11 auf irgendeine Stelle der Masse-Polysiliziumleitung GPL 9 abfallen, wenn nicht der Vorsprung der Masse-Polysiliziumleitung GPL 9 eine Schwie­ rigkeit darstellt. Daher kann die Notwendigkeit eines Sta­ pelgebiets auf dem Siliziumsubstrat 21 eliminiert werden, was zu einer Reduzierung der Chipgröße führt.

Da bei der vierten Ausführungsform wie oben beschrieben die Bitdichte pro Einheitsfläche durch Anordnen einer Mehr­ zahl von T-förmigen aktiven Gebieten 21 und dergleichen er­ höht werden kann, kann die Reduzierung der Chipgröße reali­ siert werden. Durch Vorsehen, dass die Draingebietsseite 15 des Zugriffstransistors TG 5 als aktives P^--Typ Gebiet zum Anheben des Drainwiderwands arbeitet, kann der Spaltenstrom gesteuert werden, und es kann eine stabile Daten-Le­ se/Schreib-Charakteristik sichergestellt werden. Durch Pla­ zieren einer Tunnelisolierschicht unter dem Bitleitungsdi­ rektkontakt BDC 4 kann der Spaltenstrom gesteuert werden, und es kann eine stabile Daten-Lese/Schreib-Charakteristik sichergestellt werden. Da der Massekontakt GC 11 auf ir­ gendeine Stelle der Masse-Polysiliziumleitung 9 abfallen kann, wenn sich nicht durch den Vorsprung der Masse-Polysi­ liziumleitung GPL 9 eine Schwierigkeit ergibt, kann die Notwendigkeit eines Stapelgebiets auf dem Siliziumsubstrat 21 eliminiert werden, was zu der Reduzierung der Chipgröße führt.

Bei dem Halbleiterspeicher der vorliegenden Erfindung und dem Verfahren zu dessen Herstellung wie oben beschrie­ ben können ein Halbleiterspeicher mit dem verbesserten Spitze/Tal-Verhältnis der Tunneldioden und das Verfahren zur Herstellung eines derartigen Halbleiterspeichers durch Plazieren einer Tunnelisolierschicht unter dem Massedirekt­ kontakt, welcher die Tunneldioden bildet, sogar dann ge­ schaffen werden, wenn die Tunneldiode ein kleines Spit­ ze/Tal-Verhältnis besitzt.

Bei dem Halbleiterspeicher der vorliegenden Erfindung und dem Verfahren zu dessen Herstellung kann durch Plazieren einer Tunnelisolierschicht unter dem Speicherkno­ tendirektkontakt der Widerstand der Last mit hohem Wider­ stand weiter erhöht werden; und durch Festlegen der Span­ nung (power voltage), welche der Last mit hohem Widerstand aufgeprägt wird, auf einen höheren Wert als die Spannung (power voltage), welche der Bitleitung aufgeprägt wird, kann die Datenhaltecharakteristik verbessert werden, wäh­ rend der Spaltenstrom gesteuert wird. Durch Vorsehen, dass die Draingebietseite des Zugriffstransistors als aktives P^--Typ Gebiet zur Anhebung des Drainwiderstands arbeitet, kann der Spaltenstrom gesteuert werden, und es kann eine stabile Daten-Lese/Schreib-Charakteristik sichergestellt werden. Durch Plazieren der Tunnelisolierschicht unter dem Bitleitungsdirektkontakt kann der Spaltenstrom gesteuert werden, und es kann eine stabile Daten-Le­ se/Schreibcharakteristik sichergestellt werden.

Da des weiteren bei dem Halbleiterspeicher der vorlie­ genden Erfindung und dem Verfahren zu dessen Herstellung die Bitdichte pro Einheitsfläche durch Anordnen einer Mehr­ zahl von T-förmigen aktiven Gebieten 21 und dergleichen und Bereitstellen von zwei Speicherzellen, welche unabhängig auf einem T-förmigen aktiven Gebiet 21 und dergleichen ar­ beiten können, erhöht werden kann, kann die Reduzierung der Chipgröße realisiert werden. Da der Massekontakt GC 11 auf irgendeine Stelle der Masse-Polysiliziumleitung GPL 9 ab­ fallen kann, wenn sich nicht durch den Vorsprung der Masse- Polysiliziumleitung GPL 9 eine Schwierigkeit ergibt, kann die Notwendigkeit eines Stapelgebiets auf dem Silizium­ substrat 21 eliminiert werden, was zu der Reduzierung der Chipgröße führt.

Bei dem Halbleiterspeicher kann ein Widerstand zwischen dem Sourcegebiet des Zugriffstransistors und der Bitleitung und/oder zwischen dem Lastwiderstand und dem Speicherknoten vorgesehen werden.

Bei dem Halbleiterspeicher kann der Widerstand eine Tunnelisolierschicht sein, welche zwischen dem aktiven Ge­ biet des ersten Leitfähigkeitstyps mit einer relativ hohen Störstellenkonzentration und dem Polysilizium auf dem akti­ ven Gebiet gebildet wird.

Der Halbleiterspeicher kann eine Leseoperation in dem Zustand durchführen, bei welchem das Potential der Bitlei­ tung auf einen Wert zwischen der Spitzenspannung über dem negativen Widerstandsabschnitt, wenn der in den negativen Widerstandsabschnitt fließende Strom maximal ist, und der Talspannung über dem negativen Widerstandsabschnitt, wenn der in dem negativen Widerstandsabschnitt fließende elek­ trische Strom minimal ist, festgelegt ist.

Bei dem Halbleiterspeicher kann der negative Wider­ standsabschnitt eine Tunneldiode sein.

Dabei kann des weiteren der Halbleiterspeicher zwischen dem Bitleitungsdirektkontakt und der Bitleitung eine durch Bildung einer Polysiliziumschicht auf dem Bitleitungsdi­ rektkontakt erzeugte Bitleitungskontaktstelle aufweisen; und es sind ein auf der Bitleitungskontaktstelle plazierter Bitleitungskontakt, bei welchem die Bitleitung auf dem Bit­ leitungskontakt gebildet ist, und eine Tunnelisolier­ schicht, welche den Tunneleffekt erzeugt, auf dem Bodenteil des Bitleitungsdirektkontakts vorgesehen.

Bei dem Halbleiterspeicher können die Bitleitungskon­ taktstelle, die Masse-Polysiliziumverdrahtung, die Strom­ leitung und der Lastwiderstand auf derselben Schicht gebil­ det werden.

Bei dem Halbleiterspeicher können aktive Gebiete, wel­ che jeweils T-förmig gebildet sind, durch Feldoxidschichten isoliert werden und in einer Matrix angeordnet werden.

Die gesamte Offenbarung der am 25 August 1999 einge­ reichten japanischen Patentanmeldung Nr. 11-238981 ein­ schließlich der darin enthaltenen Beschreibung, der Ansprü­ che, der Zeichnungen und der Zusammenfassung sind durch Be­ zugnahme in ihrer Gesamtheit hierin enthalten.

Vorstehend wurden ein Halbleiterspeicher, welcher die Stabilität der Datenhaltecharakteristik und der Daten-Le­ se/Schreib-Charakteristik für eine Tunneldiode mit einem kleinen Spitze/Tal-Verhältnis sicherstellen kann, und ein Verfahren der Herstellung eines derartigen Halbleiterspei­ chers offenbart. Das Spitze/Tal-Verhältnis einer Tunneldi­ ode kann durch Anordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des die Tunneldiode bildenden Massedirekt­ kontakts verbessert werden; der Widerstand einer Last mit hohem Widerstand kann des weiteren durch Anordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des Speicherkno­ tendirektkontakts weiter erhöht werden; und es kann eine Datenhaltecharakteristik während des Steuerns des Spalten­ stroms durch Festlegen der Spannung (power voltage), welche der Last mit hohem Widerstand aufgeprägt wird, auf einen höheren Wert als der Spannung (power voltage), welche der Bitleitung aufgeprägt wird, verbessert werden. Es kann eine stabile Daten-Lese/Schreib-Charakteristik sichergestellt werden, während der Spaltenstrom durch Erhöhen des Drainwi­ derstands durch Verwendung der Draingebietsseite des Zu­ griffstransistors als aktives P^--Typ Gebiet und durch An­ ordnen einer Tunnelisolierschicht auf dem Bodenabschnitt des Bitleitungsdirektkontakts gesteuert wird.

Claims (11)

1. Halbleiterspeicher, welcher durch eine Bitleitung und eine Wortleitung gewählt wird, mit:
einem Zugriffstransistor (5), dessen Sourcegebietssei­ te mit der Bitleitung (1) verbunden ist und dessen Gate­ seite mit der Wortleitung (5a) verbunden ist;
einem Lastwiderstand (7), welcher zwischen der Span­ nungsquelle (6) und einem Speicherknoten (16) auf der Draingebietsseite des Zugriffstransistors (5) angeschlossen ist; und
einem negativen Widerstandsabschnitt (10a), welcher zwischen Masse (12) und dem Speicherknoten (16) auf der Draingebietsseite des Zugriffstransistors (5) angeschlossen ist,
wobei der negative Widerstandsabschnitt (10a) eine Tunnelisolierschicht (10t), welche den Tunneleffekt erzeugt und auf dem aktiven p-Typ Gebiet (17a) mit einer relativ hohen Störstellenkonzentration gebildet ist, und in der Tunnelisolierschicht (10t) gebildetes n-Typ Polysilizium aufweist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekenn­ zeichnet, dass ein Widerstand zwischen dem Sourcegebiet des Zugriffstransistors (5) und der Bitleitung (1) und/oder zwischen dem Lastwiderstand (7) und dem Speicherknoten (16) vorgesehen ist.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekenn­ zeichnet, dass der Widerstand eine zwischen dem aktiven Ge­ biet des ersten Leitfähigkeitstyps mit einer relativ hohen Störstellenkonzentration und dem Polysilizium auf dem akti­ ven Gebiet gebildete Tunnelisolierschicht (4t, 8t) ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Halbleiterspeicher eine Leseoperation in dem Zustand durchführt, bei welchem das Potential der Bitleitung (1) auf einen Wert zwischen der Spitzenspannung über dem negativen Widerstandsabschnitt (10a), wenn der in den negativen Widerstandsabschnitt (10a) fließende elektrische Strom maximal ist, und der Talspan­ nung über dem negativen Widerstandsabschnitt (10a) festge­ legt ist, wenn der in den negativen Widerstandsabschnitt (10a) fließende elektrische Strom minimal ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der negative Widerstandsab­ schnitt (10a) eine Tunneldiode ist.

6. Halbleiterspeicher mit:
einem Halbleitersubstrat (21) eines ersten Leitfähig­ keitstyps;
einer Mulde (18) eines zweiten Halbleitertyps, welche auf der Hauptoberfläche des Halbleitersubstrats (21) des ersten Leitfähigkeitstyps gebildet ist;
einem ersten aktiven Gebiet (17a) des ersten Leitfä­ higkeitstyps, welches auf der Mulde (18) des zweiten Leit­ fähigkeitstyps gebildet ist und eine relativ hohe Störstel­ lenkonzentration aufweist;
einem Zugriffstransistor (5), dessen Sourcegebietssei­ te mit dem Speicherknoten (16) verbunden ist, der in dem ersten aktiven Gebiet (17a) gebildet ist;
einem zweiten aktiven Gebiet (17b) des ersten Leitfä­ higkeitstyps, welches auf der Mulde (18) des zweiten Leit­ fähigkeitstyps außerhalb der Fläche des ersten aktiven Ge­ biets (17a) und des Zugriffstransistors (5) gebildet ist, und eine relativ hohe Störstellenkonzentration besitzt;
einem Speicherknotendirektkontakt (8), welcher auf dem oberen Teil des Speicherknotens (16) gebildet ist;
einem Lastwiderstand (7), welcher zwischen dem Spei­ cherknoten (16) und der Stromleitung (6a) angeschlossen ist;
einem Bitleitungsdirektkontakt (4), welcher auf dem oberen Abschnitt des zweiten aktiven Gebiets (17b) gebildet ist;
einer Bitleitung (1), welche durch den Bitleitungsdi­ rektkontakt (4) gebildet ist;
einem Massedirektkontakt (10), welcher auf dem oberen Abschnitt des ersten aktiven Gebiets (17a) gebildet ist;
einer Masse-Polysiliziumverdrahtung (9), welche durch Bildung einer Polysiliziumschicht auf dem Massedirektkon­ takt (10) gebildet ist;
einem Massekontakt (11), welcher auf der Masse-Polysi­ liziumverdrahtung (9) plaziert ist; und
einer Masseleitung (12), welche auf dem Massekontakt (11) gebildet ist,
wobei eine Tunnelisolierschicht (10t), welche den Tun­ neleffekt erzeugt, auf dem Bodenabschnitt des Massedirekt­ kontakts (10) vorgesehen ist.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekenn­ zeichnet, dass zwischen dem Bitleitungsdirektkontakt (4) und der Bitleitung (1)
eine Bitleitungskontaktstelle (3), welche durch Bil­ dung einer Polysiliziumschicht auf dem Bitleitungsdirekt­ kontakt (4) gebildet ist; und
ein Bitleitungskontakt (2) vorgesehen ist, der auf der Bitleitungskontaktstelle (3) plaziert ist,
wobei die Bitleitung (1) auf dem Bitleitungskontakt (2) gebildet ist und eine Tunnelisolierschicht (4t), welche den Tunneleffekt erzeugt, auf dem Bodenabschnitt des Bit­ leitungsdirektkontakts (4) vorgesehen ist.

8. Halbleiterspeicher nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, dass die Bitleitungskontaktstelle (3), die Masse-Polysiliziumverdrahtung (9), die Stromleitung (6a) und der Lastwiderstand (7) auf derselben Schicht gebildet sind.

9. Halbleiterspeicher nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, dass die aktiven Gebiete, welche jeweils T- förmig (21, 31, 41) ausgebildet sind, durch Feldoxidschich­ ten (22) isoliert sind und in einer Matrix angeordnet sind.

10. Halbleiterspeicher nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, dass Draingebiet des Zugriffstransistors (5) vom ersten Leitfähigkeitstyp ist und eine relativ niedrige Störstellenkonzentration besitzt.

11. Verfahren zur Herstellung eines Halbleiterspeichers mit den Schritten:
Anordnen einer Matrix von aktiven Gebieten (21, 31, 41), welche durch Feldoxidschichten (22) isoliert sind, auf der Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps;
Bilden einer Mulde (18) eines zweiten Leitfähig­ keitstyps auf den aktiven Gebieten (21, 31, 41);
Bilden von Zugriffstransistoren (5), welche ebenfalls als Wortleitung (5a) arbeiten, parallel zueinander auf ei­ nem Vorsprungsabschnitt und dem anderen Vorsprungsabschnitt jedes der in einer Matrix gebildeten aktiven Gebiete;
Bilden eines Gebiets (15) des ersten Leitfähigkeits­ typs mit einer relativ niedrigen Störstellenkonzentration auf der Draingebietsseite des Zugriffstransistors (5);
Bilden eines ersten aktiven Gebiets (17a) des ersten Leitfähigkeitstyps mit einer relativ hohen Störstellenkon­ zentration auf einer der Mulden (18) des zweiten Leitfähig­ keitstyps außerhalb der Fläche (15) des Gebiets des ersten Leitfähigkeitstyps mit einer relativ niedrigen Störstellen­ konzentration und Bilden eines zweiten aktiven Gebiets (17b) des ersten Leitfähigkeitstyps mit einer relativ hohen Störstellenkonzentration auf den anderen Mulden (18) des zweiten Leitfähigkeitstyps;
Bilden eines Speicherknoten (16) in dem ersten aktiven Gebiet (17a);
gleichzeitiges Öffnen eines Massedirektkontakts (10) auf dem oberen Teil des ersten aktiven Gebiets (17a), eines Speicherknotendirektkontakts (8) auf dem oberen Abschnitt des Speicherknotens (16) und eines Bitleitungsdirektkon­ takts (4) auf dem oberen Abschnitt des zweiten aktiven Ge­ biets (17b);
Bilden einer Tunnelisolierschicht (10t), welche den Tunneleffekt erzeugt, auf dem Bodenabschnitt des Massedi­ rektkontakts (10), des Speicherknotendirektkontakts (8) und des Bitleitungsdirektkontakts (4);
Bilden einer nichtdotierten Polysiliziumschicht auf dem Massedirektkontakt (10), dem Speicherknotendirektkon­ takt (8) und dem Bitleitungsdirektkontakt (4), wobei die auf dem Massedirektkontakt (10) gebildete nichtdotierte Po­ lysiliziumschicht auf den zweiten Leitfähigkeitstyp mit ei­ ner relativ hohen Störstellenkonzentration geändert wird, um eine Masse-Polysiliziumverdrahtung (9) zu bilden, wobei ein Teil der auf dem Speicherknotendirektkontakt (8) gebil­ deten nichtdotierten Polysiliziumschicht auf den ersten Leitfähigkeitstyp mit einer relativ niedrigen Störstellen­ konzentration geändert wird, um einen Lastwiderstand (7) zu bilden, wobei ein anderes Teil auf den ersten Leitfähig­ keitstyp mit einer relativ hohen Störstellenkonzentration geändert wird, um eine Stromleitung (6a) zu bilden, wobei die auf dem Bitleitungsdirektkontakt (4) gebildete nichtdo­ tierte Polysiliziumschicht auf den ersten Leitfähigkeitstyp mit einer relativ hohen Störstellenkonzentration geändert wird, um eine Bitleitungskontaktstelle (3) zu bilden, und Bilden der Masse-Polysiliziumverdrahtung (9), des Lastwi­ derstands (7), der Stromleitung (6a) und der Bitleitungs­ kontaktstelle (3) auf derselben Schicht; und
Bilden einer Tunneldiode (10a) auf dem Bodenteil des Massedirektkontakts.