JPS60106098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60106098A JPS60106098A JP58211893A JP21189383A JPS60106098A JP S60106098 A JPS60106098 A JP S60106098A JP 58211893 A JP58211893 A JP 58211893A JP 21189383 A JP21189383 A JP 21189383A JP S60106098 A JPS60106098 A JP S60106098A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＤ ＲＡＭ （Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）におけるリ
フレッシュの不要な、フリ、プ・フロップ回路の２つの
安定状態の１つに・ＩＮ報を蓄える２安定回路からなる
ＳＲＡＭ（５ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ ）＄の半導体ｉ＋己憶装置に関する。
ａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）におけるリ
フレッシュの不要な、フリ、プ・フロップ回路の２つの
安定状態の１つに・ＩＮ報を蓄える２安定回路からなる
ＳＲＡＭ（５ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ ）＄の半導体ｉ＋己憶装置に関する。
一般に、任意の番地に対して、書き込みおよび読み出し
が、高速に行なえる半導体記憶装置４を％ ＲＡＭ （
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）と４示
し、このＲＡＭは、リフレッシュを必要とするＤ ＲＡ
Ｍと、リフレッシュを必要としないＳ ＲＡＭとに分か
れる。上記Ｄ ＲＡＭは、例えば第１図に示すように、
ワード＋ｉＪ （Ａ ｉＲ＋Ｓ ） ＷＬとビット線（
データ線）ＢＬとの間に、それぞれダート電極Ｇとソー
ス′電極Ｓとが接続された１つのトランジスタＱと、そ
のドレイン電極りに接続された１つのキャパ７りＣとで
；ｊ４成されている。このＤ ＲＡＭのキャノ々７りＣ
は、しＵえば第２図に示すように、半導体基＆１１０表
面に形成される開口部１２の壁面部分に形成されるもの
で、これにより、Ｄ ＲＡＭ全体の高集積度を得るよう
にしている。
が、高速に行なえる半導体記憶装置４を％ ＲＡＭ （
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）と４示
し、このＲＡＭは、リフレッシュを必要とするＤ ＲＡ
Ｍと、リフレッシュを必要としないＳ ＲＡＭとに分か
れる。上記Ｄ ＲＡＭは、例えば第１図に示すように、
ワード＋ｉＪ （Ａ ｉＲ＋Ｓ ） ＷＬとビット線（
データ線）ＢＬとの間に、それぞれダート電極Ｇとソー
ス′電極Ｓとが接続された１つのトランジスタＱと、そ
のドレイン電極りに接続された１つのキャパ７りＣとで
；ｊ４成されている。このＤ ＲＡＭのキャノ々７りＣ
は、しＵえば第２図に示すように、半導体基＆１１０表
面に形成される開口部１２の壁面部分に形成されるもの
で、これにより、Ｄ ＲＡＭ全体の高集積度を得るよう
にしている。
しかしながら、このようなり ＲＡＭでは、高集積度は
得ることができるが、１６報をキャパシタＣに電イｄｊ
で畜える形で保持するため、漏れ電匠が生じるという欠
点がある。このため、このＤ ＲＡＭでは、常に、読み
出し、督き込み動作とは別に、−尾時間毎にリフレッシ
ュを必要とする問題がある。
得ることができるが、１６報をキャパシタＣに電イｄｊ
で畜える形で保持するため、漏れ電匠が生じるという欠
点がある。このため、このＤ ＲＡＭでは、常に、読み
出し、督き込み動作とは別に、−尾時間毎にリフレッシ
ュを必要とする問題がある。
一方、このようなりフレッシュを必要とせず、且つ高速
動作が可能な半導体記憶装置として、第３図に示すよう
なＳ ＲＡＭが考えられている。
動作が可能な半導体記憶装置として、第３図に示すよう
なＳ ＲＡＭが考えられている。
このＳ ＲＡＭは、主に、メモリ・セルとしての４つの
トランジスタＱｌ−Ｑ４ と、２つの負荷素子Ｒ１＋Ｒ
ｚとから構成され、それぞれ２本のａ ｉｌＬｆｍ Ｖ
ｃｃ ＊ Ｖｓｓとビット線ＢＬ 、 ＢＬとを必要と
する。このようなＳ ＲＡＭにおける読み出し動作は、
まず、ワード線ＷＬを高電位にしてメモリ・セルを選択
する。そして、それぞれの負荷素子およびトランジスタ
Ｒ１ｒ Ｑ ２ とＲ２Ｑ３とで構成されるフリツノ・
フロップの保持するデータを、それぞれ、トランジスタ
Ｑ！とＱ４とを介してビット線ＢＬとＢＬとに転送する
ことにより、データの読み出しを行なっている。また、
このＳ ＲＡＭによる書き込み動作は、まず、上記読み
出しの場合とは逆に、ビット線ＢＬ、ＢＬに対して、そ
れぞれ書き込みデータに応じた高低の・１１位を加える
。そして、上記と同様に、それぞれのトランジスタＱ１
１Ｑ４を介して、フリツノ・フロ、グＲ１ｒ Ｑ ｚお
よびＲ，Ｑ、の状ｐすを定めることにより、データの誉
き込与を行なっている。
トランジスタＱｌ−Ｑ４ と、２つの負荷素子Ｒ１＋Ｒ
ｚとから構成され、それぞれ２本のａ ｉｌＬｆｍ Ｖ
ｃｃ ＊ Ｖｓｓとビット線ＢＬ 、 ＢＬとを必要と
する。このようなＳ ＲＡＭにおける読み出し動作は、
まず、ワード線ＷＬを高電位にしてメモリ・セルを選択
する。そして、それぞれの負荷素子およびトランジスタ
Ｒ１ｒ Ｑ ２ とＲ２Ｑ３とで構成されるフリツノ・
フロップの保持するデータを、それぞれ、トランジスタ
Ｑ！とＱ４とを介してビット線ＢＬとＢＬとに転送する
ことにより、データの読み出しを行なっている。また、
このＳ ＲＡＭによる書き込み動作は、まず、上記読み
出しの場合とは逆に、ビット線ＢＬ、ＢＬに対して、そ
れぞれ書き込みデータに応じた高低の・１１位を加える
。そして、上記と同様に、それぞれのトランジスタＱ１
１Ｑ４を介して、フリツノ・フロ、グＲ１ｒ Ｑ ｚお
よびＲ，Ｑ、の状ｐすを定めることにより、データの誉
き込与を行なっている。
〔α景技術の間、１λ点〕
しかしこのように構成されるＳ−ＲＡＭでは、メモリ・
セルに４つものトランジスタＱｌ−Ｑ４を用いることと
、各′電源線ＶＣＣｌ ｖｓｓおよびピッ） ＋ｆｌｌ
ＪＩ ＢＬ 、 ＢＬの配線が必要となるため、高集積
度を得ることができないという問題がある。
セルに４つものトランジスタＱｌ−Ｑ４を用いることと
、各′電源線ＶＣＣｌ ｖｓｓおよびピッ） ＋ｆｌｌ
ＪＩ ＢＬ 、 ＢＬの配線が必要となるため、高集積
度を得ることができないという問題がある。
ここで、ＳＲＡＭの果債度は、上述したＤ ＲＡＭに比
奴して４分の１程度である。
奴して４分の１程度である。
この発明は上記のような問題点に鑑みなされたもので、
Ｉ！／ｌＪえぼりフレッシュを必決としない負荷素子と
トランジスタとの組み合わせにより構成する場合でも、
４つものトランジスタｒ必費とすることなく、高集積度
を得ることができるようになる半導体記憶装置を提供す
ることを目的とする。
Ｉ！／ｌＪえぼりフレッシュを必決としない負荷素子と
トランジスタとの組み合わせにより構成する場合でも、
４つものトランジスタｒ必費とすることなく、高集積度
を得ることができるようになる半導体記憶装置を提供す
ることを目的とする。
すＡわちこの発明に係る半導体記憶装置は、主に記憶デ
ータ読み出し信号用の谷吐素子とスタンバイ時にデータ
を保持しりフレッシュを不要にするため九つのトランジ
スタとを組み台わせ構成するようにしたものである。
ータ読み出し信号用の谷吐素子とスタンバイ時にデータ
を保持しりフレッシュを不要にするため九つのトランジ
スタとを組み台わせ構成するようにしたものである。
以下図面によりこの発明の一実施例を説明するＯ
第４図はその回路構成を示すもので、この記憶装置は、
レリえば縦横に交差して配線されるワード線ＷＬとビッ
ト線ＢＬとを備えている。このワードＩＨｗＬとビット
線ＢＬとの交差部分には、それぞれ第１のトランジスタ
ＱＩのダート電極Ｇ１とドレイン電極Ｄ１とを接続し、
そのソース電極Ｓ１を第１の負１に工素子ａｔ を介し
てビット線ＢＬに接続すると共に、第２のトランジスタ
Ｑ２のゲート電極Ｇ２に接続する。次に、この第２のト
ランジスタＱ２のノース電極Ｓ２を、第２の負荷素子Ｒ
２を介して上記ビット線ＢＬに接続し、また、そのドレ
イン電極Ｄ２を上記ワード１ｆＭＷＬに接続する。
レリえば縦横に交差して配線されるワード線ＷＬとビッ
ト線ＢＬとを備えている。このワードＩＨｗＬとビット
線ＢＬとの交差部分には、それぞれ第１のトランジスタ
ＱＩのダート電極Ｇ１とドレイン電極Ｄ１とを接続し、
そのソース電極Ｓ１を第１の負１に工素子ａｔ を介し
てビット線ＢＬに接続すると共に、第２のトランジスタ
Ｑ２のゲート電極Ｇ２に接続する。次に、この第２のト
ランジスタＱ２のノース電極Ｓ２を、第２の負荷素子Ｒ
２を介して上記ビット線ＢＬに接続し、また、そのドレ
イン電極Ｄ２を上記ワード１ｆＭＷＬに接続する。
さらに、この第２のトランジスタＱ２のソース′電極Ｓ
２とダート電極Ｇ２との間には、それぞれ第３のトラン
ジスタＱ３のダート電極Ｇ３とソース電極Ｓ３とを接続
し、そのドレイン電極９・を、７：３ｏ負荷素子１・を
介じ接地す６・そして、１記第２のトランジスタＱ２と
第２の負荷素子Ｒ２との接続点Ｎ１と、第３のトランジ
スタＱ３と第１の負荷素子Ｒ１との接続点Ｎ２との間に
は、容−敗素子Ｃを介在して構成する。
２とダート電極Ｇ２との間には、それぞれ第３のトラン
ジスタＱ３のダート電極Ｇ３とソース電極Ｓ３とを接続
し、そのドレイン電極９・を、７：３ｏ負荷素子１・を
介じ接地す６・そして、１記第２のトランジスタＱ２と
第２の負荷素子Ｒ２との接続点Ｎ１と、第３のトランジ
スタＱ３と第１の負荷素子Ｒ１との接続点Ｎ２との間に
は、容−敗素子Ｃを介在して構成する。
この場合、上記第３のトランジスタＱ３の導通状態にお
いて、接続点Ｎ２と接地点Ｖ８８との間の抵抗値と、容
量素子Ｃの答址直とによって設定される時定数を、この
実施例における記憶装置のデータ読み出し時間よりも充
分長くなるような所定直に選定する。
いて、接続点Ｎ２と接地点Ｖ８８との間の抵抗値と、容
量素子Ｃの答址直とによって設定される時定数を、この
実施例における記憶装置のデータ読み出し時間よりも充
分長くなるような所定直に選定する。
第５図はとの半４体記憶装置の素子構造を示すもので、
まず、Ｎ ’１半導体基板２１の表面には、Ｎ−型拡散
層２２を形成し、さらにその表面にはＰ型拡散層２３を
形成する。次に、このＰ屋拡散層２３には、上記Ｎ−型
拡散層２２に連通する開口部２４を形成し、また、その
表面には、上記第４図における第１のトランジスタＱ＋
に対応するＮ＋型ドレイン拡散領域２５およびＮ型ソー
ス拡散領域２６を形成する。上記開口部２４の内部には
、絶縁膜を介して第３のトランジスタＱ３に対応するダ
ート須域２７を、例えば多結晶シリコンによって形成し
、そのソース＋ 領域とドレイン領域とが、それぞれ、上記Ｎ型ソース拡
散領域２６とＮ−型拡赦１￥Ｊ２２とで構成されるよう
にする。このＮ−型拡故）＄２２は、上記第４図におけ
る第３の負荷素子Ｒ３に対応するもの乙つまり、Ｎ型半
導体基板２１は接地電位ｖ１１８ニバイアスされる。こ
こで、容量素子Ｃは、上記第３のトランジスタＱ３のダ
ート領域２７とＮ＋型ンソー拡散領域２６との間で形成
される。
まず、Ｎ ’１半導体基板２１の表面には、Ｎ−型拡散
層２２を形成し、さらにその表面にはＰ型拡散層２３を
形成する。次に、このＰ屋拡散層２３には、上記Ｎ−型
拡散層２２に連通する開口部２４を形成し、また、その
表面には、上記第４図における第１のトランジスタＱ＋
に対応するＮ＋型ドレイン拡散領域２５およびＮ型ソー
ス拡散領域２６を形成する。上記開口部２４の内部には
、絶縁膜を介して第３のトランジスタＱ３に対応するダ
ート須域２７を、例えば多結晶シリコンによって形成し
、そのソース＋ 領域とドレイン領域とが、それぞれ、上記Ｎ型ソース拡
散領域２６とＮ−型拡赦１￥Ｊ２２とで構成されるよう
にする。このＮ−型拡故）＄２２は、上記第４図におけ
る第３の負荷素子Ｒ３に対応するもの乙つまり、Ｎ型半
導体基板２１は接地電位ｖ１１８ニバイアスされる。こ
こで、容量素子Ｃは、上記第３のトランジスタＱ３のダ
ート領域２７とＮ＋型ンソー拡散領域２６との間で形成
される。
そして、第２のトランジスタＱ２のソース領域２８とド
レイン領域２９とを、それぞれ上記ダート領域２７と同
様の多結晶シリコン層に選択的に拡散形成し、そのダー
ト領域が上記第１のトランジスタＱｌのＮ型ソース拡散
領域２６で構成されるようにする。ここで、上記第２の
トランジスタＱ２のドレイン４域２９には、ＩＡＩのト
ランジスタＱ＋のダート−極３０を接続して構成する。
レイン領域２９とを、それぞれ上記ダート領域２７と同
様の多結晶シリコン層に選択的に拡散形成し、そのダー
ト領域が上記第１のトランジスタＱｌのＮ型ソース拡散
領域２６で構成されるようにする。ここで、上記第２の
トランジスタＱ２のドレイン４域２９には、ＩＡＩのト
ランジスタＱ＋のダート−極３０を接続して構成する。
すなわちこのようにイ１り成される半導体記憶装置にお
いて、通常、ワード＠ ＷＬは接地社位Ｖ８Ｊｌにあシ
、選択時にのみ、第６図に示すように、パルス状信号が
与えられる。このパルス状信号の高電位Ｈレベルは、電
源電圧ＶＣＣよジもＭＯＳ トランジスタのしきい値′
電圧ＶＴＨ程高い電圧値ｖｃｃ＋ｖＴＨに設定される。
いて、通常、ワード＠ ＷＬは接地社位Ｖ８Ｊｌにあシ
、選択時にのみ、第６図に示すように、パルス状信号が
与えられる。このパルス状信号の高電位Ｈレベルは、電
源電圧ＶＣＣよジもＭＯＳ トランジスタのしきい値′
電圧ＶＴＨ程高い電圧値ｖｃｃ＋ｖＴＨに設定される。
また、ビット線ＢＬは、通常、高電位Ｈレベル（ｖｃｃ
）に保持される。ここで、ビット線ＢＬにおける破線は
、ｌ”データの書き込み状態を、また、実服は０”デー
タの書き込み状態を示す。すなわち、″ｌ＃データの誓
き込みを行なう場合には、まず、ビット線ＢＬを高電位
Ｈ（ＶＣＣ）保持状態にする。
）に保持される。ここで、ビット線ＢＬにおける破線は
、ｌ”データの書き込み状態を、また、実服は０”デー
タの書き込み状態を示す。すなわち、″ｌ＃データの誓
き込みを行なう場合には、まず、ビット線ＢＬを高電位
Ｈ（ＶＣＣ）保持状態にする。
この場合、例えば、第３のトランジスタＱ３が導通状態
であったとしても、第３のトランジスタＱ３と第３の負
荷素子Ｒ３とで構成される直列回路のコンダクタンスよ
りも、第１のトランジスタＱ１のコンダクタンスの方が
大きくしであるので、メモリ・ノードＮ、の電位は、略
、ビット、ｌ＋１ｉＩＢＬの電位に等しい高電位Ｈ（ｖ
ＣＣ）に充電されるようになる。この後、ワードｉｌ
ＷＬカ高屯位Ｈ（Ｖｃｃ ＋ｖＴＨ）から低電位Ｌ（Ｖ
ｓｓ）に下がり、メモリ・ノードＮ、は第２のトランジ
スタＱ２を介して低電位Ｌ（Ｖ２Ｏ）に下がる。
であったとしても、第３のトランジスタＱ３と第３の負
荷素子Ｒ３とで構成される直列回路のコンダクタンスよ
りも、第１のトランジスタＱ１のコンダクタンスの方が
大きくしであるので、メモリ・ノードＮ、の電位は、略
、ビット、ｌ＋１ｉＩＢＬの電位に等しい高電位Ｈ（ｖ
ＣＣ）に充電されるようになる。この後、ワードｉｌ
ＷＬカ高屯位Ｈ（Ｖｃｃ ＋ｖＴＨ）から低電位Ｌ（Ｖ
ｓｓ）に下がり、メモリ・ノードＮ、は第２のトランジ
スタＱ２を介して低電位Ｌ（Ｖ２Ｏ）に下がる。
これにより、メモリ・ノードＮ１＝ｖ８ＢまたＮＺ”’
ＶＣＣとなり、この記憶装置には″１＃データが潜き込
まれるようになる。
ＶＣＣとなり、この記憶装置には″１＃データが潜き込
まれるようになる。
次に、′０″データの書き込みを行なう場合には、まず
、ワード？ｆＪＷＬが高′亀位Ｈ（Ｖｃｃ ＋Ｖｔｕ）
を保持した状態で、ビット線ＢＬが高電位ｕ （ｖｃｃ
）に設定されるので、メモリ・ノードＮ、は、上記“
１＃データの書き込み動作と同様にして、略、高電位Ｈ
（ＶＣＣ）に充電される。ここで、メモリ・ノードＮ、
の電位は、第２のトランジスタＱ２を介してｖｃｃ−Ｖ
オに充電される。この後、ワード線ＷＬが高電位Ｈ（Ｖ
（、ｃ＋ Ｖｙｎ ）を保持する状態で、ピッ）線ＢＬ
が低電位Ｌ（Ｖｓｓ）に下がり、メモリ・ノードＮ２は
＠１のトランジスタＱ＋ を介して低電位Ｌ（Ｖ＋ｓｓ
）に下がる。ここで、第２のトランジスタＱ２がオフ状
態となり、ワード線ＷＬが低電位Ｌ（Ｖｓｓ）に下がる
。
、ワード？ｆＪＷＬが高′亀位Ｈ（Ｖｃｃ ＋Ｖｔｕ）
を保持した状態で、ビット線ＢＬが高電位ｕ （ｖｃｃ
）に設定されるので、メモリ・ノードＮ、は、上記“
１＃データの書き込み動作と同様にして、略、高電位Ｈ
（ＶＣＣ）に充電される。ここで、メモリ・ノードＮ、
の電位は、第２のトランジスタＱ２を介してｖｃｃ−Ｖ
オに充電される。この後、ワード線ＷＬが高電位Ｈ（Ｖ
（、ｃ＋ Ｖｙｎ ）を保持する状態で、ピッ）線ＢＬ
が低電位Ｌ（Ｖｓｓ）に下がり、メモリ・ノードＮ２は
＠１のトランジスタＱ＋ を介して低電位Ｌ（Ｖ＋ｓｓ
）に下がる。ここで、第２のトランジスタＱ２がオフ状
態となり、ワード線ＷＬが低電位Ｌ（Ｖｓｓ）に下がる
。
これＫより、メモリ・ノードＮ１＝ｖｃｃ−ｖＴＨまた
Ｎ２＝ｖ８ｓとな９、この記憶装置には″′ｏ＃データ
が書き込まれるようになる。この後、ビット線ＢＬが低
電位Ｌ（Ｖｓｓ）状態から高電位Ｈ（ｖｃｃ）状態に復
帰する。
Ｎ２＝ｖ８ｓとな９、この記憶装置には″′ｏ＃データ
が書き込まれるようになる。この後、ビット線ＢＬが低
電位Ｌ（Ｖｓｓ）状態から高電位Ｈ（ｖｃｃ）状態に復
帰する。
次に、上記のような書き込み動作後における、データの
保持動作について説明する。前述したように、通常、ビ
ット線ＢＬの′電位は高電位Ｈ（ＶＣＣ）にあり、また
、ワード線ＷＬの電位は低電位Ｌ（Ｖｓｓ）にある。こ
のため、メモリ・ノードＮ、およびＮ２に１き込まれた
電位は、第２のトランジスタＱ２と鴫２の負荷素子Ｒ２
とで構成されるインバータと、第３のトランジスタＱ３
と第１の負荷素子Ｒ１とで構成されるインバータとをク
ロスカッノルしたフリツノ・フロップによシ、それぞれ
高電位Ｈおよび低電位りもしくは低’＋ｆＬ位りお工び
高゛電位Ｈに設定された状態で保持されるようになる。
保持動作について説明する。前述したように、通常、ビ
ット線ＢＬの′電位は高電位Ｈ（ＶＣＣ）にあり、また
、ワード線ＷＬの電位は低電位Ｌ（Ｖｓｓ）にある。こ
のため、メモリ・ノードＮ、およびＮ２に１き込まれた
電位は、第２のトランジスタＱ２と鴫２の負荷素子Ｒ２
とで構成されるインバータと、第３のトランジスタＱ３
と第１の負荷素子Ｒ１とで構成されるインバータとをク
ロスカッノルしたフリツノ・フロップによシ、それぞれ
高電位Ｈおよび低電位りもしくは低’＋ｆＬ位りお工び
高゛電位Ｈに設定された状態で保持されるようになる。
そして、次に、各データの読み出し動作について説明す
る。まずはじめに、メモリ・ノードＮ１ 、Ｎ、の高電
位レベルは、スタンバイ（保持）時間が長ければ、第１
および第２の負荷素子Ｒ１、Ｒ２によシ元金に電源′電
位ＶＣＣまで上昇するが、前述したように、書き込み動
作の直後では、Ｎｌ −ＶＣＣＶＴＨＩ Ｎ２ ””Ｖ
Ｃ（！ に設定される。ここで、例えば°ｔ Ｏｎデー
タの読み出しを行なう場合には、それぞれのメモリ・ノ
ードＮ、およびＮ２の電位はＶｃｃ−ｖ、ＨおよびＶＳ
Ｓとなっている。まず、ワード線ＷＩ、が低電位Ｌ（Ｖ
、、）から高１位ＨＣＶｃｃ ＋ＶＴ、または”ｃｃ）
に上昇すると、メモリ・ノードＮｌ 、Ｎ２間に介在し
た′！４量素子Ｃには、ビット線ＢＬから第１のトラン
ジスタＱｌ を介して電流が流入する。
る。まずはじめに、メモリ・ノードＮ１ 、Ｎ、の高電
位レベルは、スタンバイ（保持）時間が長ければ、第１
および第２の負荷素子Ｒ１、Ｒ２によシ元金に電源′電
位ＶＣＣまで上昇するが、前述したように、書き込み動
作の直後では、Ｎｌ −ＶＣＣＶＴＨＩ Ｎ２ ””Ｖ
Ｃ（！ に設定される。ここで、例えば°ｔ Ｏｎデー
タの読み出しを行なう場合には、それぞれのメモリ・ノ
ードＮ、およびＮ２の電位はＶｃｃ−ｖ、ＨおよびＶＳ
Ｓとなっている。まず、ワード線ＷＩ、が低電位Ｌ（Ｖ
、、）から高１位ＨＣＶｃｃ ＋ＶＴ、または”ｃｃ）
に上昇すると、メモリ・ノードＮｌ 、Ｎ２間に介在し
た′！４量素子Ｃには、ビット線ＢＬから第１のトラン
ジスタＱｌ を介して電流が流入する。
このため、ビット線ＢＬＬ７）電位が下がり、その下降
状態は図示しないセンス・アンプによシ倹知されるもの
で、これによりセンス・アンプはビット、１がＢＬのｔ
ｉ、ｊ位金強制的に低電位Ｌ（Ｖ８ｓ）葦でドげ、メモ
リ・ノードＮ２をＶ８Ｓ’［位にする。つまり、ピット
＋１ｔＪＢＬには、メモリ・ノードＮ２から０”データ
が、尻み出されたことになる。
状態は図示しないセンス・アンプによシ倹知されるもの
で、これによりセンス・アンプはビット、１がＢＬのｔ
ｉ、ｊ位金強制的に低電位Ｌ（Ｖ８ｓ）葦でドげ、メモ
リ・ノードＮ２をＶ８Ｓ’［位にする。つまり、ピット
＋１ｔＪＢＬには、メモリ・ノードＮ２から０”データ
が、尻み出されたことになる。
次に、″′１″データのω゛Ｖみ出し４行なう、場合に
は、それぞれのメモリ・ノーｉ・“ＮｌおよびＮ２の電
位は、ｖｓ８およびＶＣＣとなっている。まず、ワード
、ｄＪ ＷＬが低電位Ｌ（Ｖｓｓ）から高電位Ｈ（ｖｃ
ｃ＋ｖＴ１．またはＶｃｃ）に上昇すると、メモリ・ノ
ードＮｌ の電位は低電位Ｌ（Ｖｓｓ）から高電位Ｈ（
Ｖｃｃ Ｖｒｎ）に上昇し、第３のトランジスタＱ３は
導通状態となる。この場合、第３の負荷素子Ｒ３をよん
だ、メモリ・ノードＮ２と接地点ｖｓｓとの間の抵抗直
と１．接値素子Ｃの谷−破値との債（ＲＮ２−ｖ８８・
Ｃ）によって設定される時定数を、この記・１．は装置
によるデータ読み出し時間よりも、充分長くなるように
選定したため、メモリ・ノードＮ２の電位は徐々にしか
下がらない状態となり、略、高電位Ｈ（Ｖｃｃ）のまま
保持されるようになる。このため、ビット線ＢＬ（７）
電位は下がらず、その電位保持状態は図示しないセンス
・アンプによりＭＥ知されるもので、これにより、セン
ス・アンプはビット線ＢＬの１Ｌ位を強制的に高電位Ｈ
（Ｖｃｃ）に固定する。この後、フード＃ＷＬは低電位
Ｌ（Ｖ、、）にＦがり、ピッ）森ＢＬには″１″データ
が読み出されたことになる。
は、それぞれのメモリ・ノーｉ・“ＮｌおよびＮ２の電
位は、ｖｓ８およびＶＣＣとなっている。まず、ワード
、ｄＪ ＷＬが低電位Ｌ（Ｖｓｓ）から高電位Ｈ（ｖｃ
ｃ＋ｖＴ１．またはＶｃｃ）に上昇すると、メモリ・ノ
ードＮｌ の電位は低電位Ｌ（Ｖｓｓ）から高電位Ｈ（
Ｖｃｃ Ｖｒｎ）に上昇し、第３のトランジスタＱ３は
導通状態となる。この場合、第３の負荷素子Ｒ３をよん
だ、メモリ・ノードＮ２と接地点ｖｓｓとの間の抵抗直
と１．接値素子Ｃの谷−破値との債（ＲＮ２−ｖ８８・
Ｃ）によって設定される時定数を、この記・１．は装置
によるデータ読み出し時間よりも、充分長くなるように
選定したため、メモリ・ノードＮ２の電位は徐々にしか
下がらない状態となり、略、高電位Ｈ（Ｖｃｃ）のまま
保持されるようになる。このため、ビット線ＢＬ（７）
電位は下がらず、その電位保持状態は図示しないセンス
・アンプによりＭＥ知されるもので、これにより、セン
ス・アンプはビット線ＢＬの１Ｌ位を強制的に高電位Ｈ
（Ｖｃｃ）に固定する。この後、フード＃ＷＬは低電位
Ｌ（Ｖ、、）にＦがり、ピッ）森ＢＬには″１″データ
が読み出されたことになる。
したがってこのように構成される半導体記１．ハ装置に
よれば、３つのトランジスタＱｌ−Ｑ３と接値素子Ｃと
の藺単な組み合わせにより、確実なデータの書き込みお
よび読み出し動作が可能となり、従来のメモリ機能を維
持する状態で果績度を向上することができる。
よれば、３つのトランジスタＱｌ−Ｑ３と接値素子Ｃと
の藺単な組み合わせにより、確実なデータの書き込みお
よび読み出し動作が可能となり、従来のメモリ機能を維
持する状態で果績度を向上することができる。
尚、上記実施例では、第１および第２の負荷素子Ｒ１、
Ｒ２を、それぞれピッ）蔵ＢＬに接続して構成したが、
例えば、第７図に示すように、この第１および第２の負
荷素子ＲＩ 、Ｒ２の一端は、高電位電源線ｖｃｃに接
続して溝成してもよい。この揚台、容量素子Ｃを、メモ
リ゛ノードＮ２と他の電位供給源ＶＢ（例えば、高′電
位屯源Ｖｃｃ、接地亀源”ｓｓあるいはワード線ＷＩ。
Ｒ２を、それぞれピッ）蔵ＢＬに接続して構成したが、
例えば、第７図に示すように、この第１および第２の負
荷素子ＲＩ 、Ｒ２の一端は、高電位電源線ｖｃｃに接
続して溝成してもよい。この揚台、容量素子Ｃを、メモ
リ゛ノードＮ２と他の電位供給源ＶＢ（例えば、高′電
位屯源Ｖｃｃ、接地亀源”ｓｓあるいはワード線ＷＩ。
等）との間に介在し、筐た、第３の負荷素子Ｒ３をメモ
リ・ノードＮ２と第３のトランジスタＱ３との間に介在
してもよい。
リ・ノードＮ２と第３のトランジスタＱ３との間に介在
してもよい。
以上のようにこの発明によれば、例えばリフレッシュを
必要としない負荷素子とトランジスタ素子との狙み合わ
せにより構成する場合でも、４つものトランジスタを必
要とすることなく、３つのトランジスタから構成するこ
とができ、大幅な高集イＩｔ度化が可能になる。これに
より、この半導体ｉ＋ｔ２１．は装置の集積両度は、例
えば、従来比で約２〜２．５倍にも向上する。
必要としない負荷素子とトランジスタ素子との狙み合わ
せにより構成する場合でも、４つものトランジスタを必
要とすることなく、３つのトランジスタから構成するこ
とができ、大幅な高集イＩｔ度化が可能になる。これに
より、この半導体ｉ＋ｔ２１．は装置の集積両度は、例
えば、従来比で約２〜２．５倍にも向上する。
第１図はＤ ＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）を示す等画回路構成図、
第２図は上記Ｄ ＲＡＭの素子構造を示す断面構成図、
第３図は従来のＳ ＲＡＭ （５ｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｔｓｓ Ｍｅｍｏｒｙ ） ｆ示す等価回
路構成図、第４図はこの発明の一実施例に係る半導体記
憶装置を示す等価回路構成図、第５図は上記実施例にお
ける半導体６己憶装置の素子（４′ｑ造を示す断面構成
図、第６図は上り己実鵬例における半導体記憶装置の沓
き込み動作を示すワード線およびビット編のタイミング
チャート、第７図はこの発明の他の実施例を示す等洒回
路（イ４成図である。 ＷＬ・・・ワード線、 ＢＬ・・・ピッ ト組、Ｑｌ・
・・第１のトランジスタ、Ｑ２・・・第２のトランジス
タ、Ｑ３・・・第３のトランジスタ、Ｒ１・・・第１の
負荷素子、Ｒ２・・・第２の負荷素子、Ｒ３・・・第３
の負荷素子、Ｃ・・・容量素子、ｖｃｃ・・・高ｄ位供
給源、ｖｓｓ・・・接地６位供給源。 出願人代理人 弁理士 鈴 江 武 Ｈ’Ｊ第１図 第２因 第３図 第４図 第５図
ＡｃｃｅｓｓＭｅｍｏｒｙ）を示す等画回路構成図、
第２図は上記Ｄ ＲＡＭの素子構造を示す断面構成図、
第３図は従来のＳ ＲＡＭ （５ｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｔｓｓ Ｍｅｍｏｒｙ ） ｆ示す等価回
路構成図、第４図はこの発明の一実施例に係る半導体記
憶装置を示す等価回路構成図、第５図は上記実施例にお
ける半導体６己憶装置の素子（４′ｑ造を示す断面構成
図、第６図は上り己実鵬例における半導体記憶装置の沓
き込み動作を示すワード線およびビット編のタイミング
チャート、第７図はこの発明の他の実施例を示す等洒回
路（イ４成図である。 ＷＬ・・・ワード線、 ＢＬ・・・ピッ ト組、Ｑｌ・
・・第１のトランジスタ、Ｑ２・・・第２のトランジス
タ、Ｑ３・・・第３のトランジスタ、Ｒ１・・・第１の
負荷素子、Ｒ２・・・第２の負荷素子、Ｒ３・・・第３
の負荷素子、Ｃ・・・容量素子、ｖｃｃ・・・高ｄ位供
給源、ｖｓｓ・・・接地６位供給源。 出願人代理人 弁理士 鈴 江 武 Ｈ’Ｊ第１図 第２因 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （υ ワードがｄ七ビット線とにそれ一ゼれケ”−計電
極とドレイン１゛１シ極とが接続されそのソース電極が
第１の負荷素子を介して゛電位供給源に接続される第１
のトランジスタと、このε’ｆｒ １のトランジスタの
ソースｉｆｆ極と土日己ワード庫とにそれぞれケ゛−ト
ｉＬさ、１徂とドレイン祇乍匹とがｉｌ ｆｌ売されそ
のソース五７１愼が第２の負荷素子を介して上記電位供
給源に接続される第２のトランジスタと、この第２のト
ランジスタのソース−極とダート’ｉ；ｉｊ： 極とに
それぞれゲート電極とソース「Ｌ極とが接続されそのド
レイン電極が接地される弔３のトランジスタと、この第
３のトランジスタのソースミ電極と上記第１の負荷素子
との接続点にその一端が接続される容量素子とを具１１
ｍシ、上記接続点と接地点、Ａ１に存在する抵抗値と上
記容量素子のｄｌ値とにより設定される時定数を所定の
直に、・水足したことヲ！ｔテ畝とする半導体記憶−装
置。 （２）上記電位供給源はビット尿であることを特徴とす
る特許請求の・１１α囲第１項記載の半導体ｄ己１意装
置痘 。 ′（３）上記「電位供給源は電源線であることをｔｒ与
徴とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211893A JPS60106098A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211893A JPS60106098A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106098A true JPS60106098A (ja) | 1985-06-11 |
| JPH0330236B2 JPH0330236B2 (ja) | 1991-04-26 |
Family
ID=16613382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211893A Granted JPS60106098A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512545B1 (ko) * | 2002-03-28 | 2005-09-07 | 미쓰비시덴키 가부시키가이샤 | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 |
-
1983
- 1983-11-11 JP JP58211893A patent/JPS60106098A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512545B1 (ko) * | 2002-03-28 | 2005-09-07 | 미쓰비시덴키 가부시키가이샤 | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330236B2 (ja) | 1991-04-26 |
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