KR20030078620A - 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 - Google Patents

리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 Download PDF

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Abstract

메모리 셀은, 트랜스퍼 게이트인 N 채널 MOS 트랜지스터와, 기억 정보에 대응한 전하를 축전(蓄電)하는 캐패시터와, 전하 보전 회로를 구비한다. 전하 보전 회로는, 2단의 인버터로 구성되는 쌍안정형 회로로서, 노드의 논리 레벨을 래치한다. 인버터 각각의 부하 저항은 다결정 폴리실리콘으로 형성되고, 벌크의 트랜지스터인 N 채널 MOS 트랜지스터의 상층에 형성 가능한 P 채널 박막 트랜지스터에 의해서 각각 구성된다. 그 결과, 반도체 기억 장치는 DRAM에 가까운 고집적화·대용량화가 실현되고, 또한 리프레쉬 동작을 필요없게 할 수 있다.

Description

리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING MEMORY CELLS REQUIRING NO REFRESH OPERATIONS}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 메모리 셀을 구성하는 캐패시터의 축전 유무에 따라서 기억 정보를 기억하는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 대표격의 하나인 DRAM(Dynamic Random Access Memory)은, 메모리 셀이 하나의 트랜지스터 및 하나의 캐패시터로 구성되며, 메모리 셀 자체의 구조가 단순하므로, 반도체 디바이스의 고집적화, 대용량화에 최적인 것으로서, 여러 전자 기기에서 사용되고 있다.
도 11은 DRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도이다.
도 11을 참조하면, 메모리 셀(500)은 N 채널 MOS 트랜지스터(502)와 캐패시터(504)를 구비한다. N 채널 MOS 트랜지스터(502)는 비트선(508) 및 캐패시터(504)에 접속되고, 게이트가 워드선(506)에 접속된다. 캐패시터(504)의 N채널 MOS 트랜지스터(502)와의 접속단과 다른 일단(一端)은 셀 플레이트(510)에 접속된다.
N 채널 MOS 트랜지스터(502)는 데이터 기록시 및 데이터 판독시만 활성화되는 워드선(506)에 의해서 구동되면, 데이터 기록시 및 데이터 판독시만 ON되고, 그 이외일 때에는 OFF된다.
캐패시터(504)는 전하를 축적하고 있는지 여부에 따라서 2진 정보 "1", "0"를 기억한다. 비트선(508)으로부터 N 채널 MOS 트랜지스터(502)를 거쳐서 2진 정보 "1", "0"에 대응한 전압이 캐패시터(504)에 인가됨에 따라 캐패시터(504)의 충방전이 행하여져, 데이터의 기록이 실행된다.
즉, 데이터 "1"의 기록이 실행될 때는, 비트선(508)이 전원 전압 Vcc로 프리차지되어, 워드선(506)이 활성화됨으로써 N 채널 MOS 트랜지스터(502)가 ON되고, 비트선(508)으로부터 N 채널 MOS 트랜지스터(502)를 거쳐서 캐패시터(504)에 전원 전압 Vcc가 인가되어 캐패시터(504)에 전하가 축전된다. 그리고, 이 캐패시터(504)에 전하가 축전되어 있는 상태가 데이터 "1"에 대응한다.
또한, 데이터 "0"의 기록이 실행될 때는, 비트선(508)이 접지 전압 GND로 프리차지되며, 워드선(506)이 활성화됨으로써 N 채널 MOS 트랜지스터(502)가 ON되어, 캐패시터(504)로부터 N 채널 MOS 트랜지스터(502)를 거쳐서 비트선(508)에 전하가 방전된다. 그리고, 이 캐패시터(504)에 전하가 축전되어 있지 않은 상태가 기억 데이터 "0"에 대응한다.
한편, 데이터의 읽기 시작이 실행될 때는, 미리 비트선(508)이 전압 Vcc/2로프리차지되며, 워드선(506)이 활성화됨으로써 N 채널 MOS 트랜지스터(502)가 ON되어, 비트선(508)과 캐패시터(504)가 통전된다. 이에 따라, 캐패시터(504)의 축전 상태에 따른 미소한 전압 변화가 비트선(508)에 나타나, 도시하지 않은 센스 앰프가 그 미소한 전압 변화를 전압 Vcc 또는 접지 전압 GND로 증폭한다. 이 비트선(508)의 전압 레벨이 판독된 데이터의 상태에 대응한다.
또, 상술한 데이터의 판독 동작은 파괴 판독이기 때문에, 판독된 데이터에 따라 비트선(508)이 전압 Vcc 또는 접지 전압 GND로 증폭되어 있는 상태에서, 다시 워드선(506)이 활성화되어, 상술한 데이터의 기록 동작과 마찬가지의 동작으로 캐패시터(504)로의 재(再)차지가 실행된다. 이에 의해, 데이터의 판독에 따라 일단 파괴된 데이터가 본래의 상태로 복귀된다.
여기서, DRAM의 메모리 셀에서는, 기억 데이터에 상당하는 캐패시터(504)의 전하가 여러 요인에 의해서 리크(leak)되어 서서히 잃어간다. 즉, 시간과 동시에 기억 데이터가 잃어진다. 이 때문에, DRAM에서는, 데이터의 판독에 있어서, 기억 데이터에 대응한 비트선(508)의 전압 변화를 검출할 수 없게 되기 전에, 데이터를 일단 판독하여 재차 기록한다고 하는 리프레쉬 동작이 실시된다.
DRAM은, 이 리프레쉬 동작을 상시 주기적으로 모든 메모리 셀에 대하여 해야 할 필요가 있어, 이 점에서 고속화·저소비 전력화에 대한 결점을 갖고, 리프레쉬 동작을 필요로 하지 않는 SRAM(Static Random Access Memory)에 대하여 고속화·저소비 전력화의 관점에서는 뒤떨어진다. 그러나, DRAM은, 상술한 바와 같이, 메모리 셀의 구조가 단순하고 고집적화가 가능하므로, 1 비트당의 비용이 다른 메모리장치와 비교하면 매우 저렴하여, 현재의 RAM의 주류로 되어 있다.
한편, DRAM과 함께 대표적인 반도체 기억 장치의 하나인 SRAM은, 상술한 바와 같이, DRAM에서 불가결한 리프레쉬 동작이 불필요한 RAM이다.
도 12는 6개 트랜지스터 SRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도이다.
도 12를 참조하면, 메모리 셀(700)은 N 채널 MOS 트랜지스터(702, 704, 706, 708)와, P 채널 MOS 트랜지스터(710, 712)와, 기억 노드(714, 716)를 구비한다.
메모리 셀(700)은 N 채널 MOS 트랜지스터(702) 및 P 채널 MOS 트랜지스터(710)로 이루어지는 인버터와, N 채널 MOS 트랜지스터(704) 및 P 채널 MOS 트랜지스터(712)로 이루어지는 인버터를 교차 접속한 플립플롭이, 트랜스퍼 게이트인 2개의 N 채널 MOS 트랜지스터(706, 708)를 거쳐서 비트선쌍(718, 720)에 접속되는 구성으로 되어 있다.
메모리 셀(700)에서는, 기억 노드(714, 716)의 전압 레벨의 상태가 기억 데이터에 대응하며, 예를 들면 기억 노드(714, 716)가 각각 H 레벨, L 레벨일 때가 기억 데이터 "1"에 대응하고, 그 반대의 상태가 기억 데이터 "0"에 대응한다. 교차 접속된 기억 노드(714, 716)상의 데이터는 쌍(雙)안정 상태이며, 소정의 전원 전압이 공급되고 있는 한은 상태가 계속 유지되기 때문에, 이 점에서, 캐패시터에 축전된 전하가 시간과 함께 소실되어 가는 DRAM과 근본적으로 상이한 것이다.
메모리 셀(700)에서는, 데이터의 기록이 실행될 때는, 비트선쌍(718, 720)에 기록 데이터에 대응한 상반되는 전압을 인가하여, 워드선(722)을 활성화해서 트랜스퍼 게이트(706, 708)를 ON함으로써, 플립플롭의 상태를 설정한다. 한편, 데이터의 판독은, 워드선(722)을 활성화하여 트랜스퍼 게이트(706, 708)를 ON해서, 기억 노드(714, 716)의 전위를 비트선(718, 720)에 전달하고, 이 때의 비트선(718, 720)의 전압 변화를 검출함으로써 실행된다.
이 메모리 셀(700)은 6개의 벌크 트랜지스터로 구성되지만, 4개의 벌크 트랜지스터로 구성 가능한 메모리 셀을 구비하는 SRAM도 존재한다.
도 13은 4개 트랜지스터 SRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도이다.
도 13을 참조하면, 메모리 셀(750)은, 메모리 셀(700)에서의 P 채널 MOS 트랜지스터(710, 712) 대신에, 각각 P 채널 박막 트랜지스터(P 채널 TFT(Thin Film Transistor) : 이하, 박막 트랜지스터를 「TFT」라고 함)(730, 732)를 구비한다. 이 P 채널 TFT(730, 732)에는 고저항이 이용되는 것도 있다. 또, 4개 트랜지스터 SRAM의 「4 트랜지스터」란, 하나의 메모리 셀이 벌크 트랜지스터를 4개 구비하고 있다는 의미로 이용하고 있다. 또한, 「벌크」란, TFT가 기판상에 형성되는데 대하여, 실리콘 기판 중에 트랜지스터가 만들기 곤란할 수 있다는 것으로 말하는 의미로 이용하고 있다. 이하에서는, TFT과 같이 기판상에 형성되는 박막 소자에 대하여, 실리콘 기판 중에 만들기 곤란할 수 있는 트랜지스터를 「벌크 트랜지스터」라고 부른다.
메모리 셀(750)의 동작 원리는 메모리 셀(700)과 기본적으로 동일하기 때문에, 설명은 반복하지 않는다.
이 P 채널 TFT(730, 732)은 N 채널 MOS 트랜지스터(702, 704)의 상층에 형성되기 때문에, 4 트랜지스터 SRAM은 6 트랜지스터 SRAM에 비하여 셀 면적을 작게 할 수 있다고 하는 이점을 갖는 한편, 6 트랜지스터 SRAM에 비하여 저전압 특성에서 뒤떨어지므로, 최근의 반도체 기억 장치에 요구되는 저전압화의 경향에 대응할 수 없어, 현재는 그다지 사용되고 있지 않다.
상술한 바와 같이, DRAM은, 메모리 셀의 구조가 단순하므로 고집적화·대용량화에 적합하지만, 리프레쉬 동작이 불가결한 것, 한편, SRAM은 리프레쉬 동작이 불필요하지만, 6개 또는 4개의 벌크 트랜지스터를 필요로 하기 때문에 메모리 셀이 대형화되어, 고집적화·대용량화에 대응할 수 없는 것이라 하여 어느 것도 일장일단이 있다.
그러나, 금후, IT 기술의 한층더의 발전과 더불어, 고집적화·대용량화 및 고성능화(고속화 또한 저소비 전력화)를 모두 만족하는 반도체 기억 장치로의 기대는 크다.
그래서, 본 발명은 이러한 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, DRAM에 가까운 고집적화·대용량화를 실현하고, 또한, 리프레쉬 동작을 필요로 하지 않는 메모리 셀을 구비하는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도,
도 2는 실시예 1에 따른 반도체 기억 장치에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 3은 도 2에 도시한 메모리 셀에 데이터 "0"이 기록될 때의 노드(62, 64)의 전위 변화를 나타낸 도면,
도 4는 도 2에 도시한 메모리 셀에 데이터 "1"이 기록될 때의 노드(62, 64)의 전위 변화를 나타낸 도면,
도 5(a)는 종래의 메모리 셀의 단면을 면적적인 관점에서 모식적으로 도시한 단면도,
도 5(b)는 도 2에 도시한 메모리 셀의 단면을 면적적인 관점에서 모식적으로 나타낸 단면도,
도 6(a)는 6개 트랜지스터 SRAM의 메모리 셀에서의 벌크 트랜지스터의 형성영역을 면적적인 관점에서 모식적으로 나타낸 평면도,
도 6(b)는 도 2에 도시한 메모리 셀에서의 벌크 트랜지스터의 형성 영역을 면적적인 관점에서 모식적으로 나타낸 평면도,
도 7은 실시예 1에 따른 반도체 기억 장치에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 다른 구성을 나타내는 회로도,
도 8은 실시예 2에 따른 반도체 기억 장치에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 9는 실시예 3에 따른 반도체 기억 장치에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 10은 실시예 4에 따른 반도체 기억 장치에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 11은 DRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 12는 6개 트랜지스터 SRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도,
도 13은 4개 트랜지스터 SRAM에서의 메모리 셀 어레이상에 행렬 형상으로 배치되는 메모리 셀의 구성을 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
20 : 제어 신호 버퍼22 : 클럭 버퍼
24 : 어드레스 버퍼26 : 입출력 버퍼
28 : 제어 회로30 : 행 어드레스 디코더
32 : 열 어드레스 디코더34 : 센스 앰프/입출력 제어 회로
36 : 메모리 셀 어레이
본 발명에 따르면, 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀의 행 및 열마다 각각 배열되는 복수의 워드선 및 복수의 비트선을 구비하되, 복수의 메모리리 셀 각각은 2진 정보로 표현되는 기억 정보의 1 비트분의 데이터에 대하여, 그 논리 레벨에 따른 전하를 유지하는 용량 소자와, 워드선에 인가되는 전압에 의해서 구동되어, 비트선과 용량 소자 사이에서 전하의 교환을 행하는 액세스 트랜지스터와, 용량 소자로부터 리크되는 전하를 데이터의 논리 레벨에 따라 보전하는 전하 보전 회로를 포함한다.
본 발명에 따른 반도체 기억 장치에서는, 복수의 메모리 셀 각각은 기억 정보의 논리 레벨에 대응한 전하를 유지하는 용량 소자로부터 리크되는 전하를 보전하는 전하 보전 회로를 포함한다.
따라서, 본 발명에 따르면, 리프레쉬 동작을 실행하는 일없이, 전하의 리크에 의한 기억 정보의 소실을 방지할 수 있다.
바람직하게는, 전하 보전 회로는, 용량 소자와 액세스 트랜지스터 사이의 기억 노드에 입력 노드가 접속되는 제 1 인버터와, 제 1 인버터의 출력 노드에 입력 노드가 접속되고, 기억 노드에 출력 노드가 접속되는 제 2 인버터를 포함한다.
전하 보전 회로는 제 1 인버터와 제 2 인버터가 교차 접속되어 구성된다.
따라서, 본 발명에 의하면, 제 1 및 제 2 인버터에 의해서 래치 기능이 구성되고, 기억 노드에 기억 정보를 유지할 수 있다.
바람직하게는, 제 1 및 제 2 인버터에 포함되는 MOS 트랜지스터는 액세스 트랜지스터와 동일한 도전형의 MOS 트랜지스터이다.
메모리 셀을 구성하는 벌크 트랜지스터는 하나의 도전형 트랜지스터로 구성된다.
따라서, 본 발명에 의하면, 메모리 셀을 형성할 때에 2개의 도전형의 웰 영역을 마련할 필요가 없고, 메모리 셀의 사이즈를 축소할 수 있다.
바람직하게는, 기억 노드는 제 1 인버터의 출력 노드의 용량보다도 큰 용량을 갖는다.
따라서, 본 발명에 의하면, 메모리 셀로의 데이터의 기록 동작이 안정된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다.
도 1을 참조하면, 반도체 기억 장치(10)는 제어 신호 단자(12)와, 클럭 단자(14)와, 어드레스 단자(16)와, 데이터 입출력 단자(18)를 구비한다. 또한, 반도체 기억 장치(10)는 제어 신호 버퍼(20)와, 클럭 버퍼(22)와, 어드레스 버퍼(24)와, 입출력 버퍼(26)를 구비한다. 또한, 반도체 기억 장치(10)는 제어 회로(28)와, 행 어드레스 디코더(30)와, 열 어드레스 디코더(32)와, 센스 앰프/입출력 제어 회로(34)와, 메모리 셀 어레이(36)를 구비한다.
또, 도 1에서는 반도체 기억 장치(10)에 대해, 데이터 입출력에 관한 주요 부분만이 대표적으로 도시된다.
제어 신호 단자(12)는 칩 선택 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE의 커맨드 제어 신호를 수취한다. 클럭 단자(14)는 외부 클럭 CLK 및 클럭 인에이블 신호 CKE를 수취한다. 어드레스 단자(16)는 어드레스 신호 A0∼An(n은 자연수)를 수취한다.
클럭 버퍼(22)는 외부 클럭 CLK을 수취하여 내부 클럭을 발생해서, 제어 신호 버퍼(20), 어드레스 버퍼(24), 입출력 버퍼(26) 및 제어 회로(28)에 출력한다. 제어 신호 버퍼(20)는 클럭 버퍼(22)로부터 수신하는 내부 클럭에 따라서, 칩 선택 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE를 수취하여 래치해서 제어 회로(28)에 출력한다. 어드레스 버퍼(24)는, 클럭 버퍼(22)로부터 수신하는 내부 클럭에 따라서, 어드레스 신호 A0∼An을 수취하여 래치해서, 내부 어드레스 신호를 발생시켜 행 어드레스 디코더(30) 및 열 어드레스 디코더(32)에 출력한다.
데이터 입출력 단자(18)는 반도체 기억 장치(10)에서 기록/판독되는 데이터를 외부와 교환하는 단자로서, 데이터 기록시는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 수신하고, 데이터 판독시에는 데이터 DQ0∼DQi를 외부에출력한다.
입출력 버퍼(26)는, 데이터 기록시는 클럭 버퍼(22)로부터 수신하는 내부 클럭에 따라서, 데이터 DQ0∼DQi를 수취하여 래치해서 내부 데이터 IDQ를 센스 앰프/입출력 제어 회로(34)로 출력한다. 한편, 입출력 버퍼(26)는, 데이터 판독시에는 클럭 버퍼(22)로부터 수신하는 내부 클럭에 따라서 센스 앰프/입출력 제어 회로(34)로부터 수신하는 내부 데이터 IDQ를 데이터 입출력 단자(18)에 출력한다.
제어 회로(28)는, 클럭 버퍼(22)로부터 수신하는 내부 클럭에 따라서, 제어 신호 버퍼(20)로부터 커맨드 제어 신호를 수취하고, 수취한 커맨드 제어 신호에 근거하여 행 어드레스 디코더(30), 열 어드레스 디코더(32) 및 입출력 버퍼(26)를 제어한다. 이것에 의해서, 데이터 DQ0∼DQi의 메모리 셀 어레이(36)로의 판독/기록이 실행된다.
행 어드레스 디코더(30)는 제어 회로(28)로부터의 지시에 근거하여, 어드레스 신호 A0∼An에 대응하는 메모리 셀 어레이(36)상의 워드선을 선택하고, 도시되지 않은 워드 드라이버에 의해서 선택된 워드선을 활성화한다. 또한, 열 어드레스 디코더(32)는 제어 회로(28)로부터의 지시에 근거하여, 어드레스 신호 A0∼An에 대응하는 메모리 셀 어레이(36)상의 비트선쌍을 선택한다.
센스 앰프/입출력 제어 회로(34)는, 데이터 기록시는 입출력 버퍼(26)로부터 수신하는 내부 데이터 IDQ의 논리 레벨에 따라서, 열 어드레스 디코더(32)에 의해서 선택된 비트선쌍을 전원 전압 Vcc 또는 접지 전압 GND로 프리차지한다. 이것에 의해서, 행 어드레스 디코더(30)에 의해서 활성화된 워드선과, 열 어드레스디코더(32)에 의해서 선택되고, 센스 앰프/입출력 제어 회로(34)에 의해서 프리차지된 비트선쌍에 접속되는 메모리 셀 어레이(36)상의 메모리 셀에 내부 데이터 IDQ의 기록이 실행된다.
한편, 센스 앰프/입출력 제어 회로(34)는, 데이터 판독시는 데이터 판독 전에 열 어드레스 디코더(32)에 의해서 선택된 비트선쌍을 전압 Vcc/2로 프리차지하고, 선택된 비트선쌍에서 판독 데이터에 대응하여 발생하는 미소 전압 변화를 검출/증폭해서 판독 데이터의 논리 레벨을 판정하여 입출력 버퍼(26)에 출력한다.
메모리 셀 어레이(36)는 후술하는 메모리 셀이 행렬 형상으로 배열된 기억 소자군이며, 각 행에 대응하는 워드선을 거쳐서 행 어드레스 디코더(30)와 접속되고, 또한, 각 열에 대응하는 비트선쌍을 거쳐서 센스 앰프/입출력 제어 회로(34)와 접속된다.
도 2는 반도체 기억 장치(10)에서의 메모리 셀 어레이(36)상에 행렬 형상에 배열되는 메모리 셀의 구성을 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀(50)은 N 채널 MOS 트랜지스터(52)와, 캐패시터(54)와, 전하 보전 회로(56)를 구비한다. 전하 보전 회로(56)는 인버터(58, 60)와, 노드(62, 64)를 포함하며, 인버터(58)는 P 채널 TFT(582) 및 N 채널 MOS 트랜지스터(584)로 이루어지고, 인버터(60)는 P 채널 TFT(602) 및 N 채널 MOS 트랜지스터(604)로 이루어진다.
N 채널 MOS 트랜지스터(52)는, 게이트가 워드선(66)에 접속되고, 드레인 및 소스가 각각 비트선(68) 및 캐패시터(54)에 접속된다. N 채널 MOS 트랜지스터(52)는 데이터 기록시 및 데이터 판독시에만 활성화되는 워드선(66)에 의해서 구동되며, 데이터 기록시 및 데이터 판독시에만 ON되고, 그 이외인 경우에는 OFF된다.
캐패시터(54)는 전하를 축적하여 있는지 여부에 따라서, 2진 정보 "1", "0"을 기억한다. 캐패시터(54)는, 일단(一端)이 N 채널 MOS 트랜지스터(52)에 접속되고, 다른 일단은 셀 플레이트(70)에 접속된다. 그리고, 비트선(68)으로부터 N 채널 MOS 트랜지스터(52)를 거쳐서 2진 정보 "1", "0"에 대응한 전압을 캐패시터(54)에 인가함으로써, 캐패시터(54)의 충방전이 행하여져, 데이터의 기록이 실행된다.
또, N 채널 MOS 트랜지스터(52) 및 캐패시터(54)의 구성은 일반적인 DRAM의 구성과 동일하다.
P 채널 TFT(582, 602)는 다결정 폴리실리콘으로 구성된, 스위칭 기능을 구비하는 저항 소자로서, T(테라, 「T」는 1012를 나타냄)Ω 오더의 OFF 저항과 G(기가, 「G」는 109을 나타냄)Ω 오더의 ON 저항을 갖는 고저항 소자이다.
또, 본 발명에서는, 저항 소자 등의 경우, 스위칭 기능을 구비하는 것과 정저항의 것의 양쪽을 나타내는 것으로 한다.
P 채널 TFT(582)은, 게이트가 노드(62)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(64)에 각각 접속된다. 또한, N 채널 MOS 트랜지스터(584)는, 게이트가 노드(62)에 접속되고, 드레인이 노드(64)에, 소스가 접지 노드(74)에 각각 접속된다.
P 채널 TFT(602)은, 게이트가 노드(64)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(62)에 각각 접속된다. 또한, N 채널 MOS 트랜지스터(604)는, 게이트가 노드(64)에 접속되고, 드레인이 노드(62)에, 소스가 접지 노드(74)에 각각 접속된다.
메모리 셀(50)에서는, 이 P 채널 TFT(582) 및 N 채널 MOS 트랜지스터(584)로 구성되는 인버터(58)와, P 채널 TFT(602) 및 N 채널 MOS 트랜지스터(604)로 구성되는 인버터(60)에 의한 래치 기능에 의해서, 캐패시터(54)의 리크 전류가 보전되어, 리프레쉬 동작을 실행하는 일없이 기억 데이터가 유지된다.
이하, 이 메모리 셀(50)의 동작에 대하여 설명한다.
(1) 데이터 "0"의 기록
이 메모리 셀(50)에서, 벌크 트랜지스터의 ON 전류는 3 ×10-5A(암페어) 정도이고, TFT의 ON 전류 및 OFF 전류는 각각 1 ×10-11A 및 1 ×10-l3A 정도이다. 또한, 캐패시터(54) 및 벌크 트랜지스터의 OFF 전류에 의한 노드(62, 64)로부터의 리크 전류는 1 ×10-15A 정도이다. 또, 여기에 나타낸 각 전류값은 이들 수치에 한정되는 것이 아니라, 이들 정도의 다음 수인 것을 나타내는 것이다.
상술한 각 전류값이면, TFT의 ON 전류는, 노드(62, 64)로부터 리크 전류를 4자리수 상회하기 때문에, 전원 노드(72)로부터 노드(62, 64)를 전원 전압으로 충전할 수 있다.
노드(62)의 용량은 캐패시터(54)의 용량, 트랜지스터의 게이트 용량, 활성영역의 접합 용량 등에 의한 것이지만, 기억 데이터가 안정적으로 판독되기 위해서, 노드(62)의 용량은 적어도 5fF(5f(펨토) 파라드, 「f」는 10-15를 나타냄) 이상으로 되도록 설계된다. 한편, 노드(64)의 용량은 트랜지스터의 게이트 용량, 활성 영역의 접합 용량 등에 의한 것이지만, 노드(64)의 용량은, 일반적인 SRAM과 마찬가지로, 1fF 정도이다. 노드(62)의 용량이 상술한 최소값의 5fF이며, 노드(64)의 용량이 1fF이면, 노드(62, 64)의 용량비는 5로 된다.
이 용량비를 어느 정도로 하는 것이 바람할지만은, 이 메모리 셀(50)에 데이터 "O"을 기록 조건할 수 있는 조건에 의해서 결정된다. 조건에 의해서 결정된다. 이하, 이 조건에 대하여 설명한다.
메모리 셀(50)에 데이터 "0"이 기록되면, 노드(62)의 전압은 0V로 되지만, 통상의 기록 동작 시간인 n(나노, 「n」은 10-9를 나타냄)초 오더에서는, 노드(64)는 전원 노드(72)로부터 전원 전압으로 충전되지 않는다. 이것은, 다음 식에서 나타내어진다.
지금, 전원 노드(72)의 전원 전압을 2V로 한 경우, 노드(64)에서 다음 식이 성립된다.
(수학식 1)
전하 Q = 용량 C ×전압 V = 1f ×2 = 2 ×10-15
P 채널 TFT(582)의 ON 전류 I = 1 ×10-11암페어
충전 시간 t = Q/I = 2 ×10-4초
따라서, 노드(64)가 충전되기 위해서는, μ(마이크로, 「μ」는 10-6을 나타냄)초 오더의 시간이 필요하다. 그렇게 하면, 노드(62)의 전압이 0V로 되더라도, 즉시 노드(64)는 전원 전압으로 충전되지 않기 때문에, 노드(62)는 P 채널 TFT(602)을 거쳐서 충전되기 시작한다. 그리고, 노드(64)에 비하여 노드(62)의 충전 속도가 빠르면, 노드(64)가 충전되어 P 채널 TFT(602)가 OFF되기 전에 노드(62)가 재충전되어 버리게 되어, 일단 노드(62)에 기록된 데이터 "0"은 최종적으로 데이터 "1"로 되어, 기록 오류가 발생한다.
그러나, 상술한 노드(62, 64)의 용량비가 크면, 노드(64)의 충전 속도가 노드(62)의 충전 속도를 상회하여, 노드(62)가 충전되기 전에 P 채널 TFT(602)가 OFF되고, 또한, N 채널 MOS 트랜지스터(604)가 ON되기 때문에, 노드(62)는 0V로 풀-다운되어, 기록 오류는 발생하지 않는다.
이 노드(62, 64)의 용량비는, N 채널 MOS 트랜지스터(584)와 N 채널 MOS 트랜지스터(604)와의 임계값 전압의 편차를 고려하면, 최저한 5 정도 있으면 된다고 생각된다. 그리고, 데이터의 기록을 더욱 안정적으로 실현하기 위해서, 노드(62)에 접속되는 캐패시터(54)가 마련되고, 캐패시터(54)의 용량을 일반적인 DRAM과 동등한 20fF 정도로 하면, 노드(62, 64)의 용량비는 20 정도로 되어, 데이터의 기록은 더욱 안정화된다. 또, P 채널 TFT(582)과 P 채널 TFT(602)와의 ON 전류의 비가 10배 정도 분산되는 것, 및 N 채널 MOS 트랜지스터(584)와 N 채널 MOS트랜지스터(604)와의 임계값 전압이 분산되는 것을 고려하면, 노드(62, 64)의 용량비는 20 이상인 것이 바람직하다.
이상과 같이, 노드(62, 64)에 용량비를 마련함으로써, 노드(64)가 전원 전압으로 충전되기 전에 워드선(66)을 비활성화하더라도, 데이터 "0"의 기록에서의 기록 오류는 발생하지 않는다. 그리고, 노드(64)의 전압이 소정의 전압을 초과하면 N 채널 MOS 트랜지스터(604)가 ON되고, 이것에 의해서 노드(62)는 0V로 유지되며, 그 후 리프레쉬 동작하지 않고, 기록된 데이터 "O"의 상태가 유지된다.
또, 본 실시예 1에서는, 데이터의 기록을 안정적으로 실현하기 위해서 캐패시터(54)를 마련하고 있지만, 캐패시터(54)를 마련하지 않고 트랜지스터의 게이트 용량 등으로 노드(62, 64)의 용량비를 충분히 확보할 수 있으면, 캐패시터(54)를 필요로 하지 않을 수도 있다.
(2) 데이터 "1"의 기록
메모리 셀(50)에 데이터 "1"이 기록될 때, 노드(62)는 비트선(68)으로부터 N 채널 MOS 트랜지스터(52)를 거쳐서 즉시 충전되고, 이에 따라 N 채널 MOS 트랜지스터(584)가 즉시 ON되어, 노드(64)가 즉시 0V로 된다. 따라서, 노드(62, 64)의 전압은 조기에 안정되어, 데이터 "1"의 기록시에 TFT의 성능에 의한 영향을 받는 경우는 없다.
그리고, 상술한 바와 같이, P 채널 TFT(602)의 ON 전류는 노드(62)로부터의 리크 전류를 4자리수 상회하기 때문에, 노드(62)는 P 채널 TFT(602)에 의해서 전원전압으로 유지되어, 그 후 리프레쉬 동작하는 일없이, 기록된 데이터 "1"의 상태가 유지된다.
도 3, 4는 상술한 기록 동작에서의 노드(62, 64)의 전위 변화를 나타내는 도면이다. 도 3은 메모리 셀(50)에 데이터 "0"이 기록될 때의 노드(62, 64)의 전위 변화를 나타내는 도면이고, 도 4는 메모리 셀(50)에 데이터 "1"이 기록될 때의 노드(62, 64)의 전위 변화를 나타내는 도면이다.
먼저, 메모리 셀(50)에 데이터 "0"이 기록될 때의 노드(62, 64)의 전위 변화에 대하여 설명한다.
도 3을 참조하면, 파선은 노드(62)의 전위 변화를 나타내고, 실선은 노드(64)의 전위 변화를 나타낸다. 또한, 전원 전압은 2V로 하고, 인버터(60)의 논리 임계값 전압(출력 전압이 급격히 변화될 때의 입력 전압)은 0.3V로 한다. 그리고, 시각 T1에서 워드선(66)이 활성화되는 것으로 한다.
시각 T1에서 워드선(66)이 활성화되면, 노드(62)의 전하는 N 채널 MOS 트랜지스터(52)를 거쳐서 비트선(68)으로 뽑혀져, 노드(62)의 전위는 즉시 0V로 된다. 이에 따라, 노드(64)는 전원 노드(72)로부터 P 채널 TFT(582)을 거쳐서 충전되기 시작하지만, TFT의 ON 전류는 벌크 트랜지스터의 ON 전류보다도 작고, 노드(64)는 즉시 충전되지 않기 때문에, 노드(62)도 전원 노드(72)로부터 P 채널 TFT(602)을 거쳐서 충전되기 시작한다. 단, 노드(62, 64)의 용량비의 관계상, 노드(62)의 충전 속도는 노드(64)의 충전 속도에 비하여 느리다. 그리고, 워드선(66)은 시각 T1의 수 십 μ초 후에 비활성화된다.
노드(64)의 전위가 시각 T1로부터 약 30μ초의 시각 T2에서 인버터(60)의 논리 임계값 전압 0.3V를 초과하면, N 채널 MOS 트랜지스터(604)가 ON되고, 이에 따라 노드(62)는 0V로 되어, 기록된 데이터 "0"의 상태가 안정된다. 또, 노드(64)의 전위가 인버터(60)의 논리 임계값 전압 0.3V를 초과할 때까지 소요되는 시간 약 30μ초는 다음 식에 근거하여 확인된다.
(수학식 2)
노드(64)의 전하 Q = 용량 C ×전압 V= 1f ×0.3 = 3 ×10-16
P 채널 TFT(582)의 ON 전류 I = 1 ×10-11A
논리 임계값 전압 0.3V에 도달할 때까지 시간 t = Q/I = 3 ×10-5초
한편, 노드(64)는 P 채널 TFT(582)에 의해서 계속 충전되어, 상술한 수학식 1로 나타낸 바와 같이, 노드(64)의 충전이 시작되는 시각으로부터 약 200μ초 후의 시각 T3에서 전원 전압 2V로 충전된다.
다음에, 메모리 셀(50)에 데이터 "1"이 기록될 때의 노드(62, 64)의 전위 변화에 대하여 설명한다.
도 4를 참조하면, 파선 및 실선은 각각 노드(62, 64)의 전위 변화를 나타내고, 시각 T1에서 워드선(66)이 활성화되는 것으로 한다. 시각 T1에서 워드선(66)이 활성화되면, 노드(62)는 비트선(68)으로부터 N 채널 MOS 트랜지스터(52)를 거쳐서 전원 전압 2V로 즉시 충전된다. 이에 따라, N 채널 MOS 트랜지스터(584)가 즉시 ON되어, 노드(64)가 즉시 0V로 된다. 따라서, 데이터 "1"의 기록시에는 TFT 특성의 영향을 받지 않는다.
(3) 기억 데이터의 판독
메모리 셀(50)에서의 기억 데이터의 판독은 일반적인 DRAM과 동일한 동작으로 실행할 수 있다. 즉, 미리 비트선(68)이 전압 Vcc/2로 프리차지되고, 데이터의 판독에 있어서, 부스트된 전원 전압이 워드선(66)에 인가되어 워드선(66)이 활성화된다. 이것에 의해서 N 채널 MOS 트랜지스터(52)가 ON되어, 캐패시터(54)의 축전 상태에 따른 비트선(68)의 미소 전압 변화가 도시하지 않은 센스 앰프에 의해서 검출되고, 비트선(68)의 전압이 전압 Vcc 또는 접지 전압 GND까지 증폭된다. 이 비트선(68)의 전압 레벨이 기억 데이터의 상태에 대응한다.
그리고, 비트선(68)의 전압이 전압 Vcc 또는 접지 전압 GND로 증폭되어 있는 상태에서, 다시 워드선(66)을 활성화하여 N 채널 MOS 트랜지스터(52)를 거쳐서 캐패시터(54)를 재(再)차지해서, 상술한 (1) 또는 (2)와 마찬가지의 동작으로 기억 데이터의 재기록이 실행된다.
여기서, 이 메모리 셀(50)에서, 기억 데이터 판독시에 워드선(66)에 인가되는 전압은, 전원 전압을 부스트한 전압으로 하는 일없이, 전원 전압 이하의 전압으로 할 수 있다.
워드선(66)으로의 인가 전압을 전원 전압이 부스트된 전압이라고 하면, 데이터의 판독에서 메모리 셀(50)에 기억되어 있던 데이터가 파괴되어, 상술한 기억 데이터의 재기록이 필요해진다. 이것은 다음 이유에 의거한다. 즉, 데이터 판독 후의 노드(62)의 전위는 비트선(68)의 용량과 캐패시터(54)의 용량에 의해서 결정되고, 비트선(68)의 용량은 캐패시터(54)의 용량의 10배 이상이기 때문에, 데이터 판독 후의 노드(62)의 전위는 데이터 판독 전의 전위보다 비트선(68)의 전위에 근접하기 때문이다.
그러나, 본 발명에서의 메모리 셀(50)은, 일반적인 DRAM과 상이하고, 전하 보전 회로(56)를 구비하며, 전하 보전 회로(56)는 노드(62)에 접속된 N 채널 MOS 트랜지스터(604)를 포함한다. 그리고, 이 N 채널 MOS 트랜지스터(604)의 작용에 의해서, 워드선(66)의 전압을 부스트하는 일없이 전원 전압 이하로 할 수 있다. 이하, 그 이유에 대하여 설명한다.
메모리 셀(50)에 데이터 "0"이 기억되어 있을 때는, N 채널 MOS 트랜지스터(604)는 ON되어 있고, N 채널 MOS 트랜지스터(604)는 30㎂의 구동 능력으로 노드(62)로부터 전하를 뽑고 있다.
한편, 메모리 셀(50)에 데이터 "1"이 기억되어 있을 때는, N 채널 MOS 트랜지스터(604)는 OFF되어 있어, N 채널 MOS 트랜지스터(604)는 노드(62)로부터 전하를 뽑지 않는다.
따라서, 이 메모리 셀(50)에서의 전하 보전 회로(56)는, 데이터의 판독시에, N 채널 MOS 트랜지스터(604)에 의해서 노드(62)의 전하를 뽑는지 여부의 기능도 갖는다. 그리고, 이 기능에 의해서, 캐패시터(54)의 전하의 상태를 비트선(68)에 완전히 전달하지 않더라도 데이터의 판독이 가능해진다.
여기서, 데이터 판독에 있어서, 비트선(68)은 전원 전압 Vcc로 프리차지된다. 그리고, 데이터 "0"의 판독이 실행될 때는, 비트선(68)으로부터 N 채널 MOS 트랜지스터(52)를 거쳐서 유입하는 전하를 N 채널 MOS 트랜지스터(604)가 뽑기 때문에, 워드선(66)의 전압이 부스트되어 있지 않더라도, 비트선(68)의 전압은 데이터 "0"이 검출할 수 있을 정도로 전원 전압 Vcc로 저하된다. 한편, 노드(62)의 전압 변화는 N 채널 MOS 트랜지스터(604)가 노드(62)상의 전하를 뽑고 있기 때문에, 0V부터 작은 범위로 억제된다.
즉, 워드선(66)의 전압이 부스트되어 있지 않더라도, 데이터 "0"의 판독이 가능하고, 데이터 "0"의 상태를 파괴하는 일없이, 비트선(68)으로 판독할 수 있다.
데이터 "1"의 판독에 대해서는, 데이터 "1"의 판독 전에는 비트선(68) 및 노드(62) 모두 전원 전압 Vcc이기 때문에, 데이터 "1"의 판독이 실행될 때는 비트선(68)의 전압이 변화하지 않는다. 따라서, 비트선(68)의 전압이 변화하지 않는 것을 데이터 "1"에 대응시킴으로써, 데이터 "1"의 판독을 실행할 수 있다. 그리고, 데이터의 판독에 따른 데이터의 파괴도 이루어지지 않는다.
이상과 같이 하여, 메모리 셀(50)에 대한 기억 데이터의 판독/기록이 행하여지고, 또한, 워드선(66)의 전압을 부스트하지 않고서 기억 데이터의 비파괴 판독을 실행하는 것도 가능하다.
또, 워드선(66)으로의 인가 전압의 하한에 대해서는, 후술하는 셀 비율의 관계로부터, 액세스 트랜지스터인 N 채널 MOS 트랜지스터(52)의 전류 구동 능력이 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(604)의 전류 구동 능력의 절반 이상(셀 비율이 2 이하)이 되도록 결정하면 된다.
이 메모리 셀(50)에서, P 채널 TFT(582, 602)을 이용한 것은, P 채널 TFT(582, 602)는 N 채널 MOS 트랜지스터(584, 604)의 상층에 형성할 수 있어, 종래의 DRAM에 비하여, 벌크 트랜지스터인 N 채널 MOS 트랜지스터(584, 604)의 면적 증가가 있지만, 메모리 셀에서의 벌크 트랜지스터 수는 3개이며, 6개의 벌크 트랜지스터로 구성되는 표준 SRAM에 비하여 셀 면적을 축소할 수 있기 때문이다.
도 5(a) 및 도 5(b)는 본 실시예 1에 따른 메모리 셀(50)의 면적 축소 효과를 나타내기 위해서, 각각 종래의 메모리 셀 및 메모리 셀(50)의 단면을 면적적인 관점에서 모식적으로 나타낸 단면도이다.
도 5(b)에 나타낸 메모리 셀(50)에서는, P 채널 TFT(582, 602)은 벌크 트랜지스터인 N 채널 MOS 트랜지스터(584, 604)의 상층에 형성된다. 그리고, 메모리 셀(50)은, 도 5(a)에 나타낸 종래의 메모리 셀과 비교하면, 벌크 트랜지스터 수가 적은 분, 벌크 트랜지스터 형성 영역을 축소할 수 있고, 셀 면적이 축소되어 있다.
또한, 본 실시예 1에 따른 메모리 셀(50)은, 벌크 트랜지스터가 1 종류의 도전형 트랜지스터(N 채널 MOS 트랜지스터)로 구성되기 때문에, 그 점에 의해서도 셀 면적의 축소화가 도모되고 있다.
도 6(a) 및 도 6(b)는 본 실시예 1에 따른 메모리 셀(50)의 면적 축소 효과를 또한 나타내기 위해서, 각각 6 트랜지스터 SRAM의 메모리 셀 및 메모리 셀(50)에서의 벌크 트랜지스터의 형성 영역을 면적적인 관점에서 모식적으로 나타낸 평면도이다.
도 6(a)에 나타낸 6 트랜지스터 SRAM의 메모리 셀은, N 채널 MOS 트랜지스터및 P 채널 MOS 트랜지스터의 2종류의 도전형 트랜지스터를 포함하기 때문에, N 채널 MOS 트랜지스터가 형성되는 P 웰 영역과 P 채널 MOS 트랜지스터가 형성되는 N 웰 영역을 분리하여 기판상에 형성할 필요가 있는데 반하여, 도 6(b)에 나타낸 메모리 셀(50)에서는, N 채널 MOS 트랜지스터만으로 구성되기 때문에, 2종류의 웰 영역을 마련할 필요는 없다. 따라서, 셀 면적은 더욱 축소된다.
또한, 이 메모리 셀(50)에서의 특징의 하나로서, 셀 비율을 1에 가까운 값(ratioless)으로 할 수 있다.
셀 비율이란, 메모리 셀에서의 드라이버 트랜지스터(도 12, 13에 나타낸 SRAM의 메모리 셀(700, 750)에서의 N 채널 MOS 트랜지스터(702, 704), 및 도 2에 나타낸 메모리 셀(50)에서의 N 채널 MOS 트랜지스터(584, 604))와, 액세스 트랜지스터(도 12, 13에 나타낸 SRAM의 메모리 셀(700, 750)에서의 N 채널 MOS 트랜지스터(706, 708), 및 도 2에 나타낸 메모리 셀(50)에서의 N 채널 MOS 트랜지스터(52))와의 전류 구동 능력비이며, 일반적으로 SRAM에서는 메모리 셀의 동작을 안정시키기 위해서, 셀 비율이 2∼3 이상으로 하는 것으로 되어 있다. 이것은, SRAM에서는 일정한 셀 비율을 확보하기 위해서, 드라이버 트랜지스터의 게이트 폭을 액세스 트랜지스터의 게이트 폭보다 크게 할 필요가 있는 것을 의미한다.
한편, 이 메모리 셀(50)에서는, 캐패시터(54)가 마련됨으로써, 상술한 바와 같이 메모리 셀의 동작이 안정화되므로, SRAM과 같이 셀 비율을 2∼3 이상으로 할 필요가 없고, 기본적으로는 라티오리스(ratioless)로 할 수 있다. 그리고, 셀 비율을 작게 할 수 있다는 것은, 드라이버 트랜지스터의 게이트 폭을 종래의 SRAM에비하여 작게 할 수 있다는 것이며, 이 점에 의해서도 한층더 셀 면적의 축소가 실현된다.
또, 메모리 셀의 동작 안정성을 고려하면, 메모리 셀(50)에서도, SRAM과 동등한 셀 비율을 가질 필요는 없지만, 다소(多少)의 셀 비율을 마련하는 것은 동작의 안정화를 더욱 높이기 위해서는 바람직하다.
지금까지는, 전하 보전 회로(56)에서 TFT를 이용하는 구성에 대하여 설명했지만, TFT 대신에 고저항을 이용하더라도 마찬가지의 효과를 갖는 메모리 셀을 실현할 수 있다.
도 7은 도 2의 메모리 셀(50)에서의 P 채널 TFT(582, 602) 대신에, 고저항(3582, 3602)을 포함하는 전하 보전 회로(56A)를 구비한 메모리 셀(50A)의 회로 구성을 나타낸 회로도이다. 고저항(3582, 3602) 이외의 메모리 셀(50A)의 회로 구성은 메모리 셀(50)의 회로 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 7을 참조하면, 메모리 셀(50A)에 데이터 "0"이 기록되어 있는 상태에서는, 노드(62)의 전압은 0V이고, 노드(64)의 전압은 전원 전압이다. 그리고, 이 메모리 셀(50A)에서는, 전원 노드(72)로부터 고저항(3602) 및 N 채널 MOS 트랜지스터(604)를 거쳐서 상시 전류가 흐르게 되기 때문에, 고저항(3602)으로서 저항값이 높은 저항을 이용하지 않으면, 데이터의 판독/기록을 실행하지 않는 대기 기간 동안의 전류(이하, 대기 전류라고 함)가 증가하게 된다. 또, 메모리 셀(50A)에 데이터 "1"이 기록되어 있는 상태를 생각하면, 고저항(3582)에 대해서도 동일한것이라고 말할 수 있다.
한편, 데이터 "0"이 메모리 셀(50A)에 기록되는 경우, 고저항(3582)의 저항값을 높일 수 있으면, 노드(64)에서 N 채널 MOS 트랜지스터(584)로부터 리크되는 리크 전류를 무시할 수 없게 되어, 노드(64)의 전위가 저하한다. 또, 데이터 "1"이 메모리 셀(50A)에 기록되는 경우를 생각하면, 고저항(3602) 및 노드(62)에 대해서도 동일한 것이라고 말할 수 있다.
따라서, 적어도 리크 전류의 10배 정도의 전류를 고저항으로부터 공급하는 것이 노드(64)의 상태를 안정시키기 위해서 필요해진다. 전원 전압을 2V로 하고, 리크 전류를 1 ×10-15A라고 하면, 고저항(3582)에 리크 전류의 10배의 전류 1 ×10-14A를 흘리기 위해서는, 고저항(3582)의 저항값은 2 ×1014Ω(오옴) 이하이면 무방하게 된다. 또, 데이터 "1"이 메모리 셀(50A)에 기록되는 경우를 생각하면, 고저항(3602)의 저항값에 대해서도 동일한 것이라고 말할 수 있다.
한편, 고저항(3602, 3582)의 저항값의 상한은, 이 메모리 셀(50A)이 탑재되는 반도체 기억 장치의 메모리 용량과 대기 전류의 사양에 의해서 정해진다. 예를 들면, 메모리 용량이 4M(메가, 「M」은 106을 나타냄) 비트인 경우에, 대기 전류를 10㎂로 억제하기 위해서는, 1 메모리 셀당의 고저항을 흐르는 전류 I는 I = (10 ×10-6A)/(4 ×106비트) = 2.5 ×10-12A로 된다. 따라서, 전원 전압이 2V이기 때문에, 고저항(3602, 3582)의 저항값은 R = 2V/(2.5 ×10-12A) = 8 ×1011Ω으로 된다.이상으로부터, 상기 조건에서는 고저항(3602, 3582)의 저항값이 8 ×1011Ω∼2 ×1014Ω이면 된다.
이상과 같이, 실시예 1에 따른 반도체 기억 장치에 의하면, 종래의 DRAM의 메모리 셀의 구성을 기초로 하여, 전하 보전 회로를 P 채널 TFT 또는 고저항을 이용해서 구성했기 때문에, 종래의 DRAM에 비하여 리프레쉬 동작이 불필요하며, 또한, 종래의 SRAM에 비하여 셀 면적이 축소된 메모리 셀을 실현할 수 있다.
(실시예 2)
실시예 2에 따른 반도체 기억 장치(110)는, 실시예 1에 따른 반도체 기억 장치(10)와 메모리 셀에서의 전하 보전 회로의 구성이 상이하며, 또한, 전하 보전 회로를 구성하는 벌크 트랜지스터와 동일한 도전형 P 채널 MOS 트랜지스터가 액세스 트랜지스터로 이용된다.
실시예 2에 따른 반도체 기억 장치(110)의 전체 구성은, 도 1에 도시된 실시예 1에 따른 반도체 기억 장치(10)와 동일하기 때문에, 설명은 생략한다.
도 8은 반도체 기억 장치(110)에서의 메모리 셀 어레이(36)상에 행렬 형상으로 배열되는 메모리 셀의 구성을 나타내는 회로도이다.
도 8을 참조하면, 반도체 기억 장치(110)에서의 메모리 셀 어레이(36)상의 메모리 셀(150)은 실시예 1에 따른 반도체 기억 장치(10)의 메모리 셀(50)에서, N 채널 MOS 트랜지스터(52) 및 전하 보전 회로(56) 대신에, 각각 P 채널 MOS 트랜지스터(152) 및 전하 보전 회로(156)를 구비한다. 전하 보전 회로(156)는 인버터(158, 160)와 노드(62, 64)를 포함하고, 인버터(158)는 P 채널 MOS 트랜지스터(1582) 및 N 채널 TFT(1584)로 이루어지며, 인버터(160)는 P 채널 MOS 트랜지스터(1602) 및 N 채널 TFT(1604)로 이루어진다.
메모리 셀(150)에서의 캐패시터(54)의 기능 및 노드(62, 64)의 접속 구성에 대해서는, 실시예 1과 동일하기 때문에, 그 설명은 반복하지 않는다.
P 채널 MOS 트랜지스터(152)는, 게이트가 워드선(66)에 접속되고, 드레인 및 소스가 각각 비트선(68) 및 캐패시터(54)에 접속된다. P 채널 MOS 트랜지스터(152)는, 데이터 기록시 및 데이터 판독시에만 전압이 0V로 되는 워드선(66)에 의해서 구동되며, 데이터 기록시 및 데이터 판독시에만 ON되고, 그 이외일 때에는 OFF된다.
또, 실시예 2에서, 액세스 트랜지스터를 P 채널 MOS 트랜지스터(152)로 한 것은, 메모리 셀(150)을 1종류의 벌크 트랜지스터로 구성하는 것에 의해, 실시예 1에서 설명한 바와 같이, 2종류의 웰 영역을 마련할 필요가 없어, 셀 면적을 축소할 수 있기 때문이다.
N 채널 TFT(1584, 1604)은 다결정 폴리실리콘으로 구성된, 스위칭 기능을 구비하는 저항 소자이며, T(테라)Ω 오더의 OFF 저항과 G(기가)Ω 오더의 ON 저항을 갖는 고저항 소자이다.
N 채널 TFT(1584)은, 게이트가 노드(62)에 접속되고, 드레인이 노드(64)에, 소스가 접지 노드(74)에 각각 접속된다. 또한, P 채널 MOS 트랜지스터(1582)는,게이트가 노드(62)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(64)에 각각 접속된다.
N 채널 TFT(1604)은, 게이트가 노드(64)에 접속되고, 드레인이 노드(62)에, 소스가 접지 노드(74)에 각각 접속된다. 또한, P 채널 MOS 트랜지스터(1602)는, 게이트가 노드(64)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(62)에 각각 접속된다.
메모리 셀(150)에서는, 이 P 채널 MOS 트랜지스터(1582) 및 N 채널 TFT(1584)로 구성되는 인버터(158)와, P 채널 MOS 트랜지스터(1602) 및 N 채널 TFT(1604)로 구성되는 인버터(160)에 의한 래치 기능에 의해서, 캐패시터(54)의 리크 전류가 보전되어, 리프레쉬 동작을 실행하는 일없이 기억 데이터가 유지된다.
이하, 이 메모리 셀(150)의 동작에 대하여 설명한다.
(1) 데이터 "1"의 기록
데이터 기록시의 비트선(68) 및 캐패시터(54)의 동작 또는 상태에 대해서는 실시예 1과 동일하다. 또한, 워드선(66)은, 데이터의 판독/기록이 행하여질 때, 0V의 전압이 인가되어 활성화되고, 데이터의 판독/기록이 행하여지지 않는 대기시에는 전원 전압이 인가된다.
비트선(68)으로부터 P 채널 MOS 트랜지스터(152)를 거쳐서 노드(62)에 전압 Vcc가 인가됨으로써, P 채널 MOS 트랜지스터(1582)가 OFF되고, N 채널 TFT(1584)은 ON된다. 따라서, 노드(64)는 N 채널 TFT(1584)에 의해서 L 레벨로 풀-다운된다.이후, 데이터의 기록은 종료한 것으로 하여 워드선(66)에 전원 전압이 인가되고, P 채널 MOS 트랜지스터(152)는 OFF된다.
노드(64)가 L 레벨로 됨으로써, P 채널 MOS 트랜지스터(1602)는 ON되고, N 채널 TFT(1604)은 OFF된다. 이것에 의해, 노드(62)는 P 채널 MOS 트랜지스터(1602)에 의해서 강력히 풀-업되어, 즉시 H 레벨로 되어 래치된다.
여기서, N 채널 TFT(1584)은, TFT의 특성상, 그 구동 능력이 모자라고, 노드(64)를 풀-다운하는데 시간이 걸려, 그것에 의해 P 채널 MOS 트랜지스터(1602)에 의해 노드(62)가 H 레벨로 래치될 때까지 시간이 걸리지만, 그 과도기 동안에는 캐패시터(54)가 전하를 유지한다. 그리고, N 채널 TFT(1584)에 의해서 노드(64)의 풀-다운이 완료되었을 때에, 노드(62)가 완전히 래치된다.
또, N 채널 TFT(1604)의 OFF 저항은 T(테라)Ω 오더이며, 캐패시터(54)의 리크 전류에 대하여 OFF 전류가 충분히 작기 때문에, 상술한 래치 기능이 실현된다.
이것에 의해서, 캐패시터(54)가 어떠한 요인에 의해서 리크되더라도, P 채널 MOS 트랜지스터(1602)에 의해서 전하가 보전되어, 데이터 "1"는 그 후에 리프레쉬 동작하지 않고 유지된다.
(2) 데이터 "0"의 기록
데이터 기록시의 비트선(68) 및 캐패시터(54)의 동작 및 상태에 대해서는 실시예 1과 동일하다. 또한, 워드선(66) 및 P 채널 MOS 트랜지스터(152)의 동작 및 상태에 대해서는 데이터 "1"의 기록시와 동일하다.
캐패시터(54)의 전하가 방전됨으로써, 노드(62)는 L 레벨로 되고, P 채널 MOS 트랜지스터(1582)는 ON되며, N 채널 TFT(1584)은 OFF된다. 따라서, 노드(64)는 P 채널 MOS 트랜지스터(1582)에 의해서 강력하게 H 레벨로 풀-업된다. 이후, 데이터의 기록은 종료한 것으로 하여 워드선(66)에 전원 전압이 인가되며, P 채널 MOS 트랜지스터(152)는 OFF된다.
노드(64)가 H 레벨로 됨으로써, P 채널 MOS 트랜지스터(1602)는 OFF되고, N 채널 TFT(1604)은 ON된다. 이때, N 채널 TFT(1604)은, TFT의 특성상, 그 구동 능력이 모자라서, 완전히 ON 상태로 되는데 시간이 걸리지만, 그 과도기 동안에는 캐패시터(54)가 방전 후의 상태를 유지한다. 그리고, N 채널 TFT(1604)이 완전히 ON 상태로 되었을 때에, 노드(62)가 완전히 래치된다.
이것에 의해서, 캐패시터(54)가 어떠한 요인에 의해서 리크되더라도, N 채널 TFT(1604)에 의해서 노드(62)는 L 레벨로 유지되고, L 레벨의 기억 데이터는 그후에 리프레쉬 동작하지 않고 유지된다.
또, 기억 데이터의 판독 동작에 대해서는, 실시예 1과 동일하기 때문에, 설명은 생략한다. 이상과 같이 하여, 메모리 셀(150)에 대한 기억 데이터의 판독/기록이 행하여진다.
이 메모리 셀(150)에서, N 채널 TFT(1584, 1604)을 이용한 것은, 실시예 1에서 P 채널 TFT(582, 602)을 이용한 것과 마찬가지의 이유에 의거한다. 즉, N 채널 TFT(1584, 1604)은 P 채널 MOS 트랜지스터(582, 602)의 상층에 형성할 수 있어, 종래의 DRAM에 비하여 벌크 트랜지스터인 P 채널 MOS 트랜지스터(582, 602)의 면적증가가 있지만, 메모리 셀에서의 벌크 트랜지스터 수는 3개이며, 6개의 벌크 트랜지스터로 구성되는 표준 SRAM에 비하여 셀 면적을 축소할 수 있기 때문이다.
또, 이 메모리 셀(150)은, 셀 면적의 더욱더 축소를 목적으로서, 액세스 트랜지스터에 P 채널 MOS 트랜지스터(152)를 이용하는 구성으로 했지만, 실시예 1과 마찬가지로, 액세스 트랜지스터에 N 채널 MOS 트랜지스터를 이용하더라도 된다. 이 경우, 메모리 셀이 1종류의 웰 영역에서 구성되는 것에 의한 셀 면적의 축소 효과는 없지만, 6 트랜지스터 SRAM에 비하여, 벌크 트랜지스터 수의 삭감에 의한 셀 면적의 축소 효과는 달성된다.
이상과 같이, 실시예 2에 따른 반도체 기억 장치(110)에 의하면, 종래의 DRAM의 메모리 셀의 구성을 기초로 해서, 전하 보전 회로(156)를 N 채널 TFT을 이용하여 구성했기 때문에, 종래의 DRAM에 비하여 리프레쉬 동작이 불필요하며, 또한, 종래의 SRAM에 비하여 셀 면적이 축소된 메모리 셀을 실현할 수 있다.
(실시예 3)
실시예 3에 따른 반도체 기억 장치(210)는, 실시예 1, 2에 따른 반도체 기억 장치(10, 110)와 메모리 셀에서의 전하 보전 회로의 구성이 상이하다.
실시예 3에 따른 반도체 기억 장치(210)의 전체 구성은, 도 1에 나타내어진 실시예 1에 의한 반도체 기억 장치(10)와 동일하기 때문에, 설명은 생략한다.
도 9는 반도체 기억 장치(210)에서의 메모리 셀 어레이(36)상에 행렬 형상으로 배열되는 메모리 셀의 구성을 나타내는 회로도이다.
도 9를 참조하면, 반도체 기억 장치(210)에서의 메모리 셀 어레이(36)상의 메모리 셀(250)은, 실시예 1에 따른 반도체 기억 장치(10)의 메모리 셀(50)에서, 전하 보전 회로(56) 대신에 전하 보전 회로(256)를 구비한다. 전하 보전 회로(256)는 인버터(258, 260)와 노드(62, 64)를 포함하고, 인버터(258)는 P 채널 TFT(2582) 및 N 채널 TFT(2584)로 이루어지며, 인버터(260)는 P 채널 TFT(2602) 및 N 채널 TFT(2604)로 이루어진다.
메모리 셀(250)에서의 전하 보전 회로(256) 이외의 부분인 N 채널 MOS 트랜지스터(52) 및 캐패시터(54)의 구성 및 기능, 및 노드(62, 64)의 접속 구성에 대해서는, 실시예 1과 동일하기 때문에, 설명은 반복하지 않는다.
P 채널 TFT(2582, 2602) 및 N 채널 TFT(2584, 2604)은 다결정 폴리실리콘으로 구성된, 스위칭 기능을 구비하는 저항 소자이며, T(테라)Ω 오더의 OFF 저항과 G(기가)Ω 오더의 ON 저항을 갖는 고저항 소자이다.
P 채널 TFT(2582)은, 게이트가 노드(62)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(64)에 각각 접속된다. 또한, N 채널 TFT(2584)은, 게이트가 노드(62)에 접속되고, 드레인이 노드(64)에, 소스가 접지 노드(74)에 각각 접속된다.
P 채널 TFT(2602)은, 게이트가 노드(64)에 접속되고, 소스가 전원 노드(72)에, 드레인이 노드(62)에 각각 접속된다. 또한, N 채널 TFT(2604)은, 게이트가 노드(64)에 접속되고, 드레인이 노드(62)에, 소스가 접지 노드(74)에 각각 접속된다.
메모리 셀(250)에서는, 이 P 채널 TFT(2582) 및 N 채널 TFT(2584)로 구성되는 인버터(258)와, P 채널 TFT(2602) 및 N 채널 TFT(2604)로 구성되는 인버터(260)에 의한 래치 기능에 의해서, 캐패시터(54)의 리크 전류가 보전되어, 리프레쉬 동작을 실행하지 않고 기억 데이터가 유지된다.
이하, 이 메모리 셀(250)의 동작에 대하여 설명한다.
실시예 3에서는, 전하 보전 회로(256)가 모두 TFT로 구성되어 있기 때문에, N 채널 MOS 트랜지스터(52)가 ON되고 나서 인버터(258, 260)에 의해서 노드(62)에 완전히 래치가 걸릴 때까지, 실시예 1, 2에 비하여 배 상당의 시간이 소요된다. 그러나, TFT가 ON/OFF되는데 소요되는 오더의 시간이면, 캐패시터(54)는 전하를 유지하는 것이 충분히 가능하다.
또한, 실시예 1에서 설명한 바와 같이, 캐패시터의 리크 전류에 비하여, TFT의 ON 전류는 충분히 크고, 또한, OFF 전류는 충분히 작기 때문에, 전하 보전 회로(256)를 모두 TFT로 구성하더라도 래치 기능이 실현된다.
또, 기억 데이터의 판독시의 동작에 대해서는, 실시예 1과 동일하기 때문에, 설명은 생략한다.
이 메모리 셀(250)에서는, 벌크 트랜지스터 수가 N 채널 MOS 트랜지스터(52) 1개이며, 6개의 벌크 트랜지스터로 구성되는 표준 SRAM에 비하여 대폭 셀 면적을 축소할 수 있다.
이상과 같이, 실시예 3에 따른 반도체 기억 장치(210)에 의하면, 종래의 DRAM의 메모리 셀의 구성을 기초로 하여, 전하 보전 회로(256)를 P 채널 TFT 및 N 채널 TFT을 이용하여 구성했기 때문에, 종래의 DRAM에 비하여 리프레쉬 동작이 불필요하며, 또한, 종래의 SRAM에 비하여 셀 면적이 대폭 축소된 메모리 셀을 실현할수 있다.
(실시예 4)
실시예 4에 따른 반도체 기억 장치(310)는, 실시예 1에 따른 반도체 기억 장치(10)의 메모리 셀(50)에서, 전하 보전 회로(56)에서의 N 채널 MOS 트랜지스터(604)를 구비하지 않는 구성으로 이루어지는 메모리 셀을 구비한다.
실시예 4에 따른 반도체 기억 장치(310)의 전체 구성은, 도 1에 나타내어진 실시예 1에 따른 반도체 기억 장치(10)와 동일하기 때문에, 설명은 생략한다.
도 10은 반도체 기억 장치(310)에서의 메모리 셀 어레이(36)상에 행렬 형상으로 배열되는 메모리 셀의 구성을 나타내는 회로도이다.
도 10을 참조하면, 반도체 기억 장치(310)에서의 메모리 셀 어레이(36)상의 메모리 셀(350)은, 실시예 1에 따른 반도체 기억 장치(10)의 메모리 셀(50)에서, 전하 보전 회로(56) 대신에 전하 보전 회로(356)를 구비한다. 전하 보전 회로(356)는, 실시예 1에서의 전하 보전 회로(56)에서, N 채널 MOS 트랜지스터(604)를 구비하지 않는 구성으로 되어 있다. 전하 보전 회로(356)에서의 그 밖의 구성은, 전하 보전 회로(56)와 동일하기 때문에, 설명은 반복하지 않는다.
또한, 메모리 셀(350)에서의 전하 보전 회로(356) 이외의 부분인 N 채널 MOS 트랜지스터(52) 및 캐패시터(54)의 구성 및 기능, 및 노드(62, 64)의 접속 구성에 대해서도, 실시예 1과 동일하기 때문에, 설명은 반복하지 않는다.
메모리 셀(350)에서는, 이 P 채널 TFT(582) 및 N 채널 MOS 트랜지스터(584)로 구성되는 인버터(58)와, P 채널 TFT(602)에 의한 래치 기능에 의해서, 캐패시터(54)의 리크 전류가 보전되어, 리프레쉬 동작을 실행하는 일없이 기억 데이터가 유지된다.
이하, 이 메모리 셀(350)의 동작에 대하여 설명한다.
(1) 데이터 "1"의 기록
데이터 기록시의 비트선(68), 워드선(66), N 채널 MOS 트랜지스터(52) 및 캐패시터(54)의 동작 및 상태에 대해서는 실시예 1과 동일하다.
비트선(68)으로부터 N 채널 MOS 트랜지스터(52)를 거쳐서 노드(62)에 전압 Vcc가 인가됨으로써, P 채널 TFT(582)은 OFF되고, N 채널 MOS 트랜지스터(584)는 ON된다. 따라서, 노드(64)는 N 채널 MOS 트랜지스터(584)에 의해서 강력하게 풀-다운되어, 즉시 L 레벨로 된다. 이후, 데이터의 기록은 종료한 것으로 하여 워드선(66)은 비활성화되고, N 채널 MOS 트랜지스터(52)는 OFF된다.
노드(64)가 L 레벨로 됨으로써, P 채널 TFT(602)은 ON된다. 이때, P 채널 TFT(602)은, TFT의 특성상, 그 구동 능력이 모자라서, 완전히 ON 상태로 되는데 시간이 걸리지만, 그 과도기 동안에는 캐패시터(54)가 전하를 유지한다. 그리고, P 채널 TFT(602)이 완전히 ON 상태로 되었을 때에, 노드(62)가 완전히 래치된다.
이상과 같이, 캐패시터(54)가 어떠한 요인에 의해서 리크되더라도, P 채널 TFT(602)에 의해서 전하가 보전되어, 데이터 "1"는 그 후에 리프레쉬 동작하는 일없이 유지된다.
(2) 데이터 "0"의 기록
데이터 기록시의 비트선(68), 워드선(66), N 채널 MOS 트랜지스터(52) 및 캐패시터(54)의 동작 및 상태에 대해서는 실시예 1과 동일하다.
캐패시터(54)의 전하가 방전됨으로써 노드(62)는 L 레벨로 되고, P 채널 TFT(582)은 ON되며, N 채널 MOS 트랜지스터(584)는 OFF된다. 따라서, 노드(64)는 P 채널 TFT(582)에 의해서 H 레벨로 풀-업된다. 이후, 데이터의 기록은 종료한 것으로 하여 워드선(66)은 비활성화되고, N 채널 MOS 트랜지스터(52)는 OFF된다.
노드(64)가 H 레벨로 됨으로써, P 채널 TFT(602)은 OFF된다. 따라서, 노드(62)는 L 레벨을 유지한다.
여기서, 전하 보전 회로(356)에서는, 노드(62)를 L 레벨로 강력하게 래치하는 N 채널 MOS 트랜지스터가 구비되어 있지 않기 때문에, P 채널 TFT(602)의 OFF 전류에 의한 캐패시터(54)로의 전류 리크가 고려되지만, P 채널 TFT(602)의 OFF 저항은 T(테라)Ω 오더이며, P 채널 TFT(602)의 OFF 전류는 캐패시터(54)의 축전 상태에 영향을 부여하는 리크 전류에 비하여 충분히 작기 때문에, N 채널 MOS 트랜지스터(604)를 구비하지 않더라도 노드(62)는 L 레벨로 래치된다.
또, 기억 데이터의 판독 동작에 대해서는, 기본적인 동작에 대해서는 실시예 1과 동일하기 때문에, 그 설명은 생략하지만, 실시예 4에서의 전하 보전 회로(356)는 실시예 1에서의 전하 보전 회로(56)에서의 N 채널 MOS 트랜지스터(604)를 구비하고 있지 않기 때문에, 전하 보전 회로(356)는, 실시예 1에서 설명한 N 채널 MOS 트랜지스터(604)에 의한 전하의 뽑기 효과를 갖지 않고, 실시예 4에서는, 실시예 1과 같이 워드선(66)의 전압을 낮추는 것은 가능하지 않다. 따라서, 이 반도체 기억 장치(310)에서는, 일반적인 DRAM과 마찬가지로, 워드선(66)에는 전원 전압을 부스트한 전압이 인가된다.
이상과 같이 하여, 메모리 셀(350)에 대한 기억 데이터의 판독/기록이 행하여진다.
이 메모리 셀(350)에서는, 벌크 트랜지스터 수는 2개이고, 6개의 벌크 트랜지스터로 구성되는 표준 SRAM에 비하여 대폭 셀 면적을 축소할 수 있다.
또, 도시하지 않지만, 전하 보전 회로(356)에서의 N 채널 MOS 트랜지스터(584) 대신에 N 채널 TFT을 이용하는 것도 가능하다. 이 경우는, 벌크 트랜지스터를 또 하나 줄일 수 있어, 더욱 셀 면적의 축소가 실현된다.
이상과 같이, 실시예 4에 따른 반도체 기억 장치(310)에 의하면, 종래의 DRAM의 메모리 셀의 구성을 기초로 하여, 전하 보전 회로(356)를 P 채널 TFT을 이용하여 구성했기 때문에, 종래의 DRAM에 비하여 리프레쉬 동작이 불필요하며, 또한, 종래의 SRAM에 비하여 셀 면적이 대폭 축소된 메모리 셀을 실현할 수 있다.
또, 상술한 실시예 1∼4에서, 용량 소자는 액세스 트랜지스터인 N 채널 MOS 트랜지스터(52)에 접속되지만, 예를 들면 도 2에 나타낸 N 채널 MOS 트랜지스터(604)의 전류 구동 능력이 큰 경우(N 채널 MOS 트랜지스터(604, 52)의 셀 비율이 2보다 큰 경우)는, 용량 소자를 노드(64)에 마련하더라도 된다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 실시예의 설명이 아니고 특허청구범위에 의해서 나타내어지며, 특허청구범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것을 의도한다.
이상 설명한 바와 같이, 본 발명에 의하면, DRAM에 가까운 고집적화·대용량화를 실현하고, 또한, 리프레쉬 동작을 필요로 하지 않는 메모리 셀을 구비하는 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 메모리 셀의 행 및 열마다 각각 배열되는 복수의 워드선 및 복수의 비트선
    을 구비하되,
    상기 복수의 메모리 셀 각각은,
    2진 정보로 표현되는 기억 정보의 1 비트분의 데이터에 대하여, 그 논리 레벨에 따른 전하를 유지하는 용량 소자와,
    상기 워드선에 인가되는 전압에 의해서 구동되어, 상기 비트선과 상기 용량 소자 사이에서 상기 전하의 교환을 실행하는 액세스 트랜지스터와,
    상기 용량 소자로부터 누설되는 전하를 상기 데이터의 논리 레벨에 따라 보전하는 전하 보전 회로를 포함하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 전하 보전 회로는,
    상기 용량 소자와 상기 액세스 트랜지스터 사이의 기억 노드에 입력 노드가 접속되는 제 1 인버터와,
    상기 제 1 인버터의 출력 노드에 입력 노드가 접속되고, 상기 기억 노드에 출력 노드가 접속되는 제 2 인버터를 포함하는
    반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 기억 노드는 상기 제 1 인버터의 출력 노드의 용량보다도 큰 용량을 갖는 반도체 기억 장치.
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