JP2008117525A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】ディープスタンバイモードからスタンバイモードに切り替わるとタイマー12及び14が起動され、それぞれセルフリフレッシュに必要な一定周期のタイマー出力TN及びセルフリフレッシュ周期よりも短い周期のタイミング信号TRを出力する。カウンタ15は、ディープスタンバイモードからスタンバイモードに切り替わった直後からタイマー14の出力TRをカウントし、設定値と一致したとき切り替え信号Cを出力する。マルチプレクサ17はカウンタ15の出力で切換制御され、カウンタ15のカウント値が設定値と一致するまではTRを選択し、以降のスタンバイモードではTNを選択して出力する。
【選択図】図1
Description
2 メモリセルアレイ
3 リングオシレータ
4 昇圧回路
5 ワードデコーダ
6 ローデコーダ
7 リフレッシュタイミング発生回路
8 ローイネーブル発生回路
11 オア回路
12,14 タイマー
13,18 論理回路
15 カウンタ
16 ワンショットパルス発生回路
17 マルチプレクサ
20 タイミング周期発生回路
21 内部回路
22 差動増幅器
23,27,28,31〜33 PMOSトランジスタ
24〜26 NMOSトランジスタ
30 バックバイアス発生回路
34,35 出力駆動回路
36 制御論理ブロック
Claims (11)
- メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードと、前記メモリセルのリフレッシュに必要な回路に対する電源供給も停止して前記メモリセルに記憶されたデータの保持を保証しないディープスタンバイモードとが設定された複数のメモリセルを有する半導体記憶装置において、
前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、
前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第1のタイマーと、前記ディープスタンバイモードから前記スタンバイモードへの切り替え時に動作して、前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定することにより前記所定の内部電圧に短時間で復帰させるための第2のタイマーを有していることを特徴とする半導体記憶装置。 - 前記タイミング周期発生回路は、前記ディープスタンバイモードと前記スタンバイモードとを切り替えるモード信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記モード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第1のタイマーと、前記モード信号とワンショットパルス発生回路の出力が入力され、前記モード信号が前記ディープスタンバイモードから前記スタンバイモードに切り替わるときに一方のレベルの信号を出力し、前記ワンショットパルス発生回路の出力が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第2のタイマーと、前記論理回路の出力が前記一方のレベルに立ち上がる信号でリセットされ、前記第2のタイマーから出力されるタイマー信号をカウントし、カウント値があらかじめ設定された値となったときタイマー出力切り替え信号を出力するカウンタと、該カウンタからの前記タイマー出力切り替え信号を受けて前記第1及び第2のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサと、前記カウンタからの前記タイマー出力切り替え信号を受けてワンショットパルスを前記論理回路へ出力する前記ワンショットパルス発生回路とによって構成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記タイミング周期発生回路は、前記ディープスタンバイモードと前記スタンバイモードとを切り替えるモード信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記スタンバイモード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第1のタイマーと、前記モード信号と前記チップセレクト信号が入力され、前記モード信号が前記ディープスタンバイモードから前記スタンバイモードに切り替わるときに一方のレベルの信号を出力し、前記チップセレクト信号が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第2のタイマーと、前記論理回路の出力レベルに応じて前記第1及び第2のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサとによって構成されていることを特徴とする請求項1に記載の半導体記憶装置。
- メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードが設定された複数のメモリセルを有する半導体記憶装置において、
前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、
前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第1のタイマーと、前記電源がオフ状態からオン状態に切り替えられた時に動作して、前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定することにより前記所定の内部電圧に短時間で復帰させるための第2のタイマーを有していることを特徴とする半導体記憶装置。 - 前記タイミング周期発生回路は、前記電源オン信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記スタンバイモード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第1のタイマーと、前記電源オン信号とワンショットパルス発生回路の出力が入力される論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第2のタイマーと、前記論理回路の出力が前記一方のレベルに立ち上がる信号でリセットされ、前記第2のタイマーから出力されるタイマー信号をカウントし、カウント値があらかじめ設定された値となったときタイマー出力切り替え信号を出力するカウンタと、該カウンタからの前記タイマー出力切り替え信号を受けて前記第1及び第2のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサと、前記カウンタからの前記タイマー出力切り替え信号を受けてワンショットパルスを前記論理回路へ出力する前記ワンショットパルス発生回路とによって構成されていることを特徴とする請求項4に記載の半導体記憶装置。
- 前記タイミング周期発生回路は、前記電源オン信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記電源オン信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第1のタイマーと、前記電源オン信号が入力されたときに一方のレベルの信号を出力し、前記チップセレクト信号が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第2のタイマーと、前記論理回路の出力レベルに応じて前記第1及び第2のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサとによって構成されていることを特徴とする請求項4に記載の半導体記憶装置。
- 前記内部電圧発生手段は、前記メモリセルのワード線へ印加するブースト電圧を発生するブースト電圧発生回路であることを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置。
- 前記内部電圧発生手段は、外部電源電圧を降圧して内部回路に供給する内部降圧回路であることを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置。
- 前記内部電圧発生手段は、半導体基板に対してグランドレベルより低いバックバイアス電圧を供給する基板バックバイアス発生回路であることを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置。
- 前記半導体記憶装置は擬似SRAM装置であることを特徴とする請求項請求項1〜9のいずれか1項に記載の半導体記憶装置。
- 請求項1〜10のいずれか1項に記載の半導体記憶装置を備えていることを特徴とする携帯型電子機器。
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JPH10201222A (ja) * | 1996-12-27 | 1998-07-31 | Fujitsu Ltd | 昇圧回路及びこれを用いた半導体装置 |
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JP2002124084A (ja) * | 2000-07-25 | 2002-04-26 | Nec Corp | 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法 |
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2007
- 2007-12-26 JP JP2007335330A patent/JP4840938B2/ja not_active Expired - Fee Related
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