KR20010070113A

KR20010070113A - 반도체 메모리 소자 및 그 제어 방법

Info

Publication number: KR20010070113A
Application number: KR1020000057304A
Authority: KR
Inventors: 후지오카신야; 가와쿠보도모히로; 니시무라고이치; 사토고토쿠
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-11-09
Filing date: 2000-09-29
Publication date: 2001-07-25
Also published as: EP2083424A1; EP1361580A2; EP2267723A1; DE60042500D1; EP2237281B1; EP1100089A1; TW456033B; KR100592352B1; EP1100089B1; EP2246859A1; EP1361580A3; EP2267723B1; EP2083423A1; EP2237281B8; DE60042258D1; EP2237281A1; EP2246859B1; EP1361580B1

Abstract

활성화 시에 내부 전압 발생 회로는 내부 회로에 공급된 내부 전압을 발생한다. 내부 전압 발생 회로가 동작하면 소정량의 전력을 소비한다. 외부로부터의 제어 신호에 응답하여, 엔트리 회로는 내부 전압 발생 회로를 비활성화한다. 내부 전압 발생 회로가 비활성화될 때에, 내부 전압은 발생하지 않고, 이에 따라 소비전력을 저감한다. 그러므로, 외부로부터의 제어 신호에 의해 칩은 용이하게 저 소비 전력 모드로 이행할 수 있다. 내부 전압 발생 회로는 메모리 셀에 접속된 워드 라인의 부수트 전압을 발생하기 위한 부스터, 기판 전압을 발생하기 위한 기판 전압 발생 회로 또는 메모리 셀에 접속된 비트 라인의 프리차지 전압을 발생하기 위한 프리차지 전압 발생 회로에 의해 예시된다. 저 소비 전력 모드 중에 외부 전압 공급 회로는 소정의 내부 회로에 내부 전압으로서 외부로부터 공급된 전원 전압을 공급한다. 그러므로, 심지어 내부 전압 발생 회로가 비활성화되는 경우에, 전원 전압은 각 내부 회로의 전원 단자에 공급되어 누설 경로를 방지한다.

Description

반도체 메모리 소자 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME}

본 발명은, 저 소비 전력 모드를 갖는 반도체 메모리 소자에 관한 것이다.

최근, 휴대 전화는 단순히 음성에 의해 통신을 하는 기능뿐만아니라, 문자데이터 혹은 화상 데이타를 전송하는 기능을 가지고 있다. 또한, 휴대 전화는 금후 인터넷 서비스가 다양화하는 것으로 일종의 정보 단말기(예컨대, 휴대용 퍼스널 컴퓨터)가 될거라고 예상되고 있다. 따라서, 휴대 전화로 다루는 데이터의 정보량은 대폭 증가하는 추세이다. 종래, 휴대 전화는, 대략 4 Mbit 정도의 기억 용량을 갖는 SRAMs을 작업 메모리에 사용하고 있다. 작업 메모리는 휴대 전화의 동작 중에 필요한 데이터를 유지하기 위한 메모리이다. 금후, 작업 메모리의 기억 용량이 부족하게 될 것은 분명하다.

한편, 휴대 전화의 통신 속도는 증가하는 추세이다. 휴대 전화의 크기가 작아짐으로써 내장하는 배터리도 작아지는 추세이다. 그러므로, 휴대 전화에 사용되는 작업 메모리는 고속, 저 소비 전력 및 대용량을 필요로 한다. 가격 경쟁이 심한 휴대 전화로서는 부품 비용을 가능한 한 저감해야 한다. 그러므로, 작업 메모리는 낮은 가격이어야 한다.

종래부터 작업 메모리에 사용되고 있는 SRAMs은 DRAMs에 비교해서 비트 단가가 높다. 또한, SRAMs의 생산 수량이 DRAMs보다 적기 때문에 그 가격이 내려가기 어렵다. 또한, 대용량 캐패시터를 가지는 SRAMs(예컨대, 64 Mbit)은 개발되어 있지 않다.

이러한 상황에서, 휴대 전화의 작업 메모리는 SRAMs에서 플래시 메모리 및DRAMs으로 대체 사용이 검토되고 있다.

플래시 메모리는 스탠바이 상태 중에 수 ㎼보다 낮은 소비 전력을 가지지만 기록 데이타을 위해 수 ㎲에서 수십 ㎲를 필요로 한다. 그러므로, 플래시 메모리가 휴대 전화의 작업 메모리로서 이용되는 경우에, 고속으로 대용량 데이타를 전송/수신하기 어렵다. 플래시 메모리는 섹터 단위로 기록 동작을 수행하며 그 결과 동화상 데이타와 같은 화상 데이타를 비트별(bit-by-bit)로 재기록하는 것은 적당하지 않다.

이와는 반대로, DRAMs은 수 ns 내에 판독 동작 및 기록 동작을 모두 실행할 수 있고 동화상 데이타를 용이하게 처리할 수 있다. 스탠바이 상태 중에 소비 전력은 플래시 메모리의 소비 전력보다 높다. 현재의 DRAMs에서, 스탠바이 상태의 소비 전력은 기록된 데이타를 유지하기 위한 셀프-리프래시 모드 중에 약 1mW이고 기록된 데이타를 유지할 필요가 없는 스탠바이 모드 중에 약 300mW이다.

스탠바이 모드 중 소비 전력이 플래시 메모리의 소비 전력보다 감소될 수 있는 경우에, DRAMs은 휴대 전화의 작업 메모리로서 사용될 수 있지만, 그러한 회로기술은 제안되고 있지 않다.

DRAM의 소비 전력은, DRAM에 전원 공급을 정지함으로써 제로로 저감할 수 있다. 그러나, DRAM의 어드레스 단자, 데이터 단자등은 회로 기판 상의 배선패턴을 통해 다른 전자 부품의 단자에도 접속되기 때문에, DRAM에 전원 공급을 정지하기 위해서는 휴대 전화의 대폭적인 시스템 변경(회로 기판의 패턴 변경, 재 레이아웃등)이 필요하게 된다.

게다가, 전원이 스탠바이 모드 중 내부 회로의 동작을 정지하도록 종결한 후에 내부 회로의 오동작없이 스탠바이 모드로부터 이그직트(exit)를 달성하는 기술이 제안되어 있지 않다.

본 발명의 목적은 반도체 메모리 소자를 저 소비 전력 모드로 이행하고 반도체 메모리 소자를 신뢰성 있는 저 소비 전력 모드로부터 이그직트(exit)하는 것이다.

본 발명의 다른 목적은 스탠바이 모드 중에 소비 전류를 종래에 비교하여 대폭 저감할 수 있는 반도체 메모리 소자 및 그 제어 방법을 제공하는 것에 있다.

또, 본 발명의 다른 목적은 스탠바이 주기 중에 소비 전류를 종래에 비교하여 대폭 저감할 수 있는 반도체 메모리 소자 및 그 제어 방법을 제공하는 것에 있다.

본 발명의 별도의 목적은 외부로부터의 제어 신호에 의해 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 하는 것에 있다.

본 발명의 별도의 목적은 저 소비 전력 모드 중에 내부 회로의 관통 전류(또는 누설 경로)를 방지하는 것에 있다.

본 발명의 또 다른 목적은 이미 있는 제어 신호를 사용하여 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 하는 것에 있다.

본 발명의 별도의 목적은 코맨드 입력에 의해 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 하는 것에 있다.

본 발명의 별도의 목적은 전용의 제어 신호에 의해 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 하는 것에 있다.

본 발명의 반도체 메모리 소자의 한 특징에 따르면, 내부 전압 발생 회로는, 활성화 시에 소정의 내부 회로에 공급되는 내부 전압을 발생한다. 내부 전압 발생 회로의 동작 시에는 소정의 전력이 소비된다. 엔트리 회로는 외부로부터의 제어 신호에 응답하여 내부 전압 발생 회로를 비활성화한다. 내부 전압 발생 회로의 비활성화에 의해 내부 전압은 발생되지 않고 소비 전력이 저감된다. 그러므로, 외부로부터의 제어 신호에 응답하여 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부로부터의 제어 신호에 응답하여 부스터의 동작을 정지하여, 워드 라인에 공급되는 부스트 전압의 발생을 정지시킨다. 저 소비 전력 모드시에 정상적으로 전력을 소비하는 부스터가 정지하기 때문에 소비 전력이 대폭 저감된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부로부터의 제어 신호에 응답하여 기판 전압 발생 회로의 동작을 정지하여, 기판에 공급되는 기판 전압의 발생을 정지시킨다. 저 소비 전력 모드 시에 정상적으로 전력을 소비하는 기판 전압 발생 회로가 정지하기 때문에, 소비 전력이 대폭 저감된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부로부터의 제어 신호에 응답하여 내부 공급 전압 발생 회로의 동작을 정지하여, 메모리 코어에 공급되는 내부 공급 전압의 발생을 정지시킨다. 저 소비 전력 모드 시에정상적으로 전력을 소비하는 내부 공급 전압 발생 회로가 정지하기 때문에, 소비 전력이 대폭 저감된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부로부터의 제어 신호에 응답하여 프리차지 전압 발생 회로의 동작을 정지하여, 비트 라인에 공급되는 프리차지 전압의 발생을 정지시킨다. 저 소비 전력 모드 시에 정상적으로 전력을 소비하는 프리차지 전압 발생 회로가 정지하기 때문에, 소비 전력이 대폭 저감된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 외부 전압 공급 회로는 저 소비 전력 모드 중에 전원 전압을 내부 전압으로서 내부 회로에 공급한다. 그러므로, 내부 전압 발생 회로의 비활성화 시에, 각 내부 회로의 전원 단자에는 소정의 전원 전압이 공급된다. 이 결과, 내부 회로의 각 요소는 소정의 상태로 고정되어 누설 경로의 발생이 방지된다. 즉, 관통 전류가 흐르는 것이 방지된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 소정의 내부 회로는 리셋 신호가 외부에서 공급된 때에 비활성화된다. 엔트리 회로는 이 리셋 신호에 응답하여 반도체 메모리 소자를 저 소비 전력 모드로 이행한다. 리셋 시에는 반도체 메모리 소자를 동작시킬 필요는 없다. 그러므로, 이미 존재하는 신호를 이용하여 저 소비 전력 모드로 이행할 수 있다. 외부 단자의 종류 및 수는 종래와 동일하고, 저 소비 전력 모드를 추가 하는 것으로 사용성이 저하하지 않는다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부에서 복수의 제어 신호를 수신한다. 엔트리 회로는 제어 신호의 상태가 저 소비 전력코맨드로서 인식할 때에, 반도체 메모리 소자를 저 소비 전력 모드로 이행한다. 그러므로, 코맨드 입력에 의해 반도체 메모리 소자를 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 외부에서 리셋 신호 및 칩 이네이블 신호를 수신한다. 엔트리 회로는 제어 신호의 상태가 저 소비 전력 코맨드로서 인식할 때에, 반도체 메모리 소자를 저 소비 전력 모드로 이행한다. 그러므로, 코맨드 입력에 의해 반도체 메모리 소자를 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 리셋 신호가 소정의 주기 중에 비활성화되고 그 상태에서 칩 이네이블 신호는 소정의 주기 중에 활성화되고, 반도체 메모리 소자를 저 소비 전력 모드로 이행한다. 심지어 글리치가 전원 노이즈 등에 기인하여 리셋 신호 또는 칩 이네이블 신호에서 발생하는 경우에, 오류로 반도체 메모리 소자를 저 소비 전력 모드로 이행하는 것을 방지할 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 엔트리 회로는 저 소비 전력 모드 중에 외부에서 복수의 제어 신호를 수신한다. 엔트리 회로는 제어 신호의 레벨이 저 소비 전력 모드의 이그직트(exit)를 표시하는 경우에 반도체 메모리 소자를 저 소비 전력 모드로부터 이그직트(exit)한다. 그러므로, 코맨드 입력에 의해 반도체 메모리 소자를 저 소비 전력 모드로 이그직트(exit)될 수 있다.

엔트리 회로는 저 소비 전력 모드 신호의 소정의 레벨 또는 천이 에지를 수신하는 경우에, 반도체 메모리 소자를 저 소비 전력 모드로 이행한다. 그러므로,전용 신호를 사용함으로써 반도체 메모리 소자는 신뢰성있게 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자 및 그 제어 방법에 따르면, 저 소비 전력 모드 중에 수신된 제어 신호의 상태가 저 소비 전력의 이그직트(exit)를 표시하는 경우에 저 소비 전력 모드는 이그직트(exit)된다. 이 경우 외부로부터의 제어 신호에 의하여 반도체 메모리 소자를 저 소비 전력 모드로부터 용이하게 이그직트(exit) 되도록 허용한다. 저 소비 전력으로부터의 이그직트(exit)는 예컨대, 엔트리 회로를 제어함으로써 실행된다.

본 발명의 반도체 메모리 소자 및 그 제어 방법에 따르면, 저 소비 전력 모드가 이그직트(exit)한 후에 내부 회로를 초기화하기 위한 리셋 신호는 내부 전압이 소정의 전압 이하인 주기 중에 활성화된다. 예를 들어, 리셋 신호는 내부 전압이 전원 전압을 단계적으로 낮춤으로써 발생된 기준 전압 이하인 주기 중에 활성화된다. 그러므로, 저 소비 전력 모드가 정상 동작 모드로 이동하는 경우에, 내부 회로는 확실하게 리셋할 수 있고, 내부 회로의 오동작을 방지한다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 저 소비 전력 모드가 이그직트(exit)한 후에 내부 회로를 초기화하기 위한 리셋 신호는 내부적으로 발생된 부스트 전압이 소정의 전압 이하인 주기 중에 활성화된다. 예를 들어, 리셋 신호는 부스트 전압이 전원 전압 이하인 주기 중에 주기 중에 활성화된다. 또한, 리셋 신호는 부스트 전압이 전원 전압을 단계적으로 낮춤으로써 발생된 기준 전압 이하인 주기 중에 활성화된다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 저 소비 전력 모드가 이그직트(exit)한 후에 내부 회로를 초기화하기 위한 리셋 신호는 적어도 하나의 내부 전압 및 내부적으로 발생된 부스트 전압은 각각 소정의 전압이하이다. 그러므로, 저 소비 전력 모드는 정상 동작 모드로 이동하고, 내부 회로는 확실하게 리셋할 수 있고, 내부 회로의 오동작을 방지한다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 저 소비 전력 모드로부터의 이그직트(exit)의 시간에서, 타이머는 소정 길이의 시간을 측정함과 동시에 내부 회로를 초기화 하기 위한 리셋 신호가 활성화된다. 이 경우 내부 회로의 신뢰성 있는 리셋을 허용하고, 저 소비 전력 모드가 정상 동작 모드로 이동하는 경우에 내부 회로의 오동작 방지를 이끌어 낼 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 타이머는 CR 시간 상수 회로를 포함한다. 타이머는 CR 시간 상수 회로로 전파되는 신호의 전파 지연 시간을 기초로 시간의 길이를 측정하고 리셋 신호의 활성 주기는 단순 회로에 의해 설정할 수 있다.

본 발명의 반도체 메모리 소자의 다른 특징에 따르면, 저 소비 전력 모드로부터의 이그직트(exit)의 시간에서, 내부 회로를 초기화 하기 위한 리셋 신호가 활성화됨과 동시에 정상 동작에서 동작하는 카운터는 소정의 수자를 카운트한다. 이 경우 내부 회로의 신뢰성 있는 리셋을 허용하고, 저 소비 전력 모드가 정상 동작 모드로 이동하는 경우에 내부 회로의 오동작을 방지하는 것을 이끌어 낼 수 있다. 예컨대, 메모리 셀 등의 리프래시 어드레스를 표시 하기 위한 리프래시 카운터는카운터로서 사용된다.

본 발명의 반도체 메모리 소자를 제어하는 방법에 따르면, 내부 전압 발생 회로는, 활성화시에 소정의 내부회로에 공급되는 내부 전압을 발생한다. 내부 전압 발생 회로의 동작시에는, 소정의 전력이 소비된다. 내부 전압 발생 회로는 외부로부터의 제어 신호를 받고 비활성화된다. 내부 전압 발생 회로의 비활성화에 의해, 내부 전압은 발생되어 없어져 소비 전력이 저감된다. 그러므로, 외부로부터의 제어 신호에 응답하여 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 제어 방법에 따르면, 외부에서 복수의 제어 신호가 수신된다. 반도체 메모리 소자는 저 소비 전력 코맨드로서 제어 신호의 상태를 인식하는 경우에 저 소비 전력 모드로 이행한다. 그러므로, 반도체 메모리 소자는 코맨드 입력에 의하여 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 제어 방법에 따르면, 전원 공급이 스위치 온 되는 경우에, 칩 이네이블 신호는 전원 전압이 소정의 전압에 도달할 때까지 비활성화를 유지한다. 이 경우 전원이 스위치 온되는 경우에 저 소비 전력 모드로 오류 엔트리를 방지할 수 있다.

도 1은 본 발명의 반도체 메모리 소자의 상태 천이도.

도 2는 제1의 실시 형태의 기본원리를 도시하는 블럭도.

도 3은 제1의 실시 형태를 도시하는 블럭도.

도 4는 도 3의 부스터 및 프리차지 전압 발생 회로의 상세를 도시하는 회로도.

도 5는 도 3의 내부 전원 전압 발생 회로 및 기판 전압 발생 회로의 상세를 도시하는 회로도.

도 6은 도 3의 메모리 코어의 주요부의 상세를 도시하는 회로도.

도 7은 제1의 실시 형태에 있어서 전원 스위치 온 시간 및 저 소비 전력 모드에의 엔트리 및 이그직트(exit) 시간의 동작을 도시하는 타이밍 도.

도 8은 제1의 실시 형태의 반도체 메모리 소자를 휴대 전화에 사용한 예를 도시하는 블럭도.

도 9는 도 8에 도시한 휴대 전화의 사용 상태를 도시하는 설명도.

도 10은 도 8에 도시한 휴대 전화의 제어 상태를 도시하는 플로우차트.

도 11은 제2의 실시 형태를 도시하는 블럭도.

도 12는 도 11의 저 전력 엔트리 회로의 상세를 도시하는 회로도.

도 13은 도 12의 저 전력 엔트리 회로의 동작을 도시하는 타이밍 도.

도 14는 제3의 실시 형태를 도시하는 블럭도.

도 15는 제4의 실시 형태에 있어서 VII 기동 회로를 도시하는 회로도.

도 16은 제4의 실시 형태에 있어서 VII 기동 회로를 도시하는 회로도.

도 17은 제4의 실시 형태에 있어서 저 소비 전력 모드로부터의 엔트리 시간, 및 이그직트(exit) 시간의 동작을 도시하는 타이밍 도.

도 18은 제5의 실시 형태에 있어서 레벨 검출 회로를 도시하는 회로도.

도 19는 제5의 실시 형태에 있어서 저 소비 전력 모드로부터의 엔트리 시간 및 이그직트(exit) 시간의 동작을 도시하는 타이밍 도.

도 20은 제6의 실시 형태에 있어서 기동 신호 발생 회로를 도시하는 회로도.

도 21는 제6의 실시 형태에 있어서 저 소비 전력 모드로부터의 엔트리 시간 및 이그직트(exit) 시간의 동작을 도시하는 타이밍 도.

<도면의 주요 부분에 대한 부호의 설명>

10, 70 : VII 기동 회로

12 : VDD 기동 회로

14, 50, 62 : 저 전력 엔트리 회로

16, 52 : 코맨드 디코더

18 : 내부 전압 발생 회로

20 : 주 회로 유닛

22 : 저역 통과 필터

24 : 기준 전압 발생 회로

26 : VDD 공급 회로

28 : 부스터

30 : 프리차지 전압 발생 회로

32 : 내부 전원 전압 발생 회로

34 : 기판 전압 발생 회로

36 : VSS 공급 회로

38 : 메모리 코어

40 : 주변 회로

72 : 해제 검출 회로

74, 80 : 레벨 검출 회로

76 : 파워-온 검출 회로

78 : OR 회로

80a, 80c : 차동 증폭 회로

80b, 80d : 인버터 행

80e : NAND 게이트

82 : 기동 신호 생성 회로

이하, 본 발명의 실시 형태를 도면을 기준하여 설명한다.

도 1는 본 발명의 반도체 메모리 소자의 상태 천이도를 나타내고 있다.

우선, 반도체 메모리 소자는 전원이 스위치 온에 의해 아이들 모드(idlemode)가 된다. 아이들 모드 중에 판독 코맨드 또는 기록 코맨드를 수신하는 경우에, 모드는 동작모드로 이동하여 판독 동작 또는 기록 동작이 실행된다. 판독 동작 또는 기록 동작의 실행 후에는 자동적으로 아이들 모드에 되돌아간다. 또한, 아이들 모드 중에 셀프 리플래시 코맨드를 수신하는 경우에, 반도체 메모리 소자는 셀프 리플래시 모드가 셀프 리플래시를 실행하도록 이행한다. 여기서 셀프 리플래시 모드는 리플래시 어드레스가 자동으로 발생되어, 메모리 셀의 리플레시 동작을 순차적으로 실행한다.

또한, 반도체 메모리 소자는 아이들 모드 중에 소정의 신호의 상태를 검출하여 저 소비 전력 모드로 이행한다. 후술하는 제1의 실시 형태에서, 칩 이네이블신호(CE2)에 응답하여 저 소비 전력 모드로 이행한다. 즉, 칩 이네이블 신호(CE2)에 의하여 소정의 내부 회로는 비활성화되고 반도체 메모리 소자는 저 소비 전력 모드로 이행한다. 제2의 실시 형태에서, 칩 이네이블 신호(/CE1 및 CE2)에 응답하여 저 소비 전력 모드로 이행한다. 제3의 실시 형태에서, 전용의 저 소비 전력 모드 신호(/LP)에 응답하여, 저 소비 전력 모드로 이행한다.

반도체 메모리 소자는, 저 소비 전력 모드 중에 소정의 신호 상태를 검출하여 저소비 전력 모드를 이그직트(exit)한다.

도 2는 본 발명의 반도체 메모리 소자의 기본원리를 나타내고 있다.

반도체 메모리 소자는 엔트리 회로(1), 내부 전압 발생 회로(2), 외부 전압 발생 회로(3) 및 내부 회로(4)를 포함하고 있다.

내부 전압 발생 회로(2)는, 전원이 스위치 온 된 후에 각 모드에 있어서 내부 전압을 발생하여 내부 전압을 내부 회로(4)에 공급한다. 엔트리 회로(1)는 제어 신호를 수신하고, 제어 신호의 소정의 상태를 검출한 때에 내부 전압 발생 회로(2)를 비활성화한다. 내부 전압 발생 회로(2)의 비활성화되는 경우에, 내부 전압의 발생은 정지된다. 동시에, 엔트리 회로(1)는, 외부 전압 공급 회로(3)를 활성화한다. 외부 전압 공급 회로(3)는 전원 전압을 내부 전압으로서 내부 회로에 공급한다. 그리고, 반도체 메모리 소자는 저 소비 전력 모드로 이행한다.

도 3는 본 발명의 반도체 메모리 소자 및 그 제어방법의 제1의 실시형태를 나타내고 있다. 이 실시 형태의 반도체 메모리 소자는 CMOS 프로세스 기술을 사용하여 p 형태 실리콘 기판 상에 DRAM으로서 형성된다.

DRAM은 VII 기동 회로(10), VDD 기동 회로(12), 저 전력 엔트리 회로(14), 코맨드 디코더(16), 내부 전압 발생 회로(18) 및 주 회로 유닛(20)을 갖추고 있다. 내부 전압 발생 회로(18)는 저 통과 필터(low-pass filter,22), 기준 전압 발생 회로(24), VDD 공급 회로(26), 부스터(28), 프리차지 전압 발생 회로(30), 내부 공급 전압 발생 회로(32), 기판 전압 발생 회로(34) 및 VSS 공급 회로(36)를 갖고 있다. 주 회로 유닛(20)은 메모리 코어(38) 및 주변 회로(40)를 갖고 있다. 여기서, 저 전력 엔트리 회로(14)는 도 2에 도시한 엔트리 회로(1)에 대응하고, VDD 공급 회로(26) 및 VSS 공급 회로(36)는 도 2에 도시한 외부 전압 공급 회로(3)에 대응하고 있다.

DRAM은 외부에서 전원 전압(VDD)(예컨대 2.5 V), 접지 전압(VSS), 제어 신호 인 칩 이네이블 신호(/CE1 및 CE2) 및 복수의 어드레스 신호(AD), 복수의 데이터입력/출력 신호(DQ), 다른 제어 신호(CN)가 공급되어 있다. 이 DRAM은 어드레스 멀티플렉스 방식을 채용하지 않는다. 그러므로, 어드레스 신호(AD)는 판독 동작마다 및 기록 동작마다 한번에 공급된다. 전원 전압(VDD) 및 접지 전압(VSS)은 메모리 코어(38)의 일부의 회로를 제외하고, 거의 모든 회로에 공급된다. 또, 신호명의 머리에 "/" 이 붙은 신호는 마이너스 논리의 신호이다. 또한, 이후의 설명으로서는 “어드레스신호(AD)"를 "AD 신호"와 같이 신호명을 생략하고 칭하는 경우가 있다.

/CE1 신호는 판독 동작 및 기록 동작 등을 실행할 때에 저 레벨로 되어, DRAM을 활성화하는 신호이다. CE2 신호는 리셋 신호로서 기능하여, 저 레벨 시에 주 회로 유닛(20)에서 소정의 내부 회로를 비활성화하는 신호이다.

VII 기동 회로(1O)는 내부 전원 전압(VII) 및 접지 전압(VSS)을 수신하고, 기동 신호(STTVII)를 주 회로 유닛(20)에 출력하고 있다. VII 기동 회로(10)는 전원이 스위치 온 한 후에 내부 전원 전압(VII)이 소정의 전압이 될 때까지 주회로 유닛(20)을 리셋하여 그 오동작을 방지하기 위한 회로이다. VDD 기동 회로(12)는 전원 전압(VDD) 및 접지 전압(VSS)을 수신하여, 기동 신호(STTCRX)를 출력하고 있다. VDD 기동 회로(12)는 전원이 스위치 온 한 후에 전원 전압(VDD)이 소정의 전압이 될 때까지 저 전력 엔트리 회로(14)를 비활성화하여 그 오동작을 방지하기 위한 회로이다.

저 전력 엔트리 회로(14)는 기동 신호(STTCRX) 및 CE2 신호를 수신하고, 저 전력 신호(ULP)를 활성화하는 회로이다.

/CE1 신호 및 다른 제어 신호(CN)에 응답하여 코맨드 디코더(16)는 코맨드를디코드하고 내부 코맨드 신호로서 디코드된 코맨드를 주변 회로(40)에 출력한다.

저 통과 필터(22)는 전원 전압(VDD)에 포함된 노이즈를 필터하는 기능을 기지고 있다. 노이즈 제거된 전원 전압(VDD)은 기준 전압 발생 회로(24) 등으로 공급된다. 저 소비 전력 모드에서, 저역 통과 필터(22) 내에 있는 스위치가 오프하여, 기준 전압 발생 회로(24)에 전원 전압(VDD)이 공급되어 없어져, 전류의 소비가 없어진다.

기준 전압 발생 회로(24)는 전원 전압(VDD)을 수신하고, 기준 전압(VPREF)(예컨대 1.5 V), 기준 전압(VPRREFL)(예컨대 0.8 V), 기준 전압(VPRREFH)(예컨대 1.2 V) 및 기준 전압(VRFV)(예컨대 2.0 V)을 발생하고 있다.

VDD 공급 회로(26)는 저 소비 전력 모드 중에, 부스트 전압(VPP) 및 내부 전원 전압(VII)을 전원 전압(VDD)으로 하는 회로이다.

부스터(28)는 기준 전압(VPREF)을 수신하고, 부스트 전압(VPP)(예컨대 3.7 V)을 발생하여 메모리 코어(38)에 공급하고 있다.

프리차지 전압 발생 회로(30)는, 기준 전압(VPRREFL) 및 기준 전압(VPRREFH)을 수신하고, 메모리 코어(38)에 공급하기 위한 프리차지 전압(VPR)(예컨대 1.0 V)을 발생한다.

내부 전원 전압 발생 회로(32)는 기준 전압(VRFV)을 수신하고, 메모리 코어(38)및 주변 회로(40)에 공급하기 위한 내부 전원 전압(VII)(예컨대 2.OV)을 발생한다.

기판 전압 발생 회로(34)는, 기준 전압(VRFV)을 수신하고, 기판 및 메모리셀의 p-웰에 공급하기 위한 기판 전압(VBB)(예컨대, -1.0 V)을 발생한다. VSS 공급 회로(36)는 저 소비 전력 모드 중에, 프리차지 전압(VPR) 및 기판 전압(VBB)을 접지 전압(VSS)으로 하는 회로이다.

도 4는 부스터(28) 및 프리차지 전압 발생 회로(30)의 상세를 나타내고 있다.

부스터(28)는 직렬로 접속된 저항(R1 및 R2), 차동 증폭기(28a), 펌프 회로(28b), nMOS(28c) 및 nMOS(28c)의 게이트를 제어하기 위한 스위치 회로(28d)로 구성되어 있다. 저항(R1)의 일단에는 부스트 전압(VPP)이 공급되고, 저항(R2)의 일단에는 nM0S(28c)를 통해 접지 전압(VSS)이 공급되어 있다. 분할 전압(V1)은 저항(R1 및 R2)의 노드 접속으로부터 발생된다. nMOS(28c)는 저 소비 전력 모드 중에 스위치 회로(28d)로부터의 전원 전압(VDD)을 수신한다. 차동 증폭기(28a)는 예컨대, 전류 미러 회로를 전류원으로 하는 MOS 차동 증폭 회로에 의해 형성된다. 차동 증폭기(28a)는 전압(V1)이 기준 전압(VPREF) 이하인 경우에 고 레벨을 출력한다. 펌프 회로(28b)는 차동 증폭기(28a)로부터의 고 레벨을 수신하고, 펌핑 동작을 시작한다. 이 펌핑 동작에 의해 전압(VPP)이 상승하여, 전압(V1)이 상승된다. 이 전압(V1)이 기준 전압(VPREF)(즉 1.5 V)과 일치하는 경우에, 차동 증폭기(28a)의 출력은 저 레벨이 되어 펌핑 동작이 정지한다. 이 동작을 반복하는 것으로 부스트 전압(VPP)이 일정한 전압으로 유지된다.

프리차지 전압 발생 회로(30)는 출력이 서로 접속된 2개의 차동 증폭기(30a 및 30b)로 구성되어 있다. 차동 증폭기(30a)에는 기준 전위(VPRREFL)와 프리차지전압(VPR)이 공급된다. 차동 증폭기(30b)에는 기준 전위(VPRREFH)와 프리차지 전압(VPR)이 공급된다. 또한, 이 차동 증폭기(30a 및 30b)에 의해, 기준 전압( VPRREFL 및 VPRREFH) 사이의 중간 값에서 프리차지 전압(VPR)을 발생한다.

도 5는 내부 전원 전압 발생 회로(32) 및 기판 전압 발생 회로(34)의 상세를 도시한다. 내부 전원 전압 발생 회로(32)는 네가티브 피드백 형의 차동 증폭기(32a), 보상 회로(32b), nMOS로 이루어지는 조절기(32c), nMOS(32d), nMOS의 게이트를 제어하는 스위치 회로(32e)로 구성되어 있다. 차동 증폭기(32a)는 기준 전압(VRFV) 및 보상 회로(32b)에서 발생되는 전압(V2)을 수신하고, 노드(VG)에 소정의 전압을 공급하는 회로이다. 보상 회로(32b)는 다이오드 접속된 nMOS 및 저항(R3 및 R4)를 노드 (VG)와 접지(VSS)의 사이에 직렬로 배치하고 있다. 전압(V2)은 저항(R3 및 R4)의 접속 노드에 발생하는 전압이다. 조절기(32c)는, 게이트가 노드(VG)에 접속되어, 드레인이 전원 전압(VDD)을 수신하고, 소스가 내부 전원 전압(VII)을 발생한다.

nMOS(32d)는 소스가 접지되고, 드레인이 노드(VG)에 접속되어 있다. 스위치 회로(32e)는 저 소비 전력 모드 중에 nMOS(32d)의 게이트에 전원 전압(VDD)을 공급하는 회로이다. nMOS(32d)는 저 소비 전력 모드 중에 스위치 회로(32e)로부터의 전원 전압(VDD)을 수신하고, 노드(VG)를 접지 레벨에 고정한다.

이 내부 전원 전압 발생 회로(32)에서, 예컨대 주위 온도의 상승에 의해 조절기(32c)의 임계 전압이 내려 갔을 때에, 보상 회로(32b)의 nMOS의 임계 전압이 함께 내려 가기 때문에 전압(V2)이 상승한다. 차동 증폭기(32a)는 전압(V2)의 상승에 응답하여 노드(VG)의 전압을 낮춘다. 또한, nMOS(32c)의 소스-드레인 전류가 일정하게 되고, 내부 전원 전압(VII)은 일정하게 된다.

기판 전압 발생 회로(34)는 발진 회로(34a)와 펌핑 회로(34b)로 구성되어 있다. 발진 회로(34a)는 제어 신호(VBBEN)의 고 레벨에 응답하여, 발진 동작을 시작하여 발진 신호(0SC)를 출력하는 회로이다. 펌핑 회로(34b)는 발진 회로(34a)로부터의 발진 신호(0SC)에 응답하여 전하의 충방전을 반복하는 커패시터와, 커패시터의 일단에 접속되어 다이오드-접속 nMOS 트랜지스터를 갖고 있다. 애노드에 접속된 p 형태 기판의 전하를 펌핑 동작으로 방출되는 것으로 기판 전압(VBB)을 낮춘다. 기판 전압(VBB)을 마이너스로 함으로써 기판 효과에 의한 메모리 셀의 임계 전압의 변동 영향이 작아지는 등의 효과를 얻을 수 있기 때문에 메모리 셀의 특성이 향상될수 있다.

도 6는, 메모리 코어(38)의 주요부의 상세를 나타내고 있다. 메모리 코어(38)는 메모리 셀(MC), nMOS 스위치(42a 및 42b), 프리차지 회로(44) 및 센스 앰프(46)를 갖추고 있다.

메모리 셀(MC)은 데이터 전송용의 nM0S와 커패시터로 구성되어 있다. nMOS의 게이트는 워드 라인(WL0)(또는 WLl)이 접속되어 있다. nMOS 스위치(42a 및 42b)는 메모리 셀(MC)측의 비트 라인(BL)(또는 /BL)과, 센스 앰프(SA) 측의 비트 라인(BL) (또는 /BL)과의 접속을 제어한다. nMOS 스위치(42a 및 42b)는 게이트에서 제어 신호(BT)를 수신한다.

프리차지 회로(44)는 3가지의 nMOS(44a, 44b, 44c)로 구성되어 있다.nMOS(44a)의 소스 및 드레인은, 비트 라인(BL 및 /BL)에 각각 접속되어 있다. nMOS(44b 및 44c)의 소스 및 드레인의 한쪽은 각각 비트 라인(BL 및 /BL)에 접속되고, 다른 쪽은 프리차지 전압(VPR)이 공급된다. nMOS(44a, 44b, 44c)의 게이트에는, 비트 라인 제어 신호(BRS)가 수신된다.

센스 앰프(46)는 2개의 CMOS 인버터의 입력과 출력을 서로 접속하여 구성되어 있다. 각 CMOS 인버터의 출력은 각각 비트 라인(/BL 및 BL)에 접속되어 있다. 각 CMOS 인버터의 pMOS의 소스 및 nMOS의 소스는 전원선(PSA 및 NSA)에 각각 접속되어 있다. 각 전원선(PSA 및 NSA)의 전압은 스탠바이 상태 및 센스 앰프의 비활성 중에 VPR 레벨이 되어, 비트 라인이 증폭되는 경우에 내부 전원 전압(VII) 및 접지 전압(VSS)으로 각각 변화된다.

도 7는 전술한 반도체 메모리 소자에 대한 전원의 스위치-온, 저 소비 전력으로의 이동(엔트리) 및 저 소비 전력 모드로부터의 해제(이그직트(exit))의 동작을 나타내고 있다.

우선, 전원이 스위치 온되는 경우에 전원 전압(VDD)이 서서히 상승한다.(도 7a). 도 3에 도시한 VDD 기동 회로(12)는 전원 전압(VDD)이 소정의 전압이 될 때까지 기동 신호(STTCRX)를 비활성화(저 레벨)하고 있다.(도 7b). 이 제어에 의해, 전원 이 스위치 온되는 경우에 저 전력 엔트리 회로(14)가 오동작하여 ULP 신호가 활성화하는 것이 방지할 수 있다. DRAM을 제어하는 외부의 콘트롤러(CPU, 메모리 콘트롤러 등)은 전원 전압(VDD)이 최소 동작 전압(VDDmin)으로 된 후에 CE2 신호를 소정의 기간(T0)에서 고 레벨로 한다.(도 7c)

이 후, DRAM은 스탠바이 상태가 되거나 또는 통상 동작을 실행한다. 외부의 콘트롤러는 DRAM을 저 소비 전력 모드로 이행할 때, CE2 신호를 저 레벨로 한다(도 7d). 저 전력 엔트리 회로(14)는 STTCRX 신호의 고 레벨 시에 CE2 신호의 하강 에지에 응답하여 ULP 신호를 활성화(고 레벨)한다(도 7e).

내부 전압 발생 회로(18)의 저역 통과 필터(22)는 ULP 신호의 고 레벨에 응답하여, 기준 전압 발생 회로(24)로의 전원 전압(VDD)의 공급을 정지하고, 대신해서 VSS 공급 회로(36)로부터의 접지 전압(VSS)을 공급한다. 기준 전압 발생 회로(24)는 이 접지 전압(VSS)에 응답하여, 기준 전압(VPREF, VPRREFL, VPRREFH, VRFV)을 접지 레벨로 한다. 도 4에 도시한 부스터(28)의 nMOS(28b) 및 도 5에 도시한 내부 전원 전압 발생 회로(32)의 nMOS(32d)는 스위치 오프가 된다. 이 결과, 부스터(28), 프리차지 전압 발생 회로(30), 내부 전원 전압 발생 회로(32) 및 기판 전압 발생 회로(34)가 비활성화되어 동작을 정지한다. 따라서, 저 소비 전력 모드 중에는 종래 동작하고 있었던 모든 회로가 정지한다. 그러므로, 저 소비 전력 모드 시의 소비 전력은 종래에 비교하여 대폭 저감된다.

이 회로가 비활성화되는 경우에, 부스트 전압(VPP), 프리차지 전압(VPR), 내부 전원 전압(VII), 기판 전압(VBB)의 발생은 정지된다. 그러나, 부스트 전압(VPP) 및 내부 전원 전압(VII)은 VSS 공급 회로(36)에 의해 전원 전압(VDD)이 되어 기판 전압(VBB) 및 프리차지 전압(VPR)은 VSS 공급 회로(36)에 의해 접지 전압(VSS)이 된다. 그러므로, 주 회로 유닛(20)의 내부 회로에 누설 경로가 생기는 것이 방지된다.

외부의 콘트롤러는 저 소비 전력 모드를 해제할 때, CE2 신호를 고 레벨로 한다(도 7f). 저 전력 엔트리 회로(14)는 CE2 신호의 고 레벨에 응답하여 ULP 신호를 비활성화(저 레벨)한다(도 7g). 저역 통과 필터(22)는 ULP 신호의 비활성화에 응답하여 기준 전압 발생 회로(24)에 전원 전압(VDD)을 공급한다. VDD 공급 회로(26)및 VSS 공급 회로(36)는 ULP 신호의 비활성화에 응답하여, 전원 전압(VDD) 및 접지 전압(VSS)의 공급을 정지한다. 이후, 부스터(28), 프리차지 전압 발생 회로(30), 내부 전원 전압 발생 회로(32) 및 기판 전압 발생 회로(34)가 다시 활성화되어 동작을 시작한다.

여기서, DRAM은 CE2 신호의 고 레벨로부터 시간(T1)후에 아이들 모드가 된다. 시간(T1)은 각 내부 전압(VPP, VPR, VII, VBB)이 소정의 전압으로 안정되기까지 필요한 시간이다.

도 8는 제1의 실시 형태의 반도체 메모리 소자를 휴대 전화에 사용한 예를 도시하고 있다.

이 휴대 전화는 회로 기판 상에 본 실시 형태의 DRAM을 구비하고, CPU 및 플래시 메모리를 탑재하고 있다.

CPU는 DRAM 및 플래시 메모리에 대한 데이터의 기록 및 판독을 제어한다. DRAM은 작업 메모리로서 사용되고, 플래시 메모리는 휴대 전화의 스위치 오프 시간 또는 대기 상태 시의 백업 메모리로서 사용되고 있다.

도 9는 도 8에 도시한 휴대 전화의 사용 상태를 나타내고 있다.

이 예에서, 휴대 전화가 대기 상태인 경우에 DRAM은 CPU의 제어에 의해 저소비 전력 모드이다. 이 때, DRAM의 소비전력은 플래시 메모리의 스탠바이 상태의 소비 전력과 같은 정도이다.

이 후, 휴대 전화가 대기 상태로부터 통화 상태가 되면, CPU는 도 8에 도시한 CE2 신호를 고 레벨로 한다. DRAM이 아이들 모드가 된 후에, 플래시 메모리에 유지되어 있는 데이터가 DRAM에 전송된다(도 9a). 통화 중은 DRAM이 작업 메모리로서 사용된다. 여기서, 통화 상태는 음성 통신을 교환하는 상태와 데이터를 전송하는 상태를 포함한다.

통화 상태가 대기 상태로 이동하는 경우에, DRAM의 테이타는 유지되는 것이 필요하고 플래시 메모리에 저장된다.(도 9b) 이후, CPU는 CE2 신호를 저 레벨로 낮추고 DRAM을 저 소비 전력 모드로 이행한다. DRAM은 저 소비 전력 모드에서 리플래시 동작을 수행하지 않기 때문에 불필요한 데이터는 소실된다.

전원의 스위치 오프 한 경우에, 필요한 데이터는 플래시 메모리에 유지되어 있다. 제1의 실시형태의 DRAM을 휴대 전화의 작업 메모리에 적용함으로써, 휴대 전화가 대기 상태인 경우에 소비 전력은 대폭 저감된다.

여기서, DRAM 및 플래시 메모리의 제어는 CPU가 아니라 전용의 메모리 콘트롤러 등에 의해 제어될 수 있다. 또한, 데이타 전송은 대기 상태 및 통화 상태에 대한 스위칭을 하는 경우에 단지 필요한 경우가 아니더라도 통화 상태 중에 행해 질 수 있다. 또한, 데이타를 백업하기 위한 메모리는 플래시 메모리에 한하지 않고 SRAM일 수 있다. 데이타는 휴대 전화의 기지국 등의 서버에 저장될 수 있다.

도 10은 도 8에 도시한 휴대 전화의 제어를 나타내는 흐름도이다.

우선, 스텝(S1)에서, 전원이 스위치 온 된 경우에 저 소비 전력 모드로 이행하는 일이 방지된다. 구체적으로는, 도 7에 도시한 바와 같이 VDD 기동 회로(12)의 STTCRX 신호의 활성화 주기 중에 오동작이 방지된다.

다음에, 스텝(S2)에서, CPU는 CE2 신호를 DRAM이 저 소비 전력 모드로 이행하도록 저 레벨로 이행한다. 스텝(S3)에 있어서, 휴대 전화는 대기 상태가 된다.

다음에 스텝(S4)에서, CPU는 전원이 스위치 오프되었는 지 여부를 검출한다. 전원이 스위치 오프되는 경우에, 과정이 완성된다. 전원이 스위치 오프되지 않는 경우에 과정은 스텝(S5)로 진행한다.

스텝(S5)에서, CPU는 통화 상태가 될 때 까지 대기 상태를 반복한다. 통화 상태가 되는 경우에, 과정은 스텝(S6)으로 진행한다.

스텝(S6)에서, CPU는 CE2 신호를 고 레벨로 하여 DRAM을 저 소비 전력 모드로부터 아이들 모드로 이행한다. 이 후, 도 3에 도시한 각 전원 회로(28, 30, 32, 34)가 재기동된다.

다음에, 스텝(S7)에서, CPU는 플래시 메모리에 유지되어 있는 데이터를 DRAM에 전송(데이타 복귀)한다.

다음에, 스텝(S8)에서, 통화 또은 데이타 전송이 수행된다.

스텝(S9)에서, CPU는 대기 상태가 된지 어떤지를 검출한다. 대기 상태가 되지 않는 때에, 과정은 다시 스텝(S7)로 복귀한다. 대기 상태가 된 때에, 과정은 스텝(S10)으로 진행한다.

스텝(S1O)에서, CPU는 DRAM의 데이터 중 유지가 필요한 데이터를 플래시 메모리에 전송(데이타 저장)한다.

이 후, 과정은 다시 스텝(S2)으로 복귀하여, 휴대 전화는, 다시 대기 상태로 이행한다. DRAM은 저 소비 전력 모드로 이행한다.

본 발명의 반도체 메모리 소자 및 그 제어 방법에서, 저 소비 전력 모드 중에 부스터(28), 프리차지 전압 발생 회로(30), 내부 전원 전압 발생 회로(32) 및 기판 전압 발생 회로(34)의 동작은 정지된다. 그러므로, 저 소비 전력 모드 시의 소비 전력을 종래에 비교하여 대폭 저감할 수 있다.

저 소비 전력 모드 시에, 부스트 전압(VPP), 내부 전원 전압(VII) 및 기판 전압(VBB), 프리차지 전압(VPR)은 각각 전원 전압(VDD) 및 접지 전압(VSS)으로 설정된다. 그러므로, 주 회로 유닛(20)의 내부 회로에 누설 경로가 생기는 것을 방지할 수 있고, 이에 따라 소비전력을 저감할 수 있다.

종래부터 존재하는 CE2 신호를 이용하여 DRAM은 저 소비 전력 모드로 이행된다. 그러므로, 외부 단자의 종류 및 수를 종래와 동일하게 할 수 있다. 그 결과, DRAM을 사용하는 사용자는 저 소비 전력 모드의 추가에 의해 회로 기판의 대폭적인 변경을 필요로 하지 않는다.

전원이 스위치 온 하는 경우에, VDD 기동 회로(12)는 전원 전압(VDD)이 소정의 전압이 될 때까지, 기동 신호(STTCRX)를 비활성화(저 레벨)한다. 그 결과, 전원이 스위치 온 하는 경우에 저 전력 엔트리 회로(14)가 오동작하여 ULP 신호가 활성화하고 DRAM이 저 소비 전력 모드에 이행하는 것을 방지할 수 있다.

전원이 스위치 온 하는 경우에, CE2 신호를 전원 전압(VDD)이 최소 동작 전압(VDDmin)으로 된 후에 소정의 시간(T0) 까지 고 레벨로 한다. 이 경우 전원이 스위치 온 하는 경우에 잘못하여 저 소비 전력 모드로 이행하는 것을 방지할 수 있다.

그러므로, 본 발명의 DRAM을 휴대 전화의 작업 메모리에 적용 함으로써, 휴대 전화의 대기 상태 중에 소비 전력을 대폭 저감할 수 있다. 또한, 오동작을 방지할 수 있다.

도 11은 본 발명의 반도체 메모리 소자 및 그 제어 방법의 제2의 실시 형태를 나타내고 있다. 제1의 실시형태로 설명한 회로와 동일한 회로에 관하여는 동일한 부호를 붙여 이것 등에 관하여는 상세한 설명을 생략한다.

이 실시 형태에서, 저 전력 엔트리 회로(50)는 /CE1 신호 및 CE2 신호가 공급되어 있다. 코맨드 디코더(52)는 /CE1 신호, CE2 신호 및 다른 제어 신호(CN)가 공급되어 있다. 그것 이외의 구성은 전술한 제1의 실시형태와 동일하다.

도 12는 저 전력 엔트리 회로(50)의 상세를 보이고 있다.

저 전력 엔트리 회로(50)는 타이밍 조정 회로(54a 및 54b), 레벨 시프터(56)와, RS 플립-플롭(58)과, 조합 회로(60)를 갖고 있다.

타이밍 조정 회로(54a)는 한 쪽의 입력에 지연 회로(54c)를 접속한 2 입력 NOR 게이트와, 한 쪽의 입력에 지연 회로(54c)를 접속한 2 입력 NAND 게이트를 복수개의 다단 접속(cascade)으로 접속함으로써 형성된다. 각 지연 회로(54c)는, 다단 접속으로 접속된 짝수 개의 인버터 사이에 MOS 캐패시터를 배치한다. 타이밍 조정 회로(54a)는 칩 이네이블 신호(CE2Z)의 하강 에지를 약 10O ns 늦춰 노드(ND1)에 출력한다. CE2Z 신호는 외부에서 공급된 CE2 신호를 입력 버퍼(도시하지 않음)로 수신된다.

타이밍 조정 회로(54b)는 타이밍 조정 회로(54a)와 동일한 회로이다. 타이밍 조정 회로(54b)는 노드(ND3)에 전달되는 신호의 하강 에지를 약 1OOns 늦추는 기능을 갖고 있다.

레벨 시프터(56)는 직렬로 접속된 pMOS 및 nMOS를 2 세트 갖고 있다. 각 nMOS의 게이트는 행 어드레스 스트로브 신호(RASX)의 반전 신호 및 동상(in phase)의 신호를 각각 수신한다. RASX 신호의 반전 신호 및 동상의 신호를 발생하는 인버터는 내부 전원 전압(VII) 및 접지 전압(VSS)을 수신한다. RASX 신호는 워드 라인을 활성화 할 때에 저 레벨이 되는 제어 신호이다. pM0S의 게이트는 대향하는 pMOS의 드레인이 각각 접속되어 있고, RASX 신호의 정 로직을 수신하기 위한 nMOS의 드레인(출력 노드)은 RS 플립-플롭(58)에 접속되어 있다. 각 pMOS의 소스는 전원 전압(VDD)이 공급되고, 각 nMOS의 소스는 접지 전압(VSS)이 공급된다.

RS 플립-플롭(58)은 2 개의 2 입력 NOR 게이트로 구성되어 있다. 출력 노드(ND2)에 대응하는 한 쪽의 입력에는 기동 신호(STTCRX)가 공급되고, 다른 쪽의 입력에는 레벨 시프터(56)의 출력 신호를 공급한다.

조합 회로(60)는 노드(ND1 및 ND2) 및 칩 이네이블 신호(CElX)의 저 레벨을 수신하고, 출력 노드(ND3)를 저 레벨로 하는 회로이다. CElX 신호는 외부에서 공급된 /CE1신호를 입력 버퍼(도시하지 않음)로 수신하는 신호이며, 마이너스 로직의 신호이다.

타이밍 조정 회로(54b)는 노드(ND3)의 저 레벨을 수신한 약 100 ns 후에 인버터를 통해 ULP 신호를 활성화(고 레벨)하고 있다.

도 13은 저 전력 엔트리 회로(50)의 동작을 나타내고 있다.

우선, 전원이 스위치 온 하는 경우에 STTCRX 신호가 저 레벨이 되어, /CE1 신호의 전압이 전원 전압(VDD)에 따라 상승된다. 따라서, 오동작이 방지된다.

전원이 스위치 온 되는 소정 시간 후에 STTCRX가 고 레벨이 된다(도 13a). 이 후, DRAM을 제어하는 외부의 콘트롤러는 CE2 신호를 고 레벨로 한다(도 13b). 전술한 타이밍은 제1의 실시 형태와 동일이다. CE2Z 신호의 고 레벨에 응답하여, 도 12에 도시한 노드(ND1)는 고 레벨이 된다(도 13c).

초기 사이클이 실행되어 RASX 신호가 저 레벨이 된다(도 13d). RS 플립-플롭(58)은 RASX 신호의 저 레벨에 응답하여, 노드(ND2)를 고 레벨로 한다(도 13e). 이 후, 도 11에 도시한 내부 전압 발생 회로(18)의 동작이 시작된다.

다음에, 저 소비 전력 모드에 이행하기 위한 엔트리 코맨드가 공급된다. 이 실시 형태에서, CE2신호를 저 레벨로 하는 소정 시간 후에 /CE1신호를 저 레벨로 턴함으로써 DRAM은 저 소비 전력 모드로 이행한다.

타이밍 조정 회로(54a)는, CE2Z 신호의 저 레벨을 수신하여 약 100 ns 후에 노드(ND1)를 저 레벨로 한다(도 13f). CE2z 신호의 하강 에지로부터, 10Ons 이상 후에 CElX 신호가 저 레벨에 된다(도 13g). 도 12에 도시한 조합 회로(60)는 CElZ 신호의 저 레벨 및 노드(ND1)의 저 레벨에 응담하여, 노드(ND3)를 저 레벨로 한다(도 13h). 타이밍 조정 회로(54b)는 노드(ND3)의 저 레벨을 수심하여 약 100ns 후에 인버터를 통해 ULP 신호를 고 레벨로 한다(도 13i). DRAM은 저 소비 전력 모드가 된다.

따라서, DRAM은 코맨드 입력에 의해 저 소비 전력 모드로 이행한다.

이 때, 도 12에 도시한 레벨 시프터(56)의 인버터는 내부 전원 전압(VII)을 대신해서 전원 전압(VDD)을 공급한다. 그 결과, 레벨 시프터(56)는, nMOS의 게이트가 확실하게 스위치 오프 하는 것으로 누설 경로의 발생이 방지된다.

저 소비 전력 모드로부터 해제할 때는, 우선, CElX 신호가 고 레벨에 된다 (도 13j). 조합 회로(60)는 CElX의 고 레벨을 수신하여 노드(ND3)를 고 레벨로 하고(도 13k), ULP 신호를 저 레벨로 한다(도 131). CElX 신호의 수직 상승 에지로부터 200 ㎲ 후에 CE2Z 신호가 고 레벨에 된다(도 13m). CE2Z 신호가 고 레벨에 응답하여, 노드(ND1)가 고 레벨이 된다. 이 200 ㎲의 주기 중에 내부 전압 발생 회로(1 8)가 활성화되어 각 내부 전압(VPP, VPR, VII, VBB)이 소정의 전압에 안정된다.

여기서, 내부 전압 발생 회로(18)의 활성화 동작 및 비활성화 동작은 제1의 실시 형태와 같이 수행된다. 즉, 본 실시 형태에서의 각 회로의 제어는 저 소비 전력 모드의 엔트리에서 이그직트(exit)까지가 코맨드 입력으로 행해지는 것을 제외하고, 제1의 실시 형태와 동일하다.

이 실시 형태에 있어서도, 전술한 제1의 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서, /CE1 신호 및 CE2 신호를 사용한 코맨드 입력에 의해 DRAM을 저 소비 전력 모드로 이행할 수 있고 저 소비 전력 모드로 해제할 수 있다.

도 14는 본 발명의 반도체 메모리 소자의 제3의 실시 형태를 나타내고 있다. 제1 및 제2의 실시 형태로 설명한 회로와 동일한 회로에 관하여는 동일한 부호를 붙여 이것 등에 관하여는 상세한 설명을 생략한다.

이 실시 형태에서, 저 전력 엔트리 회로(62)는 저 소비 전력 모드 신호(/LP)를 수신한다. 저 소비 전력 모드신호(/LP)는 DRAM을 저 소비 전력 모드로 이행하기 위한 전용 신호이다. 저 전력 엔트리 회로(62)는 /LP 신호의 하강 에지를 검출하여 DRAM을 저 소비 전력 모드로 이행한다. 코맨드 디코더(52)는 /CE1신호, CE2신호 및 다른 제어 신호(CN)이 공급된다. 그것 이외의 구성은 전술한 제1의 실시 형태와 동일이다.

이 실시형태의 DRAM의 전원이 스위치 온 시간 및 저 소비 전력 모드에의 엔트리 시간 및 이그직트(exit) 시간의 동작 타이밍은 도 7에 도시한 타이밍 도에 있어서, CE2 신호를 /LP 신호로 대체한 경우와 동일하다.

이 실시 형태에서도, 전술한 제1의 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서, 전용의 저 소비 전력 모드 신호(/LP)에 의해 확실하게 DRAM을 저 소비 전력 모드의 이행 및 해제를 할 수 있다.

도 15 및 도 16는 본 발명의 반도체 메모리 소자의 제4의 실시 형태에서의 VII 기동 회로 및 본 발명의 제어 방법의 제3 실시 형태를 도시한다. 제1의 실시 형태로 설명한 회로와 동일한 회로에 관하여는 동일한 부호를 붙여 이것 등에 관하여는 상세한 설명을 생략한다.

본 실시 형태에서, VII 기동 회로(70)는 도 3(제1 실시 형태)에서 VII 기동회로(10)을 대신하여 형성된다. 즉, 도 7의 실시 형태와 유사한 본 실시 형태의 DRAM은 CE1 신호의 고 레벨 주기 중에 CE2 신호가 저 레벨로 됨으로써 저 소비 전력 모드로 이행하고 CE2 신호가 고 레벨로 됨으로써 저 소비 전력 모드로부터 해제된다.

VII 기동 회로(70)는 도 15에 도시한 해제 검출 회로(72)와, 도 16에 도시한 레벨 검출 회로(74) 및 파워온 회로(76)를 포함한다. 도 15 및 도 16에서 로직 회로는 전원 전압을 표시한 회로를 제외하고, 전원 전압(VDD)이 공급된다.

해제 검출 회로(72)는 검출 회로(72a), 레벨 시프터(72b) 및 플립-플롭(72c)를 포함한다. 검출 회로(72a)는 도 3에 도시한 저 전력 신호(ULP)를 수신하고 ULP 신호의 하강 에지로 동기화하는 펄스(LPLS)의 저 레벨을 출력한다. 레벨 시프터(72b)는 행 어드레스 스트로브 신호(RASZ)의 고 레벨 전압 (내부 전원 전압 VII)을 외부 전원 전압(VDD)으로 변환하고 반전된 로직을 가진 행 어드레스 스트로브(RASX1)를 출력한다. 레벨 시프터(72b)는 도 12에 도시한 레벨 시프터(56)와 동일하다. 검출 회로(72a)로부터 저 펄스를 수신하는 경우에, 플립-플롭(72c)은 해제 신호(REL)를 고 레벨로 하고, 레벨 시프터(72b)로부터 저 레벨(RASZ= 고 레벨)을 수신하는 경우에 해제 신호(REL)를 저 레벨로 한다. 도 16에서, 레벨 검출 회로(74)는 전류 미러 회로 및 홀수 개의 인버터를 포함하는 인버터 행(74b)를 포함하는 차동 증폭 회로(74a)를 포함하고 차동 증폭 회로(74a)의 출력을 해제한다.차동 증폭 회로(74a)는 해제 신호(REL)의 고 레벨 중에 활성화되어, 내부 전원 전압(VII)과 기준 전압(VREF)을 비교하여, 비교 결과를 인버터 행(74b)에 출력한다.내부 전원 전압(VII)의 발생 회로는 외부에서 공급되는 전원 전압(VDD)의 변동에 의존하지 않고, 일정한 값의 내부 전원 전압(VII)을 발생한다. 한편, 기준 전압(VREF)은 전원 전압(VDD)의 변동에 의존하여 변화된다.

차동 증폭 회로(74a)로부터의 출력 전압은 내부 전원 전압(VII)이 기준 전압 (VREF) 이하인 경우에, 낮게 된다. 차동 증폭 회로(74a)는 기준 전압(VREF)의 사소한 변동에 응답하는 것을 방지하기 위해서 기준 전압(VREF)을 수신하기 위한 MOS 캐패시터(74c)를 포함하고 있다. 또한, 차동 증폭 회로(74a)의 동작 중에, 접지선(VSS)에 흐르는 전류를 제한하여 소비 전력을 저감하기 위해서 기준 전압 (VREF)을 수신하기 위한 nMOS(74d)는 접지선(VSS)으로 경로를 놓는다. nMOS(74d)는 고저항으로서 동작한다. 인버터 행(74b)의 초기단에서 인버터(74e)는 입력 신호의 로직 임계치를 가지도록 차동 증폭 회로(74a)의 출력에 맞추어 nMOS를 직렬로 접속한다.

파워 온 회로(76)는 DRAM에 전원 전압이 공급되고 나서 소정의 주기 중에 기동 신호(STT)를 고 레벨로 한다. 0R 회로(78)는 고 레벨의 기동 신호(STTPZ) 또는 고 레벨의 기동 신호(STT)를 수신할 때, 고 레벨의 기동 신호(STTVII)(리셋 신호)를 출력한다. 기동 신호(STTVII)는 도 3과 같이, 주 회로 유닛(20)에 공급되어 소정의 내부 회로를 초기화한다.

도 17은 전술한 DRAM의 저 소비 전력 모드로의 이행(엔트리) 및 저 소비 전력 모드로부터의 해제(이그직트(exit))의 동작을 나타내고 있다.

우선, CE2 신호가 저 레벨에 되면, 도 3에 도시한 저 전력 엔트리 회로(14)에 의해 DRAM은 저 소비 전력 모드로 이행하고, 내부 전원 전압(VII)의 발생 회로는 동작을 정지한다. 내부 전원 전압(VII)(예컨대, 정상 동작 시에 2.0V)은 전원 전압(VDD)(예컨대 2.5 V)과 동일하고(도 17a), ULP 신호는 고 레벨이 된다(도 17 b).

이 후, CE2 신호(도시하지 않음)가 고 레벨에 되면, DRAM이 저 소비 전력 모드로부터 해제되고 ULP 신호는 저 레벨로 된다(도 17c). 즉, DRAM은 저 소비 전력 모드 중에 수신된 CE2 신호의 레벨에 따라 저 소비 전력 모드로부터 해제된다. 저 소비 전력 모드의 이그직트(exit)는 도 3에 도시한 저전력 엔트리 회로(14)에 의해 제어된다.

ULP 신호의 하강 에지를 수신하면, 도 15의 검출 회로(72a)는 LPLS 신호를 저 레벨(펄스)한다(도 17d). LPLS 신호의 저 레벨을 수신하면, 도 15의 플립-플롭(72c)은 REL 신호를 고 레벨로 한다(도 17e).

저 소비 전력모드로부터의 이그직트(exit)에 기인하여, 내부 전원 전압(VII) 및 전원 전압(VDD)의 전원 라인은 접속되지 않고 동시에 내 부 전원 전압(VII)을 위한 발생 회로는 초기화 동작을 한다.

내부 전원 전압(VII)은 발생 회로의 초기화로부터 일부 시간을 낮게 한다. 도 16에서 차동 증폭기(74a)는 내부 전원 전압(VII)이 기준 전압(VREF)(예컨대, 1.25V) 이하인 경우에 인버터 행(74b)으로 저 레벨을 출력한다. 인버터 행(74b)는 차동 증폭기(74a)의 저 레벨을 수신할 때, STTPZ 신호의 고 레벨을 출력한다.(도 17g) OR 회로(78)는 STTPZ 신호의 고 레벨을 수신할 때, 기동 신호(STTVII)를 고레벨로한다. 도 3에 도시한 주 회로 유닛(20)의 소정의 내부 회로 및 리셋 신호로서 기동 신호(STTVII) 기능은 초기화된다.

저 소비 전력 모드로부터 이그직트(exit)한 후에, DRAM으로 동작 코맨드를 발함으로써, RASZ 신호는 고 레벨로 되고(도 17h), REL 신호는 저 레벨로 된다. 차동 증폭기(74a)는 REL 신호의 저 레벨에 기인하여 비활성화된다.

전술한 바와 같이, 저 소비 전력 모드로부터의 이그직트(exit)하는 때에, 내부 회로의 초기화는 내부 전원 전압(VII)으로 공급된 내부 회로의 동작이 소정의 전압(기준 전압(VREF)) 이하인 내부 전원 전압(VII)때문에 보장할 수 없는 경우에 오동작을 방지할 수 있다.

전술한 실시 형태에서, 저 소비 전력 모드 중에 수신된 CE2 신호의 상태가 저 소비 전력의 이그직트(exit)를 표시하는 경우에, 저 소비 전력 모드는 해제된다. 이 경우 외부로부터의 제어 신호에 의해 저 소비 전력 모드로부터 칩의 용이한 이그직트(exit)를 허용한다.

저 소비 전력 모드로부터의 이그직트(exit)에서 내부 회로를 초기화하기 위한 리셋 신호인 기동 신호(STTVII)는 내부 전원 전압(VII)이 기준 전압(VREF)이하인 경우에 주기 중에 활성화된다. 이 경우 내부 회로를 확실히 리셋할 수 있고 저 소비 전력 모드가 정상 동작 모드로 이동하는 경우에 내부 회로의 오동작을 방지한다.

하나의 제어 신호(CE2 신호)는 칩의 엔트리를 저 소비 전력 모드로 이네이블하고 저 소비 전력 모드로부터 칩의 이그직트(exit)를 이네이블한다.

도 18는 본 발명의 반도체 메모리 소자의 제5의 실시 형태에 있어서 레벨 검출 회로(80)를 나타내고 있다. 제1 및 제4의 실시 형태로 설명한 회로와 동일한 회로에 관하여는 동일한 부호를 붙여, 이것 등에 관하여는 상세한 설명은 생략한다.

이 실시 형태에서, 전술한 제4의 실시 형태의 레벨 검출 회로(74)를 대신해서 레벨 검출 회로(80)가 형성된다. 그 이외의 구성은, 제4의 실시 형태와 동일하다.

레벨 검출 회로(80)는 내부 전원 전압(VII)과 기준 전압(VREF)을 비교하는 차동 증폭 회로(80a), 짝수개의 인버터를 포함하는 인버터 행(80b), 워드 라인(도시하지 않음)의 부스트 전압(VPP)과 외부로부터의 전원 전압(VDD)을 비교하는 차동 증폭 회로(80c), 짝수개의 인버터를 포함하는 인버터 행(80d), NAND 게이트(80e)를 포함하고 있다. 부스트 전압(VPP)은 반도체 메모리 소자 내부에 형성된 부스터에 의해 발생된다. 차동 증폭 회로(80a 및 80c)는 도 16의 차동 증폭 회로(74a)와 동일하며, 고 레벨의 REL 신호를 받아 활성화된다. 인버터(80b 및 80d)는 도 16의 초기단의 인버터와 다음 단의 인버터(74b)로 구성되어 있다. 인버터 행(80b)는 차동 증폭 회로(80a)의 출력을 수신하여, 수신된 로직 레벨을 기동 신호(STTlX)로서 NAND 게이트(80e)에 출력한다. 인버터 행(80d)는 차동 증폭 회로(80c)의 출력을 수신하고, 수신된 로직 레벨을 기동신호(STT2X)로서 NAND 게이트(80e)에 출력하고 있다. NAND 게이트(80e)는 마이너스 논리의 OR 회로로서 동작하여 기동 신호(STTPZ)를 출력한다.

도 19는 전술한 DRAM의 저 소비 전력 모드로의 엔트리 및 저 소비 전력모드로부터의 이그직트(exit) 시간에서 동작 타이밍을 나타내고 있다.

우선, CE2 신호(도시안됨)가 저 레벨에 되는 경우에, DRAM이 저 소비 전력 모드에 이행하고, 전원 전압(VII)의 발생 회로 및 부스트 전압(VPP)의 발생 회로는 동작을 정지한다. 내부 전원 전압(VII)(예컨대, 정상 동작 시에 2.0V) 및 부스트 전압(VPP)(예컨대, 정상 동작시에 3.7V)은 전원 전압(VDD)(예컨대 2.5 V)와 동일하고(도 19a), ULP 신호는 고 레벨이 된다(도 19b).

이 후, CE2 신호가 고 레벨에 되면, DRAM이 저 소비 전력 모드로부터 해제되고, ULP 신호는 저 레벨이 된다(도 19c). 도 17과 같이, LPLS 신호가 저 레벨(펄스)에 되어(도 19d), REL 신호가 고 레벨에 된다(도 19e).

저 소비 전력 모드로부터의 이그직트(exit)에 의해, 내부 전원 전압(VII)의 전원선과 전원 전압(VDD)의 전원선과의 접속이 해제되어, 내부 전원 전압(VII)의 발생 회로가 동작을 개시한다. 발생 회로가 동작을 시작하고 나서 잠시 동안, 내부 전원 전압(VII)은 저하한다(도 19f). 내부 전원 전압(VII)이 기준 전압(VREF)(예컨대, 1.25 V)보다 낮은 주기 중에, 저 레벨의 STTlX 신호가 출력한다(도 19g). 마찬가지로, 부스트 전압(VPP)의 전원선과 전원 전압(VDD)의 전원선과의 접속이 해제되어, 부스트 전압(VPP)의 발생 회로가 동작을 시작한다. 발생 회로가 동작을 시작하고 나서 잠시동안, 부스트 전압(VPP)은 저하한다(도 19h). 부스트 전압(VPP)이 전원 전압(VDD)보다 낮은 주기 중에, 저 레벨의 STT2X 신호가 출력한다(도 19i).

도 18의 NAND 게이트(80e)는 STTlX 신호 또는 STT2X 신호가 저 레벨의 주기 중에, 고 레벨의 STTPZ 신호를 출력한다(도 19j). STTPZ 신호가 고 레벨의 주기 중에, 기동 신호(STTVII)(도 16)가 고 레벨로 된다. 기동 신호(STTVII)는 리셋 신호로서 작용하여, 도 3에 도시한 주 회로 유닛(20)의 소정의 내부 회로를 초기화한다.

저 소비 전력 모드로부터 이그직트(exit)된 후에, DRAM은 동작을 초기화하고, 이에 따라 RASZ 신호는 고 레벨로 되고(도 19k), 도 17와 같이 REL 신호는 저 레벨이 된다(도 19l).

이 실시형태에 있어서도 전술한 제4의 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서, 저 소비 전력 모드의 이그직트(exit) 시에 내부에서 발생되는 부스트 전압(VPP)이 외부로부터의 전원 전압(VDD)보다 낮은 주기 중에, 내부 회로를 초기화하기 위한 기동 신호(STTVII)가 활성화된다. 구체적으로는, 저 소비 전력 모드의 이그직트(exit) 시에, 내부 전원 전압(VII) 및 내부에서 발생되는 부스트 전압(VPP)의 적어도 한쪽이 각각 기준 전압(VREF) 및 전원 전압(VDD)보다 낮은 주기 중에, 내부 회로를 초기화하기 위한 기동 신호(STTVII)가 활성화된다. 이 경우 저 소비 전력 모드로부터 통상의 동작 모드에 이행할 때에, 내부 회로를 더 확실하게 리셋할 수 있고, 내부 회로의 오동작을 방지한다.

도 20는 본 발명의 반도체 메모리 소자의 제6의 실시 형태에서 기동 신호 발생 회로를 나타내고 있다. 제1 및 제4의 실시 형태로 설명한 회로와 동일한 회로에 관하여는 동일한 부호를 붙여, 이것 등에 관하여는 상세한 설명을 생략한다.

이 실시 형태의 DRAM은 제4의 실시 형태의 해제 검출 회로(72) 및 레벨 검출 회로(72)를 대신해서, 기동 신호 발생 회로(82)가 형성된다. 그 이외의 구성은 도3(제1의 실시 형태)과 동일하다.

기동 신호 발생 회로(82)는 CE2 신호의 반전 신호인 CE2X 신호(내부 신호)를 수신하기 위한 CMOS 인버터(82a), CMOS 인버터의 출력에 접속된 MOS 캐패시터(82b), CMOS 인버터의 출력 및 기준 전압(VREF)을 수신하기 위한 차동 증폭 회로(82c)로 구성되어 있다. 차동 증폭 회로(82c)는 전류 미러 회로를 갖고 있고, 노드(ND4)의 전압이 기준 전압(VREF)보다 낮은 때에, 기동신호(STTPZ)를 고 레벨로 한다.

CMOS 인버터(82a)의 pMOS는 높은 온-저항을 가지도록 긴 채널 길이를 가진다. CR 시간 상수 회로는 CM0S 인버터(82a)의 pM0S와 M0S 캐패시터(82b)로 구성되어 있다. 트랜지스터의 온-저항이 CR 시간 상수 회로로 구성하도록 이용하면 분산 저항을 이용하는 경우보다 축소된 크기의 레이아웃을 허용한다.

도 21은 전술한 DRAM의 저 소비 전력 모드로의 엔트리 및 저 소비 전력모드로부터의 이그직트(exit) 시간에서 동작 타이밍을 나타내고 있다.

우선, CE2 신호(도시안됨)가 저 레벨에 되는 경우에, CE2X 신호는 고 레벨로 되고 DRAM이 저 소비 전력 모드에 이행한다. 전원 전압(VII)의 발생 회로 및 부스트 전압(VPP)의 발생 회로는 동작을 정지한다. 내부 전원 전압(VII) 및 부스트 전압(VPP) 발생 회로는 동작을 정지한다. CE2 신호의 고 레벨을 수신할 때 도 20에서 CMOS 인버터(82a)는 nMOS 및 노드(ND4)를 저 레벨로 한다. 차동 증폭 회로(82c)는 노드(ND4)의 전압이 기준 전압(VREF)보다 낮은 때(도 21b)에 STTPZ 신호를 고 레벨로 한다.

이 후, CE2 신호가 고 레벨에 되면, CE2X 신호는 저 레벨로 되고 DRAM은 저 소비 전력 모드로부터 해제된다(도 21c). CE2 신호의 저 레벨을 수신할 때 도 20에서 CMOS 인버터(82)는 pMOS 및 노드(ND4)를 고 레벨로 한다(도 21d). 이 때 노드(ND4)의 전압은 pMOS 캐패시터 및 CMOS 캐패시터의 온-저항에 의하여 결정된 시간 상수에 따라 점차적으로 상승한다. 차동 증폭 회로(82c)는 노드(ND4)의 전압이 기준 전압(VREF)보다 높은 때(도 21e)에 STTPZ 신호를 저 레벨로 한다.

결과적으로, STTPZ 신호(리셋 신호)는 활성화(고 레벨)되고 내부 회로는 저 소비 전력 모드의 이그직트(exit)로부터 주기(T2) 중에 초기화된다. 주기(T2)는 내부 전원 전압(VII)이 공급된 내부 회로의 동작을 보장할 수 없도록 내부 전원 전압(VII)이 소정의 전압 이하인 주기에 대응하여 저 소비 전력 모드로부터 이그직트(exit) 후에 설정된다. 즉, 기동 신호 발생 회로(82)는 주기(T2)의 길이를 결정하기 위한 타이머로서 동작한다.

또, 이 실시 형태는 전술한 제4의 실시 형태와 유사한 효과를 달성할 수 있다. 또한,이 실시 형태에서, 저 소비 전력 모드로부터의 이그직트(exit) 시간에 기동 신호 발생 회로(82)는 타이머로서 동작되어 STTPZ 신호를 발생하고, 내부 회로는 저소비 전력 모드로부터 이그직트(exit) 후 주기(T2) 중에 초기화된다. 이 경우 내부회로를 확실하게 리셋할 수 있고 저 소비 전력 모드가 정상 동작 모드로 이동하는 경우에 내부 회로의 오동작을 방지할 수 있다.

기동 신호 발생 회로(82)가 CR 시간 상수 회로로서 동작되기 때문에, 주기(T2)를 시간 상수 회로에 전파되는 신호의 전파 지연 시간에 기초하여 설정할수 있다. 이 경우 내부 회로의 리셋을 위해 필요한 주기를 간단한 회로에 의해 설정할 수 있다.

pM0S의 온-저항을 이용하여 CR 시간 상수 회로를 형성했기 때문에, 기동 신호 발생 회로(82)의 레이아웃 면적을 작게 할 수 있다.

전술한 실시 형태에서 본 발명은 DRAM에 적용된다. 그러나, 본 발명은 이 실시 형태에 한하지 않는다. 예를 들어, 본 발명은 SDRAMs(Synchronous DRAM), DDR SDRAMs(Double Data Rate SDRAMs) 또는 FCRAMs(Fast Cycle RAMs)과 같은 반도체 메모리에 적용될 수 있다.

본 발명이 적용되는 반도체 제조 프로세스는 CMOS 프로세스에 한정되지 않고, Bi-CMOS 프로세스라도 좋다.

전술한 제2의 실시 형태는 복수의 지연 회로(54c)를 직렬로 접속하여 저 전력 엔트리 회로(50)를 형성한 예를 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 예컨대 STTCRX 신호로 제어되는 래치 회로를 사용하여 저 전력 엔트리 회로를 형성할 수 있다. 이 경우에는 회로 규모가 작아진다.

전술한 제3의 실시 형태는 전용의 저 소비 전력 모드 신호(/LP)를 사용한 예를 설명한다. 예컨대, 반도체 메모리 소자 내부에서 /LP 신호를 풀업하여 /LP 신호용의 단자가 없는 것에 의해 저 소비 전력 모드가 필요가 없는 사용자에 대하여도 이 DRAM을 공급할 수 있다. 이 /LP 신호는 본딩 또는 퓨즈 블로잉(blowing)에 의해 전원 전압(VDD)과 접속될 수 있다. 대안으로, 배선층의 포토 마스크의 선택함으로써 /LP 신호는 전원 전압(VDD)과 접속될 수 있다.

전술한 제5의 실시 형태는 부스트 전압(VPP)과 전원 전압(VDD)을 비교한 예를 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 예컨대 부스트 전압(VPP)을 전원 전압(VDD)까지 단계적으로 낮춤으로써 발생되는 기준 전압(VREF)과 비교될수 있다.

전술한 제6의 실시 형태는 저 소비 전력 모드의 이그직트(exit) 시에 기동 신호 발생 회로(82)를 주기(T2)의 길이를 결정하기 위해 타이머로서 동작시켜, 이 주기(T2) 중에 내부 회로를 초기화하기 위한 STTPZ 신호(리셋 신호)를 활성화한 예를 설명한다. 본 발명은 이것에 한정되지 않느다. 예컨대, 저 소비 전력 모드의 이그직트(exit) 시에, 정상 동작으로 동작하는 카운터는 타이머로서 동작되어, 이 카운터가소정의 수를 카운트한다.

카운터가 수를 카운트하는 주기 중에, 내부 회로를 초기화하기 위한 리셋 신호도 활성화될 수 있다. 메모리 셀 등의 리플래시 어드레스를 도시하는 리플래시 카운터는 카운터로서 사용될 수 있다.

본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시 형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

본 발명의 반도체 메모리 소자는 외부로부터의 제어 신호에 의해 반도체 메모리 소자를 용이하게 저 소비 전력 모드로 할 수 있다. 저 소비 전력 모드는 내부 전압 발생 회로가 정지하기 때문에, 소비 전류를 대폭 저감할 수 있다.

본 발명의 반도체 메모리 소자는 저 소비 전력 모드 시에 정상적으로 전력을 소비하는 내부 전압 발생 회로가 정지하기 때문에, 소비 전력을 대폭 저감할 수 있다.

본 발명의 반도체 메모리 소자는 내부회로의 각 요소가 소정의 상태로 고정되기 때문에 관통 전류의 발생을 방지할 수 있다.

본 발명의 반도체 메모리 소자는 이미 존재하는 신호를 이용하여 저 소비 전력 모드로 이행할 수 있다. 따라서, 저 소비 전력 모드를 추가함으로써 사용하는 장점이 저하하지 않는다.

본 발명의 반도체 메모리 소자는 코맨드 입력에 의해 칩을 저소비 전력 모드로 이행한다.

본 발명의 반도체 메모리 소자는 코맨드 입력에 의해 칩을 저소비 전력 모드를 해제할 수 있다.

본 발명의 반도체 메모리 소자는 저 소비 전력 모드의 이행용의 전용 신호를 사용하여 확실하게 칩을 저 소비 전력 모드로 이행할 수 있다.

본 발명의 반도체 메모리 소자의 제어 방법은 외부로부터의 제어 신호에 의해 칩을 용이하게 저 소비 전력 모드로 할 수 있다. 저 소비 전력 모드는 내부 전압 발생 회로가 정지하기 때문에 소비 전류를 대폭 저감할 수 있다.

본 발명의 반도체 메모리 소자의 제어 방법은 코맨드 입력에 의해 칩을 저소비 전력 모드로 이행할 수 있다.

Claims

반도체 메모리 소자에 있어서,

외부로부터 전원 전압을 수신하여 내부 회로에 공급되는 내부 전압을 발생하기 위한 내부 전압 발생 회로와,

상기 외부로부터 수신된 제어 신호에 응답하여 상기 내부 전압 발생 회로를 비활성화하고 상기 반도체 메모리 소자를 저 소비 전력 모드로 이행하기 위한 엔트리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 메모리 셀에 접속된 워드 라인을 더 포함하고, 상기 내부 전압 발생 회로는 상기 워드 라인에 공급되는 부스트 전압을 발생하기 위한 부스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 내부 전압 발생 회로는 기판에 공급되는 기판 전압을 발생하기 위한 기판 전압 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 복수의 메모리 셀을 구비하는 메모리 코어를 더 포함하고, 상기 내부 전압 발생 회로는 상기 전원 전압 이하로 상기 메모리 코어에 공급되는 내부 전원 전압을 발생하기 위한 내부 전원 전압 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 메모리 셀 및 메모리 셀에 연결된 비트 라인을 포함하는 메모리 코어를 더 포함하고, 상기 내부 전압 발생 회로는 상기 비트 라인에 공급되는 프리차지 전압을 발생하기 위한 프리차지 전압 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 내부 전압으로서 상기 전원 전압을 상기 저 소비 전력 모드 중에 상기 내부 회로에 공급하기 위한 외부 전압 공급 회로를 더 포함하는 반도체 메모리 소자.
제1항에 있어서, 상기 엔트리 회로는 상기 외부로부터 상기 내부 회로를 비활성하기 위한 리셋 신호를 수신하고 상기 반도체 메모리 소자를 상기 저 소비 전력 모드로 이행하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 엔트리 회로는 상기 외부로부터 복수의 제어 신호를 수신하고 상기 제어 신호의 레벨이 저 소비 전력 코맨드를 표시하는 경우에 상기 반도체 메모리 소자를 상기 저 소비 전력 모드로 이행하는 것을 특징으로 하는 반도체 메모리 소자.
제8항에 있어서, 상기 엔트리 회로는 상기 내부 회로를 비활성하기 위한 리셋 신호 및 판독/기록 동작으로 동작되는 상기 내부 회로의 일부분을 활성화하기 위한 칩 이네이블 신호를 외부로부터 수신하고 상기 리셋 신호의 레벨 및 상기 칩 이네이블 신호가 상기 저 소비 전력 코맨드를 표시하는 경우에 상기 메모리 소자를 상기 저 소비 전력 모드로 이행하는 것을 특징으로 하는 반도체 메모리 소자.
제9항에 있어서, 상기 엔트리 회로는 상기 리셋 신호가 소정의 주기 중에 비활성화되는 경우에 상기 메모리 소자를 상기 저 소비 전력 모드로 이행하고 이후 상기 칩 이네이블 신호는 소정의 주기 중에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제8항에 있어서, 상기 엔트리 회로는, 상기 저 소비 전력 모드 중에 상기 복수의 제어 신호를 수신하고 상기 제어 신호의 레벨이 상기 저 소비 전력 모드의 이그직트(exit)를 표시하는 경우에 반도체 메모리 소자를 상기 저 소비 전력 모드로부터 이그직트(exit)하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 제어 신호는 저 소비 전력 모드를 포함하고, 상기 엔트리 회로는 상기 저 소비 전력 신호의 소정의 레벨 또는 천이 에지를 수신하고 반도체 메모리 소자를 저 소비 전력 모드로 이행시키는 것을 특징으로 하는 반도체 메모리 소자.
반도체 메모리 소자에 있어서,

외부로부터 전원 전압을 수신하여 내부 회로에 공급되는 내부 전압을 발생하기 위한 내부 전압 발생 회로와,

상기 외부로부터 수신된 제어 신호에 응답하여 상기 내부 전압 발생 회로를 비활성화하고 상기 반도체 메모리 소자를 저 소비 전력 모드로 이행하기 위한 엔트리 회로를 포함하며,

상기 엔트리 회로는 상기 저 소비 전력 모드 중에 상기 복수의 제어 신호를 외부로부터 수신하고 상기 제어 신호의 상태가 상기 저 소비 전력 모드의 이그직트(exit)를 표시하는 경우에 반도체 메모리 소자를 상기 저 소비 전력 모드로부터 이그직트(exit)하는 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 내부 회로를 초기화하기 위한 리셋 신호는 상기 내부 전압이 반도체 메모리 소자가 저 소비 전력 모드로부터 이그직트(exit)된 후에 소정의 전압 이하가 되는 주기 중에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제14항에 있어서, 상기 소정의 전압은 상기 전원 전압을 단계적으로 낮춤으로써 발생되는 기준 전압인 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 내부 회로를 초기화하기 위한 리셋 신호는 내부적으로 발생된 부스트 전압이 반도체 메모리 소자가 저 소비 전력 모드로부터 이그직트(exit)된 후에 소정의 전압 이하가 되는 주기 중에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제16항에 있어서, 상기 소정의 전압은 상기 전원 전압인 것을 특징으로 하는 반도체 메모리 소자.
제16항에 있어서, 상기 소정의 전압은 상기 전원 전압을 단계적으로 낮춤으로써 발생되는 기준 전압인 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 내부 회로를 초기화하기 위한 리셋 신호는 내부적으로 발생된 적어도 하나의 내부 전압 및 부스트 전압이 반도체 메모리 소자가 저 소비 전력 모드로부터 이그직트(exit)된 후에 각각 소정의 전압 이하가 되는 주기 중에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 반도체 메모리 소자가 저 소비 전력 모드로부터 이그직트(exit)된 후에 소정 길이의 시간을 측정하기 위한 타이머를 더 포함하며, 내부 회로를 초기화하기 위한 리셋 신호는 상기 소정의 길이의 시간 중에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제20항에 있어서, 상기 타이머는 CR 시간 상수 회로를 포함하고, 상기 소정 길이의 시간은 상기 CR 시간 상수 회로에 전파된 신호의 전파 지연 시간을 기초로 측정되는 것을 특징으로 하는 반도체 메모리 소자.
제20항에 있어서, 상기 타이머는 정상 동작 중에 동작하는 카운터를 포함하고, 상기 소정 길이의 시간은 상기 카운터의 카운트 값을 기초로 측정되는 것을 특징으로 하는 반도체 메모리 소자.
제22항에 있어서, 상기 카운터는 메모리 셀의 리플레시 어드레스를 표시하는 리플레시 카운터인 것을 특징으로 하는 반도체 메모리 소자.
외부로부터 전원 전압을 수신하여 내부 회로에 공급되는 내부 전압을 발생하기 위한 내부 전압 발생 회로를 포함하는 반도체 메모리 소자를 제어하는 방법에 있어서,

상기 외부로부터 수신된 제어 신호에 응답하여 상기 내부 전압 발생 회로를 비활성화하는 단계와,

상기 반도체 메모리 소자를 저 소비 전력 모드로 이행하는 단계를 포함하는 것을 특징으로 하는 방법.
제24항에 있어서, 상기 제어 신호는 복수의 제어 신호를 포함하고, 상기 제어 신호의 논리적인 조합이 저 소비 전력 코맨드를 표시하는 경우에 상기 반도체 메모리 소자를 저 소비 전력 모드로 이행하는 것을 특징으로 하는 방법.
제25항에 있어서, 상기 내부 회로를 비활성하기 위한 리셋 신호가 비활성화되는 경우에 상기 반도체 메모리 소자는 상기 저 소비 전력 모드로 이행하고 이후 판독/기록 동작으로 동작되는 상기 내부 회로의 일부분을 활성화하기 위한 칩 이네이블 신호는 활성화되고, 상기 리셋 신호는 전원이 스위치 온되는 경우에 비활성화되는 것을 특징으로 하는 방법.
외부로부터 전원 전압을 수신하여 내부 회로에 공급되는 내부 전압을 발생하기 위한 내부 전압 발생 회로를 포함하는 반도체 메모리 소자를 제어하는 방법에 있어서,

상기 외부로부터 수신된 제어 신호에 응답하여 상기 내부 전압 발생 회로를 비활성화하고 상기 반도체 메모리 소자를 저 소비 전력 모드로 이행하는 단계와,

상기 저 소비 전력 모드 중에 상기 제어 신호를 외부로부터 수신하고 상기 제어 신호의 상태가 상기 저 소비 전력 모드의 이그직트(exit)를 표시하는 경우에 반도체 메모리 소자를 상기 저 소비 전력 모드로부터 이그직트(exit)하는 단계를 포함하는 것을 특징으로 하는 방법.
제27항에 있어서, 내부 회로를 초기화하기 위한 리셋 신호는 상기 내부 전압이 반도체 메모리 소자가 저 소비 전력 모드로부터 이그직트(exit)된 후에 소정의 전압 이하가 되는 주기 중에 활성화되는 것을 특징으로 하는 방법.