CN102385935B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种具有包括冗余单元块和多个正常单元块的存储体的半导体存储器件，包括：多个正常数据输入/输出单元，所述多个正常数据输入/输出单元被配置为响应于第一输入/输出选通信号而分别从所述正常单元块输入/输出数据；冗余数据输入/输出单元，所述冗余数据输入/输出单元被配置为响应于第一输入/输出选通信号而从冗余单元块输入/输出数据；以及连接选择单元，所述连接选择单元被配置为响应于地址而选择性地将所述正常数据输入/输出单元和冗余数据输入/输出单元连接至多个局部数据线。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2010年8月31日提交的韩国专利申请No.10-2010-0084689的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术，并且更具体而言，涉及提高列修复效率的半导体存储器件。
背景技术
诸如动态随机存取存储器(DRAM)的半导体存储器件包括多个存储器单元(memorycell)。如果所述存储器单元中的任何一个具有缺陷，则半导体存储器件会发生故障且会被视为是有缺陷的产品。此外，近来朝半导体存储器件的高集成和高速度发展的趋势使这样有缺陷的存储器单元的出现机率有所增加，由此降低了晶片成品率，所述晶片成品率是由没有缺陷的芯片的数量与晶片上所制造的全部的芯片的数量之比来表示的，并且决定了制造成本。因此，需要一种用于纠正有缺陷的存储器单元以增加高度集成的存储器件的晶片成品率的方法。
图1是示出执行现有的缺陷单元列修复方法的现有半导体存储器件的方框图。
参见图1，现有的半导体存储器件包括沿列方向设置的多个列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7。所述列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7中的每个包括多个正常列单元线0NSYI、1NSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI，以及多个冗余列单元线0RSYI、1RSYI、2RSYI、3RSYI、4RSYI、5RSYI、6RSYI和7RSYI。
由此，如果在列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7中的每个所包括的正常列单元线0NSYI、1NSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI中发生故障，则执行冗余操作以利用相同的列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7所包括的冗余列单元线0RSYI、1RSYI、2RSYI、3RSYI、4RSYI、5RSYI、6RSYI和7RSYI对故障进行修复。
然而，如果列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7中的每个所包括的正常列单元线0NSYI、1NSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI之中的有故障的正常列单元线的数量大于相同的列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7所包括的冗余列存储器单元线0RSYI、1RSYI、2RSYI、3RSYI、4RSYI、5RSYI、6RSYI和7RSYI的数量，则现有的冗余操作方法不能执行正常的修复操作。
尤其是，即使在列存储器单元块O0、O1、O2、O3、O4、O5、O6和O7的一些之中存在空闲的冗余列单元线，但其它的单元块也不能共用所述空闲的冗余列单元线。因此，现有的冗余操作方法不能执行正常的修复操作。
现有的冗余操作的缺点随着半导体存储器件技术的进步(SDR→DDR→DDR2→DDR3)可能成为越来越大的问题。
也就是，由于预取比特位的数量随着半导体存储器件技术的发展而增加，一个存储体(bank)所包括的列存储器单元块的数量也在增加。相应地，每个列存储器单元块所包括的冗余列单元线的数量减少。因此，在发生故障的情形中可覆盖的正常列单元线的数量减少。这不理想地减小了执行正常的冗余操作的可能性。
作为参考，由于对一般的半导体存储器件中的行线进行修复的操作不直接施加输入/输出数据信息，因此在多个行存储器单元块之中可以直接共用冗余行单元线。
然而，由于对列线进行修复的操作必须直接施加输入/输出数据信息，因此在多个列存储器单元块之中不能直接共用冗余列单元线。
发明内容
本发明的示例性实施例针对一种通过允许多个列存储器单元块共用冗余列单元线来提高列修复效率的半导体存储器件。
根据本发明的一个示例性实施例，一种具有包括沿列方向设置的多个正常单元块以及冗余单元块的存储体的半导体存储器件包括：多个正常数据输入/输出单元，所述多个正常数据输入/输出单元被配置为响应于第一输入/输出选通信号而分别从正常单元块输入/输出数据；冗余数据输入/输出单元，所述冗余数据输入/输出单元被配置为响应于第一输入/输出选通信号而从冗余单元块输入/输出数据；以及连接选择单元，所述连接选择单元被配置为响应于列地址而选择性地将正常数据输入/输出单元和冗余数据输入/输出单元连接至所述多个局部数据线。
所述半导体存储器件还可以包括多个局部数据输入/输出单元，所述多个局部数据输入/输出单元被配置为响应于第二输入/输出选通信号而分别在所述局部数据线与多个全局数据线之间输入/输出数据。
根据本发明的另一个示例性实施例，一种具有K个冗余单元块以及M个正常单元块——M为自然数且至少为K的两倍——的半导体存储器件包括：M个正常数据输入/输出单元，所述M个正常数据输入/输出单元被配置为响应于第一输入/输出选通信号而分别从M个正常单元块输入/输出N比特数据；K个冗余数据输入/输出单元，所述K个冗余数据输入/输出单元被配置为响应于第一输入/输出选通信号而从K个冗余单元块输入/输出N比特数据；以及连接选择单元，所述连接选择单元被配置为响应于列地址而选择性地将M个正常数据输入/输出单元以及K个冗余数据输入/输出单元连接至{M×N}个局部数据线。
所述半导体存储器件还可以包括M个局部数据输入/输出单元，所述M个局部数据输入/输出单元被配置为响应于第二输入/输出选通信号而分别在{M×N}个局部数据线与{M×N}个全局数据线之间输入/输出N比特数据。
根据本发明的又一个示例性实施例，一种具有包括多个冗余单元块以及多个正常单元块组——每个正常单元块组包括多个正常单元块——的存储体的半导体存储器件包括：多个正常数据输入/输出组，所述多个正常数据输入/输出组被配置为响应于第一输入/输出选通信号而分别从正常单元块组输入/输出数据；多个冗余数据输入/输出单元，所述多个冗余数据输入/输出单元被配置为响应于第一输入/输出选通信号而从冗余单元块输入/输出数据；以及连接选择单元，所述连接选择单元被配置为响应于列地址而选择性地将正常数据输入/输出组和冗余数据输入/输出单元连接至所述多个局部数据线组，其中局部数据线组的每个包括预定数量的局部数据线。
所述半导体存储器件还可以包括多个局部数据输入/输出组，所述多个局部数据输入/输出组被配置为响应于第二输入/输出选通信号而分别在局部数据线组与多个全局数据线组之间输入/输出数据，其中全局数据线组的每个包括多个全局数据线。
附图说明
图1是执行现有的缺陷单元列修复方法的现有半导体存储器件的方框图；
图2A是根据本发明的一个示例性实施例的执行缺陷单元列修复方法的存储体的方框图；
图2B是根据本发明的另一个示例性实施例的执行缺陷单元列修复方法的存储体的方框图；
图2C是根据本发明的一个示例性实施例的执行缺陷单元列修复方法的半导体存储器件的方框图；
图2D是根据本发明的另一个示例性实施例的执行缺陷单元列修复方法的半导体存储器件的方框图；
图3是根据本发明的一个示例性实施例的图2A中所示的半导体存储器件的单元列修复电路的电路图；
图4是根据本发明的一个示例性实施例的图2A中所示的半导体存储器件的单元列修复电路的方框图；
图5是根据本发明的一个示例性实施例的图3和图4中所示的半导体存储器件的单元列修复电路的操作的时序图；
图6是根据本发明的一个示例性实施例的用于产生连接选择信号的电路的电路图，所述连接选择信号用于控制图3和图4中所示的半导体存储器件的单元列修复电路的操作；
图7是图6所示的连接选择信号发生电路的单元线选择单元的电路图；
图8是图6所示的连接选择信号发生电路的单元块选择单元的电路图；和
图9是图6所示的连接选择信号发生电路的连接选择信号输出单元的电路图。
具体实施方式
下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，不应当被理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本公开是清楚和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本公开中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。
图2A是根据本发明的一个示例性实施例的执行缺陷单元列修复方法的存储体的方框图。
参见图2A，根据本发明的一个示例性实施例的半导体存储器件的存储体包括：多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7，所述多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7沿列方向设置且分别具有多个正常列单元线0NSYI、1NSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI；以及一个冗余单元块R1，所述一个冗余单元块R1被设置在所述正常单元块O0、O1、O2、O3、O4、O5、O6和O7之间且具有多个冗余列单元线COMMON_RSYI。
也就是，在根据本发明的一个示例性实施例的半导体存储器件的存储体中，正常单元块O0、O1、O2、O3、O4、O5、O6和O7共用一个冗余单元块R1以执行冗余操作。
图2B是根据本发明的另一个示例性实施例的执行缺陷单元列修复方法的存储体的方框图。
参见图2B，根据本发明的另一个示例性实施例的半导体存储器件的存储体包括：多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7，所述多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7沿列方向设置且分别具有多个正常列单元线0NSYI、1NSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI；以及两个冗余单元块R1和R2，所述两个冗余单元块R1和R2分别具有多个冗余列单元线COMMON_RSYI1和COMMON_RSYI2。
也就是，在根据本发明的另一个示例性实施例的半导体存储器件的存储体中，设置在存储体的一侧的正常单元块O0、O1、O2和O3共用第一冗余单元块R1来执行冗余操作，而设置在存储体另一侧的正常单元块O4、O5、O6和O7共用第二冗余单元块R2来执行冗余操作。
在图2B所示的半导体存储器件的存储体结构中，共用一个冗余单元块的正常单元块比在图2A所示的半导体存储器件的存储体结构中的少。因此，当与图2A所示的半导体存储器件的存储体结构相比较时，图2B所示的半导体存储器件的存储体结构可以减小在共用冗余单元块时输入/输出冗余数据所必需的外围电路的尺寸。另一方面，在图2B所示的半导体存储器件的存储体结构中，包括在一个冗余单元块中的冗余列单元线比在图2A所示的半导体存储器件的存储体结构中的少。因此，图2B所示的半导体存储器件的存储体结构具有比图2A所示的半导体存储器件的存储体结构低的列修复效率。
虽然图2B图示的是提供两个冗余单元块R1和R2来支持八个正常单元块O0、O1、O2、O3、O4、O5、O6和O7，但本发明并不局限于此。也就是，可以提供两个或更多个冗余单元块来支持八个或更多个正常单元块。
图2C是根据本发明的一个示例性实施例的执行缺陷单元列修复方法的半导体存储器件的方框图。
参见图2C，根据本发明的一个示例性实施例的半导体存储器件包括：多个存储体B0、B1、B2、B3、B4、B5、B6和B7；多个冗余输入/输出线B0_RIO<0:7>、B1_RIO<0:7>、B2_RIO<0:7>、B3_RIO<0:7>、B4_RIO<0:7>、B5_RIO<0:7>、B6_RIO<0:7>和B7_RIO<0:7>，所述多个冗余输入/输出线B0_RIO<0:7>、B1_RIO<0:7>、B2_RIO<0:7>、B3_RIO<0:7>、B4_RIO<0:7>、B5_RIO<0:7>、B6_RIO<0:7>和B7_RIO<0:7>分别设置在存储体B0、B1、B2、B3、B4、B5、B6和B7中以输入/输出用于各个存储体B0、B1、B2、B3、B4、B5、B6和B7的冗余数据；以及多个全局数据输入/输出线GIO_O0<0:7>、GIO_O1<0:7>、GIO_O2<0:7>、GIO_O3<0:7>、GIO_O4<0:7>、GIO_O5<0:7>、GIO_O6<0:7>和GIO_O7<0:7>，所述多个全局数据输入/输出线GIO_O0<0:7>、GIO_O1<0:7>、GIO_O2<0:7>、GIO_O3<0:7>、GIO_O4<0:7>、GIO_O5<0:7>、GIO_O6<0:7>和GIO_O7<0:7>由所述存储体B0、B1、B2、B3、B4、B5、B6和B7共用以输入/输出正常数据。
此处，如图2A所示，所述存储体B0、B1、B2、B3、B4、B5、B6和B7中的每个分别包括：多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7；以及一个冗余单元块R1。
图2D是根据本发明的另一个示例性实施例的缺陷单元列修复方法的半导体存储器件的方框图。
参见图2D，根据本发明的另一个示例性实施例的半导体存储器件包括：多个存储体B0、B1、B2、B3、B4、B5、B6和B7；多个冗余输入/输出线B0_RIO1<0:3>、B0_RIO2<0:3>、B1_RIO1<0:3>、B1_RIO2<0:3>、B2_RIO1<0:3>、B2_RIO2<0:3>、B3_RIO1<0:3>、B3_RIO2<0:3>、B4_RIO1<0:3>、B4_RIO2<0:3>、B5_RIO1<0:3>、B5_RIO2<0:3>、B6_RIO1<0:3>、B6_RIO2<0:3>、B7_RIO1<0:3>和B7_RIO2<0:3>，所述多个冗余输入/输出线B0_RIO1<0:3>、B0_RIO2<0:3>、B1_RIO1<0:3>、B1_RIO2<0:3>、B2_RIO1<0:3>、B2_RIO2<0:3>、B3_RIO1<0:3>、B3_RIO2<0:3>、B4_RIO1<0:3>、B4_RIO2<0:3>、B5_RIO1<0:3>、B5_RIO2<0:3>、B6_RIO1<0:3>、B6_RIO2<0:3>、B7_RIO1<0:3>和B7_RIO2<0:3>分别设置在存储体B0、B1、B2、B3、B4、B5、B6和B7中以输入/输出与设置在所述存储体B0、B1、B2、B3、B4、B5、B6和B7的每个中的冗余单元块R1和R2的数量独立地对应的冗余数据；以及多个全局数据输入/输出线GIO_O0<0:7>、GIO_O1<0:7>、GIO_O2<0:7>、GIO_O3<0:7>、GIO_O4<0:7>、GIO_O5<0:7>、GIO_O6<0:7>和GIO_O7<0:7>，所述多个全局数据输入/输出线GIO_O0<0:7>、GIO_O1<0:7>、GIO_O2<0:7>、GIO_O3<0:7>、GIO_O4<0:7>、GIO_O5<0:7>、GIO_O6<0:7>和GIO_O7<0:7>由所述存储体B0、B1、B2、B3、B4、B5、B6和B7共用以输入/输出正常数据。
此处，如图2B所示，所述存储体B0、B1、B2、B3、B4、B5、B6和B7中的每个分别包括：多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7；以及两个冗余单元块R1和R2。
另外，如结合图2B所描述的，所述多个冗余输入/输出线B0_RIO1<0:3>、B0_RIO2<0:3>、B1_RIO1<0:3>、B1_RIO2<0:3>、B2_RIO1<0:3>、B2_RIO2<0:3>、B3_RIO1<0:3>、B3_RIO2<0:3>、B4_RIO1<0:3>、B4_RIO2<0:3>、B5_RIO1<0:3>、B5_RIO2<0:3>、B6_RIO1<0:3>、B6_RIO2<0:3>、B7_RIO1<0:3>和B7_RIO2<0:3>的总占据面积比根据本发明的一个示例性实施例的图2C中所示的半导体存储器件的总占据面积少1/2。
图3是根据本发明的一个示例性实施例的图2A中所示的半导体存储器件的单元列修复电路的电路图。
参见图3，根据本发明的一个示例性实施例的半导体存储器件——所述半导体存储器件具有包括一个冗余单元块R1以及沿列方向设置的多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7的存储体——的单元列修复电路包括：多个正常数据输入/输出单元300，所述多个正常数据输入/输出单元300被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而分别从正常单元块O0、O1、O2、O3、O4、O5、O6和O7输入/输出数据；冗余数据输入/输出单元320，所述冗余数据输入/输出单元320被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而从冗余单元块R1输入/输出数据；连接选择单元340，所述连接选择单元340被配置为响应于列地址COLUMN_ADDR而选择性地将正常数据输入/输出单元300和冗余数据输入/输出单元320连接至多个局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>；以及多个局部数据输入/输出单元360，所述多个局部数据输入/输出单元360被配置为响应于第二输入/输出选通信号RDSTROBE2、WTSTROBE2而分别在局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>与多个全局数据线GIO_0<0>、GIO_1<0>、GIO_2<0>、GIO_3<0>、GIO_4<0>、GIO_5<0>、GIO_6<0>和GIO_7<0>之间输入/输出数据。
此处，所述正常数据输入/输出单元300响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而在所述正常单元块O0、O1、O2、O3、O4、O5、O6和O7与多个正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>之间输入/输出数据。
另外，冗余数据输入/输出单元320响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而在冗余单元块R1与冗余数据线RIO<0>之间输入/输出数据。
连接选择单元340响应于列地址COLUMN_ADDR而从正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>之中选择修复目标正常数据线，并且分别将除修复目标正常数据线外的正常数据线以及冗余数据线RIO<0>连接至局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>。
另外，连接选择单元340包括：连接选择信号发生单元342，所述连接选择信号发生单元342被配置为产生多个连接选择信号IOSEL<0:7>，所述多个连接选择信号IOSEL<0:7>的逻辑电平是对应于列地址COLUMN_ADDR而确定的；以及多个连接控制单元344<0:7>，所述多个连接控制单元344<0:7>被配置为响应于连接选择信号IOSEL<0:7>而分别将冗余数据线RIO<0>以及正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>中的任何一个连接至局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>。
另外，连接控制单元344<0:7>被操作为：使得正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>分别连接至多个第一输入端子；使得冗余数据线RIO<0>共同连接至多个第二输入端子；使得局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>分别连接至多个输出端子；使得输出端子中的任何一个响应于连接选择信号IOSEL<0:7>中的每个而连接至第二输入端子；并使得其它的输出端子连接至第一输入端子。例如，当连接控制单元中仅连接选择信号IOSEL<0:7>之中的第三信号IOSEL<3>被激活时，其它所有的连接选择信号IOSEL<0:2>和IOSEL<4:7>被去激活。因此，第二输入端子与输出端子仅在控制单元344<0:7>之中的第三连接控制单元344<3>中是连接的，使得冗余数据线RIO<0>连接至第三局部数据线BIO_3<0>。另外，在其它的第零至第二连接控制单元344<0:2>以及第四至第七连接控制单元344<4:7>中第一输入端子与输出端子连接，使得第零至第二正常数据线LIO_O0<0>、LIO_O1<0>和LIO_O2<0>以及第四至第七正常数据线LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>分别连接至第零至第二局部数据线BIO_0<0>、BIO_1<0>和BIO_2<0>以及第四至第七局部数据线BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>。
图4是根据本发明的一个示例性实施例的在图2A中所示的半导体存储器件的单元列修复电路的电路图。
参见图4，根据本发明的一个示例性实施例的半导体存储器件——具有包括一个冗余单元块R1以及沿列方向设置的多个正常单元块O0、O1、O2、O3、O4、O5、O6和O7的存储体——的单元列修复电路包括：多个正常数据输入/输出单元300，所述多个正常数据输入/输出单元300被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而分别从正常单元块O0、O1、O2、O3、O4、O5、O6和O7输入/输出数据；冗余数据输入/输出单元320，所述冗余数据输入/输出单元320被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而从冗余单元块R1输入/输出数据；连接选择单元340，所述连接选择单元340被配置为响应于列地址COLUMN_ADDR而选择性地将正常数据输入/输出单元300和冗余数据输入/输出单元320连接至多个局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>；以及多个局部数据输入/输出单元360，所述多个局部数据输入/输出单元360被配置为响应于第二输入/输出选通信号RDSTROBE2和WTSTROBE2而分别在局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>与多个全局数据线GIO_0<0>、GIO_1<0>、GIO_2<0>、GIO_3<0>、GIO_4<0>、GIO_5<0>、GIO_6<0>和GIO_7<0>之间输入/输出数据。
此处，所述正常数据输入/输出单元300响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而在所述正常单元块O0、O1、O2、O3、O4、O5、O6和O7与多个正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>之间输入/输出数据。
并且，冗余数据输入/输出单元320响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而在冗余单元块R1与冗余数据线RIO<0>之间输入/输出数据。
连接选择单元340响应于列地址COLUMN_ADDR而从正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>之中选择修复目标正常数据线，并且分别将除修复目标正常数据线外的正常数据线以及冗余数据线RIO<0>连接至局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>。
另外，连接选择单元340包括：连接选择信号发生单元342，所述连接选择信号发生单元342被配置为产生多个连接选择信号IOSEL<0:7>，所述多个连接选择信号IOSEL<0:7>的逻辑电平是对应于列地址COLUMN_ADD而确定的；以及多个连接控制单元344<0:7>，所述多个连接控制单元344<0:7>被配置为响应于所述连接选择信号IOSEL<0:7>而分别将冗余数据线RIO<0>以及正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>中的任何一个连接至局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>。
以下进一步提供图3中未示出的额外的组件。
首先，压缩测试操作单元310分别连接至局部数据线BIO_0<0>、BIO_1<0>、BIO_2<0>、BIO_3<0>、BIO_4<0>、BIO_5<0>、BIO_6<0>和BIO_7<0>以并行地对局部数据线的数据进行压缩地测试。
另外，多个正常数据锁存单元330分别连接至正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>，以锁存在与列地址COLUMN_ADDR的输入周期相对应的第一时段期间加载到正常数据线中的数据。冗余数据锁存单元350连接至冗余数据线RIO<0>，以锁存在所述第一时段期间加载到冗余数据线中的数据。
此处，通过从比施加至半导体存储器件的列地址COLUMN_ADDR的输入时间点晚的某时间点起对时钟进行计数来确定第一时段。以下结合图5对此进行更详细地描述。
图3和图4的共同特征为：多个正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>共用一个冗余数据线RIO<0>来执行冗余操作。虽然在图3和图4中仅共用一个冗余数据线RIO<0>，但应理解的是可以提供多个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>(多于一个的冗余数据RIO<0>)。
这意味着可以包括比八个正常数据线LIO_O0<0>、LIO_O1<0>、LIO_O2<0>、LIO_O3<0>、LIO_O4<0>、LIO_O5<0>、LIO_O6<0>和LIO_O7<0>多的数据线。在图4的配置中，假设半导体存储器件的数据输入/输出带宽为“×8”。由此，可以理解的是提供八组正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>以及八个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>，并且一组正常数据线共用一个冗余数据线来执行冗余操作。可以理解的是，由于提供了八组正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>，因此提供八组全局数据线GIO_0<0:7>、GIO_1<0:7>、GIO_2<0:7>、GIO_3<0:7>、GIO_4<0:7>、GIO_5<0:7>、GIO_6<0:7>和GIO_7<0:7>。
如上所述，也可以与图4所示的半导体存储器件的配置类似的方式来扩展图3所示的半导体存储器件的配置。因此，如果将图3所示的正常数据输入/输出单元300、冗余数据输入/输出单元320、连接选择单元340和局部数据输入/输出单元350的配置提供为八组，则图3变得与图4类似。
另外，图4所示的配置可以扩展如下。
参见图4，根据本发明的一个示例性实施例的半导体存储器件——所述半导体存储器件具有在列方向上设置的M个正常单元块O0、O1、O2、O3、O4、O5、O6和O7以及K个冗余单元块R1至RK——的单元列修复电路包括：M个正常数据输入/输出单元300<0:7>，所述M个正常数据输入/输出单元300<0:7>被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而分别从M个正常单元块O0、O1、O2、O3、O4、O5、O6和O7输入/输出N比特的数据；K个冗余数据输入/输出单元320，所述K个冗余数据输入/输出单元320被配置为响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而从K个冗余单元块R1至RK输入/输出N比特的数据；连接选择单元340，所述连接选择单元340被配置为响应于列地址COLUMN_ADDR而选择性地将M个正常数据输入/输出单元300<0:7>和K个冗余数据输入/输出单元320以N比特为基础连接至{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>；以及M个局部数据输入/输出单元360<0:7>，所述M个局部数据输入/输出单元360<0:7>被配置为响应于第二输入/输出选通信号RDSTROBE2和WTSTROBE2而在{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>与{M×N}个全局数据线GIO_0<0:7>、GIO_1<0:7>、GIO_2<0:7>、GIO_3<0:7>、GIO_4<0:7>、GIO_5<0:7>、GIO_6<0:7>和GIO_7<0:7>之间分别输入/输出N比特的数据。
此处，连接选择单元340选择性地将{M÷K}个正常数据输入/输出单元300<0:7>和一个冗余数据输入/输出单元320以N比特为基础连接至N个局部数据线BIO_M<0:7>。
所述M个正常数据输入/输出单元300<0:7>响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而分别在M个正常单元块O0、O1、O2、O3、O4、O5、O6和O7与{M×N}个正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>之间输入/输出N比特的数据。
另外，K个冗余数据输入/输出单元320响应于第一输入/输出选通信号RDSTROBE1和WTSTROBE1而分别在K个冗余单元块R1与{K×N}个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO＜7之间输入/输出N比特的数据。
连接选择单元340响应于列地址COLUMN_ADDR而从{M×N}个正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>之中选择0至{K×N}个修复目标正常数据线，并且分别将除修复目标正常数据线外的{(M-K)×N}个正常数据线以及与修复目标正常数据线相对应的冗余数据线连接至{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>。
连接选择单元340包括：连接选择信号发生单元342，所述连接选择信号发生单元342被配置为产生M个连接选择信号IOSEL<0:7>，所述M个连接选择信号IOSEL<0:7>的逻辑电平是对应于列地址COLUMN_ADDR而产生的；以及M个连接控制单元344<0:7>，所述M个连接控制单元344<0:7>被配置为响应于M个连接选择信号IOSEL<0:7>而分别将{M×N}个正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>之中除被选中的0至{K×N}个修复目标正常数据线外的正常数据线、以及从{K×N}个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>中选择的0至{K×N}个冗余数据线以N比特为基础连接至{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>。
M个连接控制单元344<0:7>被配置为：使得{M×N}个正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>分别以N比特为基础连接至M个第一输入端子；使得{K×N}个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>分别以N比特为基础连接至M个第二输入端子，其中{M×K}个第二输入端子共用一个冗余数据线；使得{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>分别以N比特为基础连接至M个输出端子；使得响应于M个连接选择信号IOSEL<0:7>而将M个输出端子之中的0至K个输出端子以N比特为基础连接至第二输入端子；并且使得其它的输出端子以N比特为基础连接至第一输入端子。例如，当在连接控制单元344<0:7>中仅连接选择信号IOSEL<0:7>之中的第三信号IOSEL<3>被激活时，所有其它的连接选择信号IOSEL<0:2>和IOSEL<4:7>被去激活。因此，第二输入端子与输出端子仅在连接控制单元344<0:7>之中的第三连接控制单元344<3>中是连接的，使得冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>以N比特为基础连接至第三局部数据线BIO_3<0:7>。并且，在其它的第零至第二连接控制单元344<0:2>以及第四至第七连接控制单元344<4:7>中第一输入端子与输出端子连接，使得第零至第二正常数据线LIO_O0<0:7>、LIO_O1<0:7>和LIO_O2<0:7>以及第四至第七正常数据线LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>分别以N比特为基础连接至第零至第二局部数据线BIO_0<0:7>、BIO_1<0:7>和BIO_2<0:7>以及第四至第七局部数据线BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>。
压缩测试操作单元310分别连接至{M×N}个局部数据线BIO_0<0:7>、BIO_1<0:7>、BIO_2<0:7>、BIO_3<0:7>、BIO_4<0:7>、BIO_5<0:7>、BIO_6<0:7>和BIO_7<0:7>以并行地对局部数据线的数据进行压缩地测试。
此外，{M×N}个正常数据锁存单元330分别连接至{M×N}个正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>，以锁存在与列地址COLUMN_ADDR的输入周期相对应的第一时段期间加载到正常数据线LIO_O0<0:7>、LIO_O1<0:7>、LIO_O2<0:7>、LIO_O3<0:7>、LIO_O4<0:7>、LIO_O5<0:7>、LIO_O6<0:7>和LIO_O7<0:7>中的数据，所述第一时段是通过从比列地址的输入时间点晚的预定时间点起对时钟进行计数而确定的。{K×N}个冗余数据锁存单元350分别连接至{K×N}个冗余数据线RIO<0>、RIO<1>、RIO<2>、RIO<3>、RIO<4>、RIO<5>、RIO<6>和RIO<7>，以锁存在所述第一时段期间加载到冗余数据线RIO<0>中的数据。
此处，“M”为自然数且至少为“K”的两倍。在图4的配置中，“M”为8且“K”为1。另外，“N”为半导体存储器件的数据输入/输出带宽的大小。在图4的配置中，“N”为8。
利用变量“M”、“K”和“N”来描述根据本发明的一个示例性实施例的半导体存储器件的单元列修复电路的原因在于：变量“M”、“K”和“N”也可以适用于根据本发明的另一个示例性实施例的图2B和图2D中所示的半导体存储器件的单元列修复电路。也就是，根据本发明的另一个示例性实施例的图2B和图2D中示出的半导体存储器件的单元列修复电路可以被配置为如图4中所示具有为8的值“M”、为2的值“K”、以及为8的值“N”。
图5是示出根据本发明的一个示例性实施例的在图3和图4中示出的半导体存储器件的单元列修复电路的操作的时序图。
参见图5，根据本发明的一个示例性实施例的半导体存储器件的单元列修复电路通过响应于列地址COLUMN_ADDR来确定连接选择信号IOSEL<0:7>的逻辑电平为逻辑“高”或逻辑“低”的操作而开始操作。此处，第一时段对应于列地址COLUMN_ADDR的输入周期，在所述第一时段期间连接选择信号IOSEL<0:7>的逻辑电平保持为“高”或“低”。例如，如果每四个时钟周期(4tck)输入一次列地址COLUMN_ADDR，则连接选择信号IOSEL<0:7>的逻辑电平也是在每四个时钟周期(4tck)时被确定的。
与响应于列地址COLUMN_ADDR来确定连接选择信号IOSEL<0:7>的逻辑电平的操作相独立地，第一选通信号RDSTROBE1在从比列地址COLUMN_ADDR的输入时间点晚的某时间点起的第二时段期间被激活，以操作正常数据输入/输出单元300和冗余数据输入/输出单元320。也就是，第一选通信号RDSTROBE1在列地址COLUMN_ADDR的每个输入周期的第二时段期间被激活，其中所述第二时段比所述第一时段短，并且所述第二时段是通过从比列地址COLUMN_ADDR的输入时间点晚的某时间点起对时钟进行计数来确定的。例如，在施加列地址COLUMN_ADDR之后经过了一个时钟周期1tck时，第一选通信号RDSTROBE1从去激活状态变为激活状态。其后，第一选通信号RDSTROBE1在两个时钟周期2tck期间保持激活状态并随后变为去激活状态。
由此，如图5所示，第一选通信号RDSTROBE1在连接选择信号IOSEL<0:7>的逻辑电平确定之后以充分的余量保持激活状态，并且连接选择信号IOSEL<0:7>的逻辑电平在去激活状态之后以充分的余量发生改变。因此，正常数据输入/输出单元300和冗余数据输入/输出单元320可以始终以稳定的余量来操作。
与响应于列地址COLUMN_ADDR而确定连接选择信号IOSEL<0:7>的逻辑电平的操作相独立地，第二选通信号RDSTROBE2在从比列地址COLUMN_ADDR的输入时间点晚的某时间点起的第二时段期间被激活，以操作局部数据输入/输出单元360。此处，第二选通信号RDSTROBE2在第二时段期间在与第一选通信号RDSTROBE1相同的时间点或比第一选通信号RDSTROBE1晚的时间点被激活。也就是，第二选通信号RDSTROBE2在列地址COLUMN_ADDR的每个输入周期的所述第二时段期间被激活，其中第二选通信号RDSTROBE2的激活时间点与第一选通信号RDSTROBE1的激活时间点相同或比第一选通信号RDSTROBE1的激活时间点晚。例如，当施加列地址COLUMN_ADDR之后经过了一个时钟周期“ck时，第二选通信号RDSTROBE2从去激活状态变为激活状态。之后，第二选通信号RDSTROBE2在两个时钟周期2tck期间保持激活状态并随后变为去激活状态。
由此，如图5所示，第二选通信号RDSTROBE2在连接选择信号IOSEL<0:7>的逻辑电平确定之后以充分的余量保持激活状态，并且连接选择信号IOSEL<0:7>的逻辑电平在去激活状态之后以充分的余量发生改变。因此，局部数据输入/输出单元360可以始终以稳定的余量操作。另外，由于第一选通信号RDSTROBE1的激活时段与第二选通信号RDSTROBE2的激活时段相同或比第二选通信号RDSTROBE2的激活时段晚，因此正常数据输入/输出单元300、冗余数据输入/输出单元320和局部数据输入/输出单元360可以协调地操作。
图6是根据本发明的一个示例性实施例的用于产生连接选择信号的电路的电路图，所述连接选择信号用于控制图3和图4所示的半导体存储器件的单元列修复电路的操作。
参见图6，连接选择信号发生单元342包括：多个单元块选择单元3422L<0:7>和3422R<0:7>，所述多个单元块选择单元3422L<0:7>和3422R<0:7>被配置为分别选择正常单元块O0、O1、O2、O3、O4、O5、O6和O7之中与冗余单元块R1所包括的多个冗余单元线RSYIL<0:7>和RSYIR<0:7>相对应的多个修复目标正常单元块；多个单元线选择单元3424L<0:7>和3424R<0:7>，所述多个单元线选择单元3424L<0:7>和3424R<0:7>被配置为将列地址COLUMN_ADDR与修复目标列地址COLUMN_ADDR进行比较，并根据比较结果而分别选择在正常单元块O0、O1、O2、O3、O4、O5、O6和O7的每个所包括的多个正常单元线NSYI<0:L>之中的与冗余单元块R1所包括的多个冗余单元线RSYIL<0:7>和RSYIR<0:7>相对应的多个修复目标正常单元线；以及多个连接选择信号输出单元3426L<0:7>和3426R<0:7>，所述多个连接选择信号输出单元3426L<0:7>和3426R<0:7>被配置为响应于单元线选择单元3424L<0:7>和3424R<0:7>的输出信号SYEBL<0>、SYEBL<1>、SYEBL<2>、SYEBL<3>、SYEBL<4>、SYEBL<5>、SYEBL<6>、SYEBL<7>、SYEBR<0>、SYEBR<1>、SYEBR<2>、SYEBR<3>、SYEBR<4>、SYEBR<5>、SYEBR<6>和SYEBR<7>并且响应于单元块选择单元3422L<0:7>和3422R<0:7>的输出信号FL0<0:2>、FL1<0:2>、FL2<0:2>、FL3<0:2>、FL4<0:2>、FL5<0:2>、FL6<0:2>、FL7<0:2>、FR0<0:2>、FR1<0:2>、FR2<0:2>、FR3<0:2>、FR4<0:2>、FR5<0:2>、FR6<0:2>和FR7<0:2>而分别确定连接选择信号IOSEL<0:7>的逻辑电平。
如图7所示，在连接选择信号发生单元342的配置之中，单元线选择单元3424L<0:7>和3424R<0:7>的配置使用熔丝选择法。也就是，预先确定是否切断单元线选择单元3424L<0:7>和3424R<0:7>所包括的地址熔丝ADDRESSFUSE<3:9>以确定由冗余单元线RSYIL<0:7>和RSYIR<0:7>来修复正常单元线NSYI<0:L>中的哪个。
在连接选择信号发生单元342的配置之中，使用单元块选择单元3422L<0:7>和3422R<0:7>来确定通过利用冗余单元线RSYIL<0:7>和RSYIR<0:7>的熔丝选择来修复正常单元块O0、O1、O2、O3、O4、O5、O6和O7中的哪个正常单元块的正常单元线。参见图8，可见，当加电信号PWRUP被激活时，通过熔丝选择而直接确定输出信号FL<0:7>和FR<0:7>的值。此处，由冗余单元线RSYIL<0:7>和RSYIR<0:7>所修复的正常单元块的类型可以相互重叠。例如，可以使用冗余单元线RSYIL<0:7>和RSYIR<0:7>中的全部来修复仅仅一个正常单元块。
参见图9，连接选择信号输出单元3426L<0:7>和3426R<0:7>通过将由单元块选择单元3422L<0:7>和3422R<0:7>的操作所产生的修复目标正常单元块信息与由单元线选择单元3424L<0:7>和3424R<0:7>的操作所产生的修复目标正常单元线信息进行混合，来产生用于直接控制冗余单元线RSYIL<0:7>和RSYIR<0:7>的连接选择信号IOSEL<0:7>。
如上文所描述，根据本发明的示例性实施例，除正常列单元块外，还单独地提供仅具有冗余单元线的冗余单元块，使得所有的正常列单元块可以共用冗余列单元块来执行冗余操作。也就是，列单元块可以共用冗余列单元线。因此，可以显著地提高列修复效率。
另外，由于无需在每个正常列单元块中包括冗余列单元线，因此可以防止半导体存储器件所占据的面积的增加。
根据本发明的示例性实施例的成品率增至高达92％(在现有方法中为80％)，并且根据本发明的示例性实施例所获得的裸片的数量增至1464个(在现有的方法中为1353个)。
虽然本发明对具体的实施例进行了描述，但本领域的技术人员应该理解的是，在不脱离所附权利要求所限定的发明的主旨和范围的情况下可以进行各种修改和变化。

Claims (26)

1.一种半导体存储器件，所述半导体存储器件具有存储体，所述存储体包括冗余单元块和多个正常单元块，所述半导体存储器件包括：
多个正常数据输入/输出单元，所述多个正常数据输入/输出单元被配置为响应于第一输入/输出选通信号而分别从所述正常单元块输入/输出数据；
冗余数据输入/输出单元，所述冗余数据输入/输出单元被配置为响应于所述第一输入/输出选通信号而从所述冗余单元块输入/输出数据；
连接选择单元，所述连接选择单元被配置为响应于地址而选择性地将所述正常数据输入/输出单元和所述冗余数据输入/输出单元连接至多个局部数据线；以及
压缩测试操作单元，所述压缩测试操作单元分别连接至所述局部数据线以并行地对所述局部数据线的数据进行压缩地测试。
2.如权利要求1所述的半导体存储器件，还包括多个局部数据输入/输出单元，所述多个局部数据输入/输出单元被配置为响应于第二输入/输出选通信号而分别在所述局部数据线与多个全局数据线之间输入/输出数据。
3.如权利要求2所述的半导体存储器件，其中，所述正常数据输入/输出单元响应于所述第一输入/输出选通信号而在所述正常单元块与多个正常数据线之间输入/输出数据。
4.如权利要求3所述的半导体存储器件，其中，所述冗余数据输入/输出单元响应于所述第一输入/输出选通信号而在所述冗余单元块与冗余数据线之间输入/输出数据。
5.如权利要求4所述的半导体存储器件，其中，所述连接选择单元响应于所述地址而从所述正常数据线之中选择修复目标正常数据线，并且将除所述修复目标正常数据线外的正常数据线以及所述冗余数据线分别连接至所述局部数据线。
6.如权利要求5所述的半导体存储器件，其中，所述连接选择单元包括：
连接选择信号发生单元，所述连接选择信号发生单元被配置为根据所述地址而产生具有逻辑电平的多个连接选择信号；以及
多个连接控制单元，所述多个连接控制单元被配置为响应于所述连接选择信号而将所述冗余数据线和所述正常数据线中的任何一个分别连接至所述局部数据线。
7.如权利要求6所述的半导体存储器件，其中，所述连接选择信号发生单元包括：
多个单元块选择单元，所述多个单元块选择单元被配置为从所述正常单元块之中分别选择与所述冗余单元块所包括的多个冗余单元线相对应的多个修复目标正常单元块；
多个单元线选择单元，所述多个单元线选择单元被配置为将所述地址与修复目标地址进行比较，并根据比较结果而从所述正常单元块的每个所包括的多个正常单元线之中分别选择与所述冗余单元块所包括的多个冗余单元线相对应的多个修复目标正常单元线；以及
多个连接选择信号输出单元，所述多个连接选择信号输出单元被配置为响应于所述单元线选择单元和所述单元块选择单元的输出信号而分别确定所述连接选择信号的所述逻辑电平。
8.如权利要求6所述的半导体存储器件，其中，所述连接控制单元包括：
多个第一输入端子，所述多个第一输入端子分别连接至所述正常数据线；
多个第二输入端子，所述多个第二输入端子共同连接至所述冗余数据线；以及
多个输出端子，所述多个输出端子分别连接至所述局部数据线，
其中，所述输出端子中的任何一个响应于所述连接选择信号中的每个而连接至各个第二输入端子，而其它的输出端子连接至所述第一输入端子。
9.如权利要求5所述的半导体存储器件，还包括：
多个正常数据锁存单元，所述多个正常数据锁存单元分别连接至所述正常数据线以锁存在与所述地址的输入周期相对应的第一时段期间加载到所述正常数据线中的数据，所述第一时段是通过从比所述地址的输入时间点晚的时间点起对时钟进行计数来确定的；以及
冗余数据锁存单元，所述冗余数据锁存单元连接至所述冗余数据线以锁存在所述第一时段期间加载到所述冗余数据线中的数据。
10.如权利要求9所述的半导体存储器件，其中，
所述第一输入/输出选通信号在所述地址的每个输入周期中的第二时段期间被激活，以操作所述正常数据输入/输出单元和所述冗余数据输入/输出单元，所述第二时段比所述第一时段短，并且所述第二时段是通过从比所述地址的所述输入时间点晚的时间点起对时钟进行计数来确定的；并且
所述第二输入/输出选通信号在所述地址的每个输入周期中的所述第二时段期间在与所述第一输入/输出选通信号相同的时间点、或在比所述第一输入/输出选通信号晚的时间点被激活，以操作所述局部数据输入/输出单元。
11.一种半导体存储器件，所述半导体存储器件具有K个冗余单元块和M个正常单元块，其中M为自然数且至少为K的两倍，所述半导体存储器件包括：
M个正常数据输入/输出单元，所述M个正常数据输入/输出单元被配置为响应于第一输入/输出选通信号而分别从所述M个正常单元块输入/输出N比特数据；
K个冗余数据输入/输出单元，所述K个冗余数据输入/输出单元被配置为响应于所述第一输入/输出选通信号而从所述K个冗余单元块输入/输出N比特数据；
连接选择单元，所述连接选择单元被配置为响应于地址而选择性地将所述M个正常数据输入/输出单元以及所述K个冗余数据输入/输出单元以N比特为基础连接至{M×N}个局部数据线；以及
压缩测试操作单元，所述压缩测试操作单元分别连接至所述{M×N}个局部数据线以并行地对所述局部数据线的数据进行压缩地测试。
12.如权利要求11所述的半导体存储器件，还包括M个局部数据输入/输出单元，所述M个局部数据输入/输出单元被配置为响应于第二输入/输出选通信号而分别在所述{M×N}个局部数据线与{M×N}个全局数据线之间输入/输出N比特数据。
13.如权利要求12所述的半导体存储器件，其中，所述连接选择单元选择性地将{M÷K}个正常数据输入/输出单元以及一个冗余数据输入/输出单元以N比特为基础连接至N个局部数据线。
14.如权利要求13所述的半导体存储器件，其中，所述M个正常数据输入/输出单元响应于所述第一输入/输出选通信号而分别在所述M个正常单元块与{M×N}个正常数据线之间输入/输出N比特数据。
15.如权利要求14所述的半导体存储器件，其中，所述K个冗余数据输入/输出单元响应于所述第一输入/输出选通信号而分别在所述K个冗余单元块与{K×N}个冗余数据线之间输入/输出N比特数据。
16.如权利要求15所述的半导体存储器件，其中，所述连接选择单元响应于所述地址而从所述{M×N}个正常数据线之中选择0至{K×N}个修复目标正常数据线，并将所述{M×N}个正常数据线之中除所述修复目标正常数据线外的{(M-K)×N}个正常数据线以及所述{K×N}个冗余数据线之中与所述修复目标正常数据线相对应的所述冗余数据线分别连接至所述{M×N}个局部数据线。
17.如权利要求16所述的半导体存储器件，其中，所述连接选择单元包括：
连接选择信号发生单元，所述连接选择信号发生单元被配置为根据所述地址而产生具有逻辑电平的M个连接选择信号；以及
M个连接控制单元，所述M个连接控制单元被配置为响应于所述M个连接选择信号而将所述{M×N}个正常数据线之中除被选中的0至{K×N}个修复目标正常数据线外的正常数据线以及从所述{K×N}个冗余数据线之中选择的0至{K×N}个冗余数据线以N比特为基础分别连接至所述{M×N}个局部数据线。
18.如权利要求17所述的半导体存储器件，其中，所述连接选择信号发生单元包括：
{K×R}个单元块选择单元，所述{K×R}个单元块选择单元被配置为从所述M个正常单元块之中分别选择与所述K个冗余单元块所包括的{K×R}个冗余单元线相对应的{K×R}个修复目标正常单元块；
{K×R}个单元线选择单元，所述{K×R}个单元线选择单元被配置为将所述地址与修复目标地址进行比较，并根据比较结果而从所述M个正常单元块所包括的{M×S}个正常单元线之中分别选择与所述{K×R}个冗余单元线相对应的{K×R}个修复目标正常单元线；以及
M个连接选择信号输出单元，所述M个连接选择信号输出单元被配置为响应于所述{K×R}个单元线选择单元和所述{K×R}个单元块选择单元的输出信号而分别确定所述M个连接选择信号的所述逻辑电平。
19.如权利要求17所述的半导体存储器件，其中，所述M个连接控制单元包括：
M个第一输入端子，所述M个第一输入端子以N比特为基础分别连接至所述{M×N}个正常数据线；以及
M个第二输入端子，所述M个第二输入端子以N比特为基础分别连接至所述{K×N}个冗余数据线，
其中，{M×K}个第二输入端子共用一个冗余数据线，所述{M×N}个局部数据线以N比特为基础分别连接至M个输出端子，并且
所述M个输出端子之中的0至K个输出端子响应于所述M个连接选择信号而以N比特为基础连接至所述第二输入端子，而其它的输出端子以N比特为基础连接至所述第一输入端子。
20.如权利要求16所述的半导体存储器件，还包括：
{M×N}个正常数据锁存单元，所述{M×N}个正常数据锁存单元分别连接至所述{M×N}个正常数据线以锁存在与所述地址的输入周期相对应的第一时段期间加载到所述正常数据线中的数据，所述第一时段是通过从比所述地址的输入时间点晚的时间点起对时钟进行计数来确定的；以及
{K×N}个冗余数据锁存单元，所述{K×N}个冗余数据锁存单元分别连接至所述{K×N}个冗余数据线以锁存在所述第一时段期间加载到所述冗余数据线中的数据。
21.如权利要求20所述的半导体存储器件，其中，
所述第一输入/输出选通信号在所述地址的每个输入周期中的第二时段期间被激活，以操作所述{M×N}个正常数据输入/输出单元和所述{K×N}个冗余数据输入/输出单元，所述第二时段比所述第一时段短，并且所述第二时段是从比所述地址的所述输入时间点晚的时间点起对时钟进行计数来确定的；并且
所述第二输入/输出选通信号在所述地址的每个输入周期中的第二时段期间在与所述第一输入/输出选通信号相同的时间点、或在比所述第一输入/输出选通信号晚的时间点被激活，以操作所述{M×N}个局部数据输入/输出单元。
22.一种半导体存储器件，所述半导体存储器件具有存储体，所述存储体包括多个冗余单元块和多个正常单元块组，每个正常单元块组包括多个正常单元块，所述半导体存储器件包括：
多个正常数据输入/输出组，所述多个正常数据输入/输出组被配置为响应于第一输入/输出选通信号而分别从所述正常单元块组输入/输出数据；
多个冗余数据输入/输出单元，所述多个冗余数据输入/输出单元被配置为响应于所述第一输入/输出选通信号而从所述冗余单元块输入/输出数据；
连接选择单元，所述连接选择单元被配置为响应于地址而选择性地将所述正常数据输入/输出组和所述冗余数据输入/输出单元连接至多个局部数据线组，其中所述局部数据线组中的每个包括预定数量的局部数据线；以及
压缩测试操作单元，所述压缩测试操作单元分别连接至所述局部数据线组的每个所包括的多个局部数据线，以并行地对所述局部数据线的数据进行压缩地测试。
23.如权利要求22所述的半导体存储器件，还包括多个局部数据输入/输出组，所述多个局部数据输入/输出组被配置为响应于第二输入/输出选通信号而分别在所述局部数据线组与多个全局数据线组之间输入/输出数据，其中所述全局数据线组中的每个包括多个全局数据线。
24.如权利要求23所述的半导体存储器件，其中，所述正常数据输入/输出组中的每个包括多个正常数据输入/输出单元，所述多个正常数据输入/输出单元被配置为从所述正常单元块组的每个所包括的多个正常单元块输入/输出数据。
25.如权利要求24所述的半导体存储器件，其中，所述连接选择单元响应于所述地址而选择性地将所述正常数据输入/输出组的任何一个所包括的多个正常数据输入/输出单元和所述冗余数据输入/输出单元中的任何一个连接至所述局部数据线组的任何一个所包括的多个局部数据线。
26.如权利要求23所述的半导体存储器件，其中，
所述第一输入/输出选通信号在所述地址的每个输入周期中的第二时段期间被激活，以操作所述正常数据输入/输出组和所述冗余数据输入/输出单元，所述第二时段比第一时段短，其中，所述第一时段对应于所述地址的输入周期，且所述第一时段是通过从比所述地址的输入时间点晚的时间点起对时钟进行计数来确定的，并且所述第二时段是通过从比所述地址的所述输入时间点晚的时间点起对时钟进行计数来确定的；并且
所述第二输入/输出选通信号在所述地址的每个输入周期中的第二时段期间在与所述第一输入/输出选通信号相同的时间点、或在比所述第一输入/输出选通信号晚的时间点被激活，以操作所述局部数据输入/输出组。
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