JP2012053968A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】カラムリペア効率を向上させることができる半導体メモリ装置を提供する。
【解決手段】カラム方向に配置された複数のノーマルセルブロックＯ０〜Ｏ７とリダンダンシセルブロックＲ１とからなるバンクを備え、第１の入出力ストローブ信号に応じて、複数のノーマルセルブロックＯ０〜Ｏ７からそれぞれデータを入出力する複数のノーマルデータ入出力部３００と、第１の入出力ストローブ信号に応じて、リダンダンシセルブロックＲ１からデータを入出力するリダンダンシデータ入出力部３２０と、カラムアドレスに応じて、複数のノーマルデータ入出力部３００とリダンダンシデータ入出力部３２０とを選択的に複数のローカルデータラインに接続させる接続選択部３４０と、第２の入出力ストローブ信号に応じて、複数のローカルデータラインと複数のグローバルデータラインとの間でそれぞれデータを入出力する複数のローカルデータ入出力部３６０とを備える。
【選択図】図３

Description

本発明は、半導体設計技術に関し、詳細には、カラムリペア効率を向上させる半導体メモリ装置に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導体メモリ装置は、複数のメモリセルで構成され、このメモリセルのうち、１つのメモリセルでも欠陥を有するようになると、半導体メモリ装置が正しく動作せず、不良品として処理される。さらに、半導体メモリ装置の高集積及び高速化を求める最近の傾向により、このような欠陥セルが発生する確率は段々と高まっている。それにより、ＤＲＡＭの製造費用を決定するウエハの歩留まり、すなわち、１つのウエハ上に製造された全体チップ数に対する良品（ｎｏｎ−ｄｅｆｅｃｔｉｖｅ）チップ数の比で表すウエハの歩留まりが低くなっている。したがって、高集積メモリ装置の出現とともに、ウエハの歩留まりを向上させるために、欠陥セルを補修（ｃｏｒｒｅｃｔ）する方法が最も重要となってきた。
図１は、従来技術に係る半導体メモリ装置の欠陥セルカラムリペア方法を説明するために示したブロック図である。
同図に示すように、従来技術に係る半導体メモリ装置は、カラム方向に配置された複数のカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７を備え、各々のカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の内部には、ノーマルカラムセルライン０ＮＳＹＩ、１ＮＳＹＩ、２ＮＳＹＩ、３ＮＳＹＩ、４ＮＳＹＩ、５ＮＳＹＩ、６ＮＳＹＩ、７ＮＳＹＩと、リダンダンシカラムセルライン０ＲＳＹＩ、１ＲＳＹＩ、２ＲＳＹＩ、３ＲＳＹＩ、４ＲＳＹＩ、５ＲＳＹＩ、６ＲＳＹＩ、７ＲＳＹＩとが備えられる。
したがって、各々のカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の内部に備えられたノーマルカラムセルライン０ＮＳＹＩ、１ＮＳＹＩ、２ＮＳＹＩ、３ＮＳＹＩ、４ＮＳＹＩ、５ＮＳＹＩ、６ＮＳＹＩ、７ＮＳＹＩに欠陥（ｆａｉｌ）が発生すると、同じカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の内部に備えられたリダンダンシカラムセルライン０ＲＳＹＩ、１ＲＳＹＩ、２ＲＳＹＩ、３ＲＳＹＩ、４ＲＳＹＩ、５ＲＳＹＩ、６ＲＳＹＩ、７ＲＳＹＩを介してリペア（ｒｅｐａｉｒ）する方式で、リダンダンシ動作を行うようになる。
このような、従来技術に係るリダンダンシ動作では、各々のカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の内部に備えられたノーマルカラムセルライン０ＮＳＹＩ、１ＮＳＹＩ、２ＮＳＹＩ、３ＮＳＹＩ、４ＮＳＹＩ、５ＮＳＹＩ、６ＮＳＹＩ、７ＮＳＹＩのうち、欠陥が発生したノーマルカラムセルラインの数が、同じカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の内部に備えられたリダンダンシカラムセルライン０ＲＳＹＩ、１ＲＳＹＩ、２ＲＳＹＩ、３ＲＳＹＩ、４ＲＳＹＩ、５ＲＳＹＩ、６ＲＳＹＩ、７ＲＳＹＩの数を超える場合、正常にリペアすることができないため、リダンダンシ動作を行うことができない。
特に、従来技術に係るリダンダンシ動作では、複数のカラムメモリセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７のうち、一部のセルブロックの内部に残りのリダンダンシカラムセルラインが存在する場合にも、他のセルブロックでこれを共有することが不可能であるため、依然として正常にリペアすることが不可能であり、リダンダンシ動作を行うことができない。
このような従来技術に係るリダンダンシ動作における問題点は、半導体メモリ装置がＳＤＲ→ＤＤＲ→ＤＤＲ２→ＤＤＲ３とその技術が発展するに伴い、最も大きな問題点として作用する可能性がある。
すなわち、半導体メモリ装置の技術が発展するに伴い、プリフェッチ（ｐｒｅ−ｆｅｔｃｈ）ビットの数が増加することにより、１つのバンクに含まれるカラムメモリセルブロックの数が増加するようになり、このため、各々のカラムメモリセルブロックの内部に含まれるリダンダンシカラムセルラインの数が減るようになるため、それだけ、欠陥の発生時にカバー可能なノーマルカラムセルラインの数が減るようになる。これはつまり、正常なリダンダンシ動作を行う可能性がそれだけ減るということを意味することから、最も大きな問題点として作用する可能性がある。
参考までに、一般的な半導体メモリ装置において、ロー（ｒｏｗ）ラインをリペアする動作の場合、入出力データ情報が直接適用される構成ではないので、複数のローメモリセルブロック間にそれぞれ含まれるリダンダンシローセルラインを直接共有することが可能である。
しかし、カラム（ｃｏｌｕｍｎ）ラインをリペアする動作の場合、入出力データ情報が直接適用されなければならない構成であるため、複数のカラムメモリセルブロック間にそれぞれ含まれるリダンダンシカラムセルラインを直接共有することが不可能である。
大韓民国公開特許第２００７−００５５９９９号公報 大韓民国公開特許第２００２−００１３２７７号公報
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、複数のカラムメモリセルブロックがリダンダンシカラムセルラインを共有して使用できるようにすることにより、カラムリペア効率を向上させる半導体メモリ装置を提供することにある。
そこで、上記の目的を達成するための本発明に係る半導体メモリ装置は、カラム方向に配置された複数のノーマルセルブロックとリダンダンシセルブロックとからなるバンクを備える半導体メモリ装置であって、第１の入出力ストローブ信号に応じて、前記複数のノーマルセルブロックからそれぞれデータを入出力する複数のノーマルデータ入出力部と、前記第１の入出力ストローブ信号に応じて、前記リダンダンシセルブロックからデータを入出力するリダンダンシデータ入出力部と、カラムアドレスに応じて、前記複数のノーマルデータ入出力部と前記リダンダンシデータ入出力部とを選択的に複数のローカルデータラインに接続させる接続選択部と、第２の入出力ストローブ信号に応じて、前記複数のローカルデータラインと複数のグローバルデータラインとの間でそれぞれデータを入出力する複数のローカルデータ入出力部とを備えることを特徴とする。
また、上記の目的を達成するための本発明に係る半導体メモリ装置は、カラム方向に配置されたＭ個のノーマルセルブロックとＫ個のリダンダンシセルブロック（ＭはＫより少なくとも２倍以上大きい自然数である）とを備える半導体メモリ装置であって、第１の入出力ストローブ信号に応じて、前記Ｍ個のノーマルセルブロックからそれぞれＮビットずつのデータを入出力するＭ個のノーマルデータ入出力部と、前記第１の入出力ストローブ信号に応じて、前記Ｋ個のリダンダンシセルブロックからそれぞれＮビットずつのデータを入出力するＫ個のリダンダンシデータ入出力部と、カラムアドレスに応じて、前記Ｍ個のノーマルデータ入出力部と前記Ｋ個のリダンダンシ入出力部とをＮビットずつ選択的に｛Ｍ×Ｎ｝個のローカルデータラインに接続させる接続選択部と、第２の入出力ストローブ信号に応じて、前記｛Ｍ×Ｎ｝個のローカルデータラインと｛Ｍ×Ｎ｝個のグローバルデータラインとの間でそれぞれＮビットずつのデータを入出力するＭ個のローカルデータ入出力部とを備えることを特徴とする。
また、上記の目的を達成するための本発明に係る半導体メモリ装置は、カラム方向に配置された複数のノーマルセルブロックグループ（それぞれ設定された個数のノーマルセルブロックを含む）と複数のリダンダンシセルブロックとからなるバンクを備える半導体メモリ装置であって、第１の入出力ストローブ信号に応じて、前記複数のノーマルセルブロックグループからデータを入出力する複数のノーマルデータ入出力グループ部と、前記第１の入出力ストローブ信号に応じて、前記複数のリダンダンシセルブロックからデータを入出力する複数のリダンダンシデータ入出力部と、カラムアドレスに応じて、前記複数のノーマルデータ入出力グループ部と前記複数のリダンダンシデータ入出力部とを選択的に複数のローカルデータライングループ（それぞれ設定された個数のローカルデータラインを含む）に接続させる接続選択部と、第２の入出力ストローブ信号に応じて、前記複数のローカルデータライングループと複数のグローバルデータライングループ（それぞれ設定された個数のグローバルデータラインを含む）との間でそれぞれデータを入出力する複数のローカルデータ入出力グループ部とを備えることを特徴とする。
本発明は、複数のノーマルカラムメモリセルブロックの他に、リダンダンシカラムセルラインのみ集めておいたリダンダンシセルブロックを別途に備えることにより、複数のノーマルカラムメモリセルブロックが、全てリダンダンシカラムセルブロックを共有してリダンダンシ動作を行うことができるようにする。すなわち、複数のカラムメモリセルブロックが、リダンダンシカラムセルラインを共有して使用できるようにする。これにより、カラムリペア効率を大きく向上させるという効果がある。
また、各々のノーマルカラムメモリセルブロック毎にリダンダンシカラムセルラインを含める必要がないので、半導体メモリ装置の面積が増えることを防止するという効果がある。
従来技術に係る半導体メモリ装置の欠陥セルカラムリペア方法を説明するために示したブロック図である。 本発明の第１の実施形態に係る欠陥セルカラムリペア方法を説明するために示したバンクのブロック図である。 本発明の第２の実施形態に係る欠陥セルカラムリペア方法を説明するために示したバンクのブロック図である。 本発明の第１の実施形態に係る欠陥セルカラムリペア方法を説明するために示した半導体メモリ装置のブロック図である。 本発明の第２の実施形態に係る欠陥セルカラムリペア方法を説明するために示した半導体メモリ装置のブロック図である。 図２Ａに示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路を示した回路図である。 図２Ａに示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路を図３の図面より詳細に示した回路図である。 図３及び図４に示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路の動作を説明するために示したタイミング図である。 図３及び図４に示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路の動作を制御する接続選択信号を生成する回路を詳細に示した回路図である。 図６に示された接続選択信号を生成する回路の構成要素のうち、セルライン選択部を詳細に示した回路図である。 図６に示された接続選択信号を生成する回路の構成要素のうち、セルブロック選択部を詳細に示した回路図である。 図６に示された接続選択信号を生成する回路の構成要素のうち、接続選択信号出力部を詳細に示した回路図である。
以下、添付した図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。ただし、本実施形態は、本発明の開示が完全なようにし、本発明の属する技術分野における通常の知識を有する者に対して、本発明の範囲を完全に知らせるために提供されるものである。
図２Ａは、本発明の第１の実施形態に係る欠陥セルカラムリペア方法を説明するために示したバンクのブロック図である。
同図に示すように、本発明の第１の実施形態に係る半導体メモリ装置のバンクは、カラム方向に配置され、それぞれ複数のノーマルカラムセルライン０ＮＳＹＩ、１ＮＳＹＩ、２ＮＳＹＩ、３ＮＳＹＩ、４ＮＳＹＩ、５ＮＳＹＩ、６ＮＳＹＩ、７ＮＳＹＩを備える複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７間で複数のリダンダンシカラムセルラインＣＯＭＭＯＮ＿ＲＳＹＩを備える１つのリダンダンシセルブロックＲ１とを備える。
すなわち、本発明の第１の実施形態に係る半導体メモリ装置のバンクは、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７が１つのリダンダンシセルブロックＲ１を共有する形でリダンダンシ動作を行う。
図２Ｂは、本発明の第２の実施形態に係る欠陥セルカラムリペア方法を説明するために示したバンクのブロック図である。
同図に示すように、本発明の第２の実施形態に係る半導体メモリ装置のバンクは、カラム方向に配置され、それぞれ複数のノーマルカラムセルライン０ＮＳＹＩ、１ＮＳＹＩ、２ＮＳＹＩ、３ＮＳＹＩ、４ＮＳＹＩ、５ＮＳＹＩ、６ＮＳＹＩ、７ＮＳＹＩを備える複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と、それぞれ複数のリダンダンシカラムセルラインＣＯＭＭＯＮ＿ＲＳＹＩ１、ＣＯＭＭＯＮ＿ＲＳＹＩ２を備える２つのリダンダンシセルブロックＲ１、Ｒ２とを備える。
すなわち、本発明の第２の実施形態に係る半導体メモリ装置のバンクは、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７を設定された数に分けて、一方側のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３は最初のリダンダンシセルブロックＲ１を共有してリダンダンシ動作を行い、他方側のノーマルセルブロックＯ４、Ｏ５、Ｏ６、Ｏ７は２番目のリダンダンシセルブロックＲ２を共有してリダンダンシ動作を行うようになる。
このような本発明の第２の実施形態に係る半導体メモリ装置のバンク構成が、図２Ａに示された本発明の第１の実施形態に係る半導体メモリ装置のバンク構成に比べて、１つのリダンダンシセルブロックを共有するノーマルセルブロックの数がさらに少ないため、リダンダンシデータを共有して入出力するのに必要な周辺回路の大きさがさらに小さくなるという長所がある。それに対し、１つのリダンダンシセルブロックに含まれ得るリダンダンシカラムセルラインの数は、本発明の第１の実施形態に係る半導体メモリ装置のバンクよりさらに少ない数とならざるを得ないため、リダンダンシ動作によるカラムリペア効率がさらに低下するという短所がある。
参考までに、図２Ｂでは、８つのノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７に対応して２つのリダンダンシセルブロックＲ１、Ｒ２を備える構成を開示したが、これは、説明の便宜のためのものであり、８つよりさらに多い数のノーマルセルブロックと２つよりさらに多い数のリダンダンシセルブロックとを備える構成を開示する場合にも、本発明の範囲に含まれ得る。
図２Ｃは、本発明の第１の実施形態に係る欠陥セルカラムリペア方法を説明するために示した半導体メモリ装置のブロック図である。
同図に示すように、本発明の第１の実施形態に係る半導体メモリ装置は、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７と、各々のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７に別途に備えられ、各々のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７毎にリダンダンシデータを入出力する複数のリダンダンシ入出力ラインＢ０＿ＲＩＯ＜０：７＞、Ｂ１＿ＲＩＯ＜０：７＞、Ｂ２＿ＲＩＯ＜０：７＞、Ｂ３＿ＲＩＯ＜０：７＞、Ｂ４＿ＲＩＯ＜０：７＞、Ｂ５＿ＲＩＯ＜０：７＞、Ｂ６＿ＲＩＯ＜０：７＞、Ｂ７＿ＲＩＯ＜０：７＞と、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７が共有してノーマルデータを入出力するグローバルデータ入出力ラインＧＩＯ＿Ｏ０＜０：７＞、ＧＩＯ＿Ｏ１＜０：７＞、ＧＩＯ＿Ｏ２＜０：７＞、ＧＩＯ＿Ｏ３＜０：７＞、ＧＩＯ＿Ｏ４＜０：７＞、ＧＩＯ＿Ｏ５＜０：７＞、ＧＩＯ＿Ｏ６＜０：７＞、ＧＩＯ＿Ｏ７＜０：７＞とを備える。
このとき、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７のそれぞれは、図２Ａに示すように、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と１つのリダンダンシセルブロックＲ１とを備える。
図２Ｄは、本発明の第２の実施形態に係る欠陥セルカラムリペア方法を説明するために示した半導体メモリ装置のブロック図である。
同図に示すように、本発明の第１の実施形態に係る半導体メモリ装置は、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７と、各々のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７に別途に備えられ、各々のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７別に備えられたリダンダンシセルブロックＲ１、Ｒ２の数に対応して独立的にリダンダンシデータを入出力する複数のリダンダンシ入出力ラインＢ０＿ＲＩＯ１＜０：３＞、Ｂ０＿ＲＩＯ２＜０：３＞、Ｂ１＿ＲＩＯ１＜０：３＞、Ｂ１＿ＲＩＯ２＜０：３＞、Ｂ２＿ＲＩＯ１＜０：３＞、Ｂ２＿ＲＩＯ２＜０：３＞、Ｂ３＿ＲＩＯ１＜０：３＞、Ｂ３＿ＲＩＯ２＜０：３＞、Ｂ４＿ＲＩＯ１＜０：３＞、Ｂ４＿ＲＩＯ２＜０：３＞、Ｂ５＿ＲＩＯ１＜０：３＞、Ｂ５＿ＲＩＯ２＜０：３＞、Ｂ６＿ＲＩＯ１＜０：３＞、Ｂ６＿ＲＩＯ２＜０：３＞、Ｂ７＿ＲＩＯ１＜０：３＞、Ｂ７＿ＲＩＯ２＜０：３＞と、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７が共有してノーマルデータを入出力するグローバルデータ入出力ラインＧＩＯ＿Ｏ０＜０：７＞、ＧＩＯ＿Ｏ１＜０：７＞、ＧＩＯ＿Ｏ２＜０：７＞、ＧＩＯ＿Ｏ３＜０：７＞、ＧＩＯ＿Ｏ４＜０：７＞、ＧＩＯ＿Ｏ５＜０：７＞、ＧＩＯ＿Ｏ６＜０：７＞、ＧＩＯ＿Ｏ７＜０：７＞とを備える。
このとき、複数のバンクＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７のそれぞれは、図２Ｂに示すように、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と２つのリダンダンシセルブロックＲ１、Ｒ２とを備える。
また、図２Ｂにおいて説明したように、複数のリダンダンシ入出力ラインＢ０＿ＲＩＯ１＜０：３＞、Ｂ０＿ＲＩＯ２＜０：３＞、Ｂ１＿ＲＩＯ１＜０：３＞、Ｂ１＿ＲＩＯ２＜０：３＞、Ｂ２＿ＲＩＯ１＜０：３＞、Ｂ２＿ＲＩＯ２＜０：３＞、Ｂ３＿ＲＩＯ１＜０：３＞、Ｂ３＿ＲＩＯ２＜０：３＞、Ｂ４＿ＲＩＯ１＜０：３＞、Ｂ４＿ＲＩＯ２＜０：３＞、Ｂ５＿ＲＩＯ１＜０：３＞、Ｂ５＿ＲＩＯ２＜０：３＞、Ｂ６＿ＲＩＯ１＜０：３＞、Ｂ６＿ＲＩＯ２＜０：３＞、Ｂ７＿ＲＩＯ１＜０：３＞、Ｂ７＿ＲＩＯ２＜０：３＞が占める全体的な面積が、図２Ｃに示された本発明の第１の実施形態に係る半導体メモリ装置に比べ１／２に減少したことが分かる。
図３は、図２Ａに示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路を示した回路図である。
同図に示すように、本発明の第１の実施形態に係る、カラム方向に配置された複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７とリダンダンシセルブロックＲ１とからなるバンクを備える半導体メモリ装置のセルカラムリペア回路は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７からそれぞれデータを入出力する複数のノーマルデータ入出力部３００と、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、リダンダンシセルブロックＲ１からデータを入出力するリダンダンシデータ入出力部３２０と、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、複数のノーマルデータ入出力部３００とリダンダンシデータ入出力部３２０とを選択的に複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞に接続させる接続選択部３４０と、第２の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ２、ＷＴ ＳＴＲＯＢＥ２に応じて、複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞と複数のグローバルデータラインＧＩＯ＿０＜０＞、ＧＩＯ＿１＜０＞、ＧＩＯ＿２＜０＞、ＧＩＯ＿３＜０＞、ＧＩＯ＿４＜０＞、ＧＩＯ＿５＜０＞、ＧＩＯ＿６＜０＞、ＧＩＯ＿７＜０＞との間でデータを入出力する複数のローカルデータ入出力部３６０とを備える。
ここで、複数のノーマルデータ入出力部３００は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞との間でデータを入出力する。
また、リダンダンシデータ入出力部３２０は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、リダンダンシセルブロックＲ１とリダンダンシデータラインＲＩＯ＜０＞との間でデータを入出力する。
そして、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞のうち、リペア対象としてノーマルデータラインを選択し、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞のうち、リペア対象としてノーマルデータラインを除外した残りのノーマルデータラインとリダンダンシデータラインＲＩＯ＜０＞とが複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞にそれぞれ接続されるようにする。
また、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに対応してその論理レベルがそれぞれ決定される複数の接続選択信号ＩＯＳＥＬ＜０：７＞を生成する接続選択信号生成部３４２と、複数の接続選択信号ＩＯＳＥＬ＜０：７＞にそれぞれ応じて、各々のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞とリダンダンシデータラインＲＩＯ＜０＞とのうち、いずれか１つのラインを複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞にそれぞれ接続させる複数の接続制御部３４４＜０：７＞とを備える。
また、複数の接続制御部３４４＜０：７＞は、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞がそれぞれ複数の第１の入力端に接続され、リダンダンシデータラインＲＩＯ＜０＞が共通に複数の第２の入力端に接続され、複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞がそれぞれ複数の出力端に接続され、複数の接続選択信号ＩＯＳＥＬ＜０：７＞にそれぞれ応じて、複数の出力端のうち、いずれか１つの出力端が内部の第２の入力端と接続され、残りの出力端が内部の第１の入力端と接続される形で動作するようになる。例えば、複数の接続制御部３４４＜０：７＞で複数の接続選択信号ＩＯＳＥＬ＜０：７＞のうち、第３の信号ＩＯＳＥＬ＜３＞のみが活性化されると、残りの接続選択信号ＩＯＳＥＬ＜０：２＞、ＩＯＳＥＬ＜４：７＞が全て非活性化される状態になり、それにより、複数の接続制御部３４４＜０：７＞のうち、第３の接続制御部３４４＜３＞のみで第２の入力端と出力端とが接続されて、リダンダンシデータラインＲＩＯ＜０＞が第３のローカルデータラインＢＩＯ＿３＜０＞と接続され、残りの第０の接続制御部ないし第２の接続制御部３４４＜０：２＞と第４の接続制御部ないし第７の接続制御部３４４＜４：７＞とでは、第１の入力端と出力端とが接続され、第０のノーマルデータラインないし第２のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞と第４のノーマルデータラインないし第７のノーマルデータラインＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞とが、第０のローカルデータラインないし第２のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞と第４のローカルデータラインないし第７のローカルデータラインＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞とに接続される。
図４は、図２Ａに示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路を図３の図面より詳細に示した回路図である。
同図に示すように、本発明の第１の実施形態に係る、カラム方向に配置された複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７とリダンダンシセルブロックＲ１とからなるバンクを備える半導体メモリ装置のセルカラムリペア回路は、図３に示したものと同様に、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７からそれぞれデータを入出力する複数のノーマルデータ入出力部３００と、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、リダンダンシセルブロックＲ１からデータを入出力するリダンダンシデータ入出力部３２０と、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、複数のノーマルデータ入出力部３００とリダンダンシデータ入出力部３２０とを選択的に複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞に接続させる接続選択部３４０と、第２の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ２、ＷＴ ＳＴＲＯＢＥ２に応じて、複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞と複数のグローバルデータラインＧＩＯ＿０＜０＞、ＧＩＯ＿１＜０＞、ＧＩＯ＿２＜０＞、ＧＩＯ＿３＜０＞、ＧＩＯ＿４＜０＞、ＧＩＯ＿５＜０＞、ＧＩＯ＿６＜０＞、ＧＩＯ＿７＜０＞との間でデータを入出力する複数のローカルデータ入出力部３６０とを備える。
ここで、複数のノーマルデータ入出力部３００は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞との間でデータを入出力する。
また、リダンダンシデータ入出力部３２０は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、リダンダンシセルブロックＲ１とリダンダンシデータラインＲＩＯ＜０＞との間でデータを入出力する。
そして、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞のうち、リペア対象としてノーマルデータラインを選択し、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞のうち、リペア対象としてノーマルデータラインを除外した残りのノーマルデータラインとリダンダンシデータラインＲＩＯ＜０＞とが複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞にそれぞれ接続されるようにする。
また、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに対応してその論理レベルがそれぞれ決定される複数の接続選択信号ＩＯＳＥＬ＜０：７＞を生成する接続選択信号生成部３４２と、複数の接続選択信号ＩＯＳＥＬ＜０：７＞にそれぞれ応じて、各々のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞とリダンダンシデータラインＲＩＯ＜０＞とのうち、いずれか１つのラインを複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞にそれぞれ接続させる複数の接続制御部３４４＜０：７＞とを備える。
そして、図３では表現していない構成要素を下記のようにさらに備える。
まず、複数のローカルデータラインＢＩＯ＿０＜０＞、ＢＩＯ＿１＜０＞、ＢＩＯ＿２＜０＞、ＢＩＯ＿３＜０＞、ＢＩＯ＿４＜０＞、ＢＩＯ＿５＜０＞、ＢＩＯ＿６＜０＞、ＢＩＯ＿７＜０＞にそれぞれ接続されて、そのデータを並列に圧縮テストする圧縮テスト動作部３１０をさらに備える。
また、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞にそれぞれ接続されて、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力周期に対応する第１の時間の間、各々のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞に載置されたデータをラッチする複数のノーマルデータラッチ部３３０と、リダンダンシデータラインＲＩＯ＜０＞に接続されて、第１の時間の間、リダンダンシデータラインＲＩＯ＜０＞に載置されたデータをラッチするリダンダンシデータラッチ部３５０とをさらに備える。
ここで、第１の時間は、半導体メモリ装置に印加されるカラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力時点より遅れて設定された時点からクロックをカウントして決定される時間であって、詳細な事項は、図５の動作タイミング図を説明する部分において説明する。
前述した図４の構成のうち、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞が１つのリダンダンシデータラインＲＩＯ＜０＞を共有してリダンダンシ動作を行うことは、図３の構成と同様であるが、リダンダンシデータラインＲＩＯ＜０＞の数が１つよりさらに多い数ＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞に増えている状態になることが分かる。
これは、複数のノーマルデータラインＬＩＯ＿Ｏ０＜０＞、ＬＩＯ＿Ｏ１＜０＞、ＬＩＯ＿Ｏ２＜０＞、ＬＩＯ＿Ｏ３＜０＞、ＬＩＯ＿Ｏ４＜０＞、ＬＩＯ＿Ｏ５＜０＞、ＬＩＯ＿Ｏ６＜０＞、ＬＩＯ＿Ｏ７＜０＞は、実際には８つよりさらに多い数が含まれているということを意味し、図４に示された構成では、半導体メモリ装置のデータ入出力帯域幅を「Ｘ８」と仮定することにより、８組の複数のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞と８つのリダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞とを備えて、１組の複数のノーマルデータライン当たり、１つのリダンダンシデータラインを共有してリダンダンシ動作を行う形になることが分かる。このように、８組の複数のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞を備えるので、それにより、複数のグローバルデータラインＧＩＯ＿０＜０＞、ＧＩＯ＿１＜０＞、ＧＩＯ＿２＜０＞、ＧＩＯ＿３＜０＞、ＧＩＯ＿４＜０＞、ＧＩＯ＿５＜０＞、ＧＩＯ＿６＜０＞、ＧＩＯ＿７＜０＞も８組の複数のグローバルデータラインＧＩＯ＿０＜０：７＞、ＧＩＯ＿１＜０：７＞、ＧＩＯ＿２＜０：７＞、ＧＩＯ＿３＜０：７＞、ＧＩＯ＿４＜０：７＞、ＧＩＯ＿５＜０：７＞、ＧＩＯ＿６＜０：７＞、ＧＩＯ＿７＜０：７＞を備えることが分かる。
前述したように、図３に示された半導体メモリ装置の構成は、実際に図４に示された半導体メモリ装置の構成のように、さらに詳しく図示して拡張できる。したがって、図３において開示されていたノーマルデータ入出力部３００と、リダンダンシデータ入出力部３２０と、接続選択部３４０と、ローカルデータ入出力部３６０とのような構成が８組重なって図示されるとき、図４の構成のような形となる。
そして、図４に示された構成は、次のように、さらに広く拡張して表現することができる。
また、図４に示すように、本発明の第１の実施形態に係る、カラム方向に配置されたＭ個のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７とＫ個のリダンダンシセルブロックＲ０とを備える半導体メモリ装置のセルカラムリペア回路は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、Ｍ個のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７からそれぞれＮビットずつのデータを入出力するＭ個のノーマルデータ入出力部３００＜０：７＞と、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、Ｋ個のリダンダンシセルブロックＲ１と｛Ｋ×Ｎ｝からそれぞれＮビットずつのデータを入出力するＫ個のリダンダンシデータ入出力部３２０と、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、Ｍ個のノーマルデータ入出力部３００＜０：７＞とＫ個のリダンダンシデータ入出力部３２０とをＮビットずつ選択的に｛Ｍ×Ｎ｝個のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞に接続させる接続選択部３４０と、第２の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ２、ＷＴ ＳＴＲＯＢＥ２に応じて、｛Ｍ×Ｎ｝個のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞と｛Ｍ×Ｎ｝個のグローバルデータラインＧＩＯ＿０＜０：７＞、ＧＩＯ＿１＜０：７＞、ＧＩＯ＿２＜０：７＞、ＧＩＯ＿３＜０：７＞、ＧＩＯ＿４＜０：７＞、ＧＩＯ＿５＜０：７＞、ＧＩＯ＿６＜０：７＞、ＧＩＯ＿７＜０：７＞との間でそれぞれＮビットずつのデータを入出力するＭ個のローカルデータ入出力部３６０＜０：７＞とを備える。
ここで、接続選択部３４０は、｛Ｍ÷Ｋ｝個のノーマルデータ入出力部３００＜０：７＞と１つのリダンダンシ入出力部３２０とをＮビットずつ選択的にＮ個のローカルデータラインＢＩＯ＿Ｍ＜０：７＞に接続させる。
そして、Ｍ個のノーマルデータ入出力部３００＜０：７＞は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、Ｍ個のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７と｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞との間でそれぞれＮビットずつのデータを入出力する。
また、Ｋ個のリダンダンシデータ入出力部３２０は、第１の入出力ストローブ信号ＲＤ ＳＴＲＯＢＥ１、ＷＴ ＳＴＲＯＢＥ１に応じて、Ｋ個のリダンダンシセルブロックＲ１と｛Ｋ×Ｎ｝個のリダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞との間でそれぞれＮビットずつのデータを入出力する。
そして、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに応じて、｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞のうち、リペア対象ノーマルデータラインを選択（最小０個から最大｛Ｋ×Ｎ｝個を選択可能である）し、｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞のうち、リペア対象ノーマルデータラインを除外した残りのデータライン（最大｛Ｍ×Ｎ｝個から最小｛（Ｍ−Ｋ）×Ｎ｝である）と｛Ｋ×Ｎ｝個のリダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞とのうち、リペア対象ノーマルデータラインに対応するリダンダンシデータラインが｛Ｍ×Ｎ｝個のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞にそれぞれ接続されるようにする。
また、接続選択部３４０は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲに対応してその論理レベルがそれぞれ決定されるＭ個の接続選択信号ＩＯＳＥＬ＜０：７＞を生成する接続選択信号生成部３４２と、Ｍ個の接続選択信号ＩＯＳＥＬ＜０：７＞に応じて、｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞のうち、選択された最小０個から最大｛Ｋ×Ｎ｝個のラインを除外した残りのラインと｛Ｋ×Ｎ｝個のリダンダンシーデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞とのうち、選択された最大｛Ｋ×Ｎ｝個から最小０個のラインを｛Ｍ×Ｎ｝個のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞にそれぞれ接続させるＭ個の接続制御部３４４＜０：７＞とを備える。
また、Ｍ個の接続制御部３４４＜０：７＞は、｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞がそれぞれＮビット単位ずつＭ個の第１の入力端に接続され、｛Ｋ×Ｎ｝個のリダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞がそれぞれＮビット単位ずつＭ個の第２の入力端に接続（｛Ｍ＝Ｋ｝個の第２の入力端が１つのリダンダンシデータラインを共有して接続される）され、｛Ｍ×Ｎ｝個のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞がそれぞれＮビット単位ずつＭ個の出力端に接続され、Ｍ個の接続選択信号ＩＯＳＥＬ＜０：７＞にそれぞれ応じて、Ｍ個の出力端のうち、選択された最小０個から最大Ｋ個の出力端がＮビット単位ずつ内部の第２の入力端と接続され、残りの出力端が内部のＮビット単位ずつ第１の入力端と接続される形で動作するようになる。例えば、複数の接続制御部３４４＜０：７＞において複数の接続選択信号ＩＯＳＥＬ＜０：７＞のうち、第３の信号ＩＯＳＥＬ＜３＞のみが活性化されると、残りの接続選択信号ＩＯＳＥＬ＜０：２＞、ＩＯＳＥＬ＜４：７＞が全て非活性化される状態になり、それにより、複数の接続制御部３４４＜０：７＞のうち、第３の接続制御部３４４＜３＞のみで第２の入力端と出力端とが接続されて、リダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞が第３のローカルデータラインＢＩＯ＿３＜０：７＞と８ビット単位ずつ接続され、残りの第０の接続制御部ないし第２の接続制御部３４４＜０：２＞と第４の接続制御部ないし第７の接続制御部３４４＜４：７＞とでは、第１の入力端と出力端とが接続されて、第０のノーマルデータラインないし第２のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞と第４のノーマルデータラインないし第７のノーマルデータラインＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞とが第０のローカルデータラインないし第２のローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞と第４のローカルデータラインないし第７のローカルデータラインＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞とに８ビット単位ずつ接続される。
また、｛Ｍ×Ｎ｝個ローカルデータラインＢＩＯ＿０＜０：７＞、ＢＩＯ＿１＜０：７＞、ＢＩＯ＿２＜０：７＞、ＢＩＯ＿３＜０：７＞、ＢＩＯ＿４＜０：７＞、ＢＩＯ＿５＜０：７＞、ＢＩＯ＿６＜０：７＞、ＢＩＯ＿７＜０：７＞にそれぞれ接続されて、そのデータを並列に圧縮テストする圧縮テスト動作部３１０をさらに備える。
そして、｛Ｍ×Ｎ｝個のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞にそれぞれ接続されて、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力周期に対応する第１の時間の間、各々のノーマルデータラインＬＩＯ＿Ｏ０＜０：７＞、ＬＩＯ＿Ｏ１＜０：７＞、ＬＩＯ＿Ｏ２＜０：７＞、ＬＩＯ＿Ｏ３＜０：７＞、ＬＩＯ＿Ｏ４＜０：７＞、ＬＩＯ＿Ｏ５＜０：７＞、ＬＩＯ＿Ｏ６＜０：７＞、ＬＩＯ＿Ｏ７＜０：７＞に載置されたデータをラッチする｛Ｍ×Ｎ｝個のノーマルデータラッチ部３３０と、｛Ｋ×Ｎ｝個のリダンダンシデータラインＲＩＯ＜０＞、ＲＩＯ＜１＞、ＲＩＯ＜２＞、ＲＩＯ＜３＞、ＲＩＯ＜４＞、ＲＩＯ＜５＞、ＲＩＯ＜６＞、ＲＩＯ＜７＞に接続されて、第１の時間の間、リダンダンシデータラインＲＩＯ＜０＞に載置されたデータをラッチする｛Ｋ×Ｎ｝個のリダンダンシデータラッチ部３５０とをさらに備える。
このとき、ノーマルセルブロックの数に対応する「Ｍ」は、リダンダンシセルブロックの数に対応する「Ｋ」より少なくとも２倍以上大きい自然数に設定され、図４による構成では、「Ｍ」は「８」になり、「Ｋ」は「１」になる。また、「Ｎ」は、半導体メモリ装置のデータ入出力帯域幅の大きさになり、図４による構成において、「Ｎ」は「８」になる。
このように、「Ｍ」、「Ｋ」、「Ｎ」の変数を用いて本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路を説明した理由は、図２Ｂ及び図２Ｄに示された本発明の第２の実施形態に係る半導体メモリ装置のセルカラムリペア回路の場合にも、変数「Ｍ」、「Ｋ」、「Ｎ」の値を適用して表現することが可能なためである。すなわち、図２Ｂ及び図２Ｄに示された本発明の第２の実施形態に係る半導体メモリ装置のセルカラムリペア回路は、「Ｍ」は「８」になり、「Ｋ」は「２」になり、「Ｎ」は「８」に決定して、図４のような構成に適用すれば、詳細に表現することが可能である。
図５は、図３及び図４に示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路の読み出し動作を説明するために示したタイミング図である。
同図に示すように、本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路は、まず、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが印加されて、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルがロジック「ハイ」（Ｈｉｇｈ）またはロジック「ロー」（Ｌｏｗ）に決定される動作を介して、その動作が始まる。このとき、複数の接続選択信号ＩＯＳＥＬ＜０：７＞が１回ロジック「ハイ」またはロジック「ロー」の論理レベルに決定された後、この状態を維持する第１の時間は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力周期に対応するようになる。例えば、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが４回のクロック周期（４ｔｃｋ）毎に入力されると仮定すれば、複数の接続選択信号ＩＯＳＥＬ＜０：７＞も４回のクロック周期（４ｔｃｋ）毎に論理レベルが１回ずつ決定される。
このように、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが印加されて、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが決定される動作とは別途に、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力時点より遅れて設定された時点から、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１が第２の時間の間活性化されて、ノーマルデータ入出力部３００及びリダンダンシデータ入出力部３２０を動作させる。すなわち、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力周期毎に第２の時間の分だけ活性化され、このとき、第２の時間は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力時点より遅れて設定された時点からクロックをカウントして決定するようになる時間であり、第１の時間より短い時間となる。例えば、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが印加された後、１回のクロック周期（１ｔｃｋ）時間が過ぎたとき、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１が非活性化状態から活性化状態に遷移し、その後、２回のクロック周期（２ｔｃｋ）の間、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１が活性化状態を維持してから、非活性化状態に遷移する形で動作することができる。
したがって、図５に示されたように、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１は、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが決定された後、十分なマージンを有した状態で活性化状態を維持し、非活性化された後でも十分なマージンを有した後に複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが変動するようになるので、ノーマルデータ入出力部３００及びリダンダンシデータ入出力部３２０は、常に安定したマージンを有した状態で動作する。
そして、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが印加されて、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが決定される動作とは別に、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力時点より遅れて設定された時点から、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２が第２の時間の間活性化されて、ローカルデータ入出力部３６０を動作させる。このとき、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２は、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１の活性化時点と同じ時点で活性化されるか、またはそれより少し遅れた時点で活性化されて、第２の時間の間、活性化状態を維持するようになる。すなわち、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２は、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲの入力周期毎に第２の時間の分だけ活性化され、その活性化期間の時点は、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１の活性化期間と一致するか、または少し遅れた時点になる。例えば、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲが印加された後、１回のクロック周期（１ｔｃｋ）時間が過ぎたとき、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２が非活性化状態から活性化状態に遷移し、その後、２回のクロック周期（２ｔｃｋ）の間、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２が活性化状態を維持してから、非活性化状態に遷移する形で動作することができる。
したがって、図５に示されたように、第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２は、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが決定された後、十分なマージンを有した状態で活性化状態を維持し、非活性化された後でも十分なマージンを有した後に複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルが変動するようになるので、ローカルデータ入出力部３６０は、常に安定したマージンを有した状態で動作する。また、第１のストローブ信号ＲＤ ＳＴＲＯＢＥ１の活性化期間に比べて第２のストローブ信号ＲＤ ＳＴＲＯＢＥ２の活性化期間が同じ形になるか、または少し遅れた形になるので、ノーマルデータ入出力部３００及びリダンダンシデータ入出力部３２０の動作とローカルデータ入出力部３６０の動作とが互いに有機的に連動されて動作する。
図６は、図３及び図４に示された本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路の動作を制御するための接続選択信号を生成する回路を詳細に示した回路図である。
同図に示すように、本発明の第１の実施形態に係る半導体メモリ装置のセルカラムリペア回路の構成要素のうち、接続選択信号生成部３４２は、複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７のうち、リダンダンシセルブロックＲ１に含まれた複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞に対応する複数のリペア対象ノーマルセルブロックをそれぞれ選択する複数のセルブロック選択部３４２２Ｌ＜０：７＞、３４２２Ｒ＜０：７＞と、カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲとリペア対象カラムアドレスＣＯＬＵＭＮ＿ＡＤＤＲとを比較し、その結果に応じて、各々のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７に含まれた複数のノーマルセルラインＮＳＹＩ＜０：Ｌ＞のうち、リダンダンシセルブロックＲ１に含まれた複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞に対応する複数のリペア対象ノーマルセルラインをそれぞれ選択する複数のセルライン選択部３４２４Ｌ＜０：７＞、３４２４Ｒ＜０：７＞と、複数のセルブロック選択部３４２２Ｌ＜０：７＞、３４２２Ｒ＜０：７＞の出力信号ＦＬ０＜０：２＞、ＦＬ１＜０：２＞、ＦＬ２＜０：２＞、ＦＬ３＜０：２＞、ＦＬ４＜０：２＞、ＦＬ５＜０：２＞、ＦＬ６＜０：２＞、ＦＬ７＜０：２＞、ＦＲ０＜０：２＞、ＦＲ１＜０：２＞、ＦＲ２＜０：２＞、ＦＲ３＜０：２＞、ＦＲ４＜０：２＞、ＦＲ５＜０：２＞、ＦＲ６＜０：２＞、ＦＲ７＜０：２＞と、複数のセルライン選択部３４２４Ｌ＜０：７＞、３４２４Ｒ＜０：７＞の出力信号ＳＹＥＢＬ＜０＞、ＳＹＥＢＬ＜１＞、ＳＹＥＢＬ＜２＞、ＳＹＥＢＬ＜３＞、ＳＹＥＢＬ＜４＞、ＳＹＥＢＬ＜５＞、ＳＹＥＢＬ＜６＞、ＳＹＥＢＬ＜７＞、ＳＹＥＢＲ＜０＞、ＳＹＥＢＲ＜１＞、ＳＹＥＢＲ＜２＞、ＳＹＥＢＲ＜３＞、ＳＹＥＢＲ＜４＞、ＳＹＥＢＲ＜５＞、ＳＹＥＢＲ＜６＞、ＳＹＥＢＲ＜７＞にそれぞれ応じて、複数の接続選択信号ＩＯＳＥＬ＜０：７＞の論理レベルをそれぞれ決定する複数の接続選択信号出力部３４２６Ｌ＜０：７＞、３４２６Ｒ＜０：７＞とを備える。
このような接続選択信号生成部３４０の構成において、複数のセルライン選択部３４２４Ｌ＜０：７＞、３４２４Ｒ＜０：７＞の構成は、図７を参照すれば分かるように、従来技術において既に広く利用されていたヒューズ選択方式を利用している。すなわち、複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞が、複数のノーマルセルラインＮＳＹＩ＜０：Ｌ＞のうちどのノーマルセルラインをリペアすべきであるかを決定する構成であって、テストを介して、各々のセルライン選択部３４２４Ｌ＜０：７＞、３４２４Ｒ＜０：７＞に含まれたアドレスヒューズＡＤＤＲＥＳＳＦＵＳＥ＜３：９＞のカット可否が予め決定されている。
そして、接続選択信号生成部３４０の構成において、複数のセルブロック選択部３４２２Ｌ＜０：７＞、３４２２Ｒ＜０：７＞は、ヒューズ選択によって複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞が複数のノーマルセルブロックＯ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７のうち、どのノーマルセルブロックに属したノーマルセルラインをリペアすべきであるかを決定する構成である。図８に示すように、パワーアップ信号ＰＷＲＵＰが活性化されるとき、ヒューズ選択によって出力信号ＦＬ＜０：７＞、ＦＲ＜０：７＞の値が直ちに決定されることが分かる。このとき、複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞がそれぞれリペアするノーマルセルブロックの種類は、互いに重なることもある。例えば、複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞を、全て１つのノーマルセルブロックのみをリペアするのに用いることもできる。
そして、接続選択信号生成部３４０の構成において、接続選択信号出力部３４２６Ｌ＜０：７＞、３４２６Ｒ＜０：７＞は、図９を参照すれば、複数のセルブロック選択部３４２２Ｌ＜０：７＞、３４２２Ｒ＜０：７＞の動作によるリペア対象ノーマルセルブロック情報と複数のセルライン選択部３４２４Ｌ＜０：７＞、３４２４Ｒ＜０：７＞の動作によるリペア対象ノーマルセルライン情報とを適宜混合して、リペア用途が決定された複数のリダンダンシセルラインＲＳＹＩＬ＜０：７＞、ＲＳＹＩＲ＜０：７＞を直接制御する接続選択信号ＩＯＳＥＬ＜０：７＞を生成する動作を行う。
以上で説明したように、本発明の実施形態を適用すれば、複数のノーマルカラムメモリセルブロックの他に、リダンダンシカラムセルラインのみを集めておいたリダンダンシセルブロックを別に備えることにより、複数のノーマルカラムメモリセルブロックが全てリダンダンシカラムセルブロックを共有してリダンダンシ動作を行うことができるようになる。すなわち、複数のカラムメモリセルブロックがリダンダンシカラムセルラインを共有して使用できるようになる。これにより、カラムリペア効率を大きく向上させるという効果がある。
また、各々のノーマルカラムメモリセルブロック毎にリダンダンシカラムセルラインを含める必要がないので、半導体メモリ装置の面積が増えることを防止するという効果がある。
このような効果は、実際にシミュレーションによって確認してみた結果、図１に示されたような、従来技術の方式において歩留まりが８０％である場合、本発明の実施形態のような方式において歩留まりが９２％まで上昇し、取得ダイスの数は、従来技術の方式において１３５３個である場合、本発明の実施形態のような方式において１４６４個に増加することによって証明された。
以上で説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
例えば、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類が異なるように実現されるべきであろう。
Ｏ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７ 複数のノーマルセルブロック
Ｒ１ リダンダンシセルブロック
３００ ノーマルデータ入出力部
３２０ リダンダンシデータ入出力部
３４０ 接続選択部
３４２ 接続選択信号生成部
３４４＜０：７＞ 複数の接続制御部
３６０ ローカルデータ入出力部

Claims (29)

  1. カラム方向に配置された複数のノーマルセルブロックとリダンダンシセルブロックとからなるバンクを備える半導体メモリ装置であって、
    第１の入出力ストローブ信号に応じて、前記複数のノーマルセルブロックからそれぞれデータを入出力する複数のノーマルデータ入出力部と、
    前記第１の入出力ストローブ信号に応じて、前記リダンダンシセルブロックからデータを入出力するリダンダンシデータ入出力部と、
    カラムアドレスに応じて、前記複数のノーマルデータ入出力部と前記リダンダンシデータ入出力部とを選択的に複数のローカルデータラインに接続させる接続選択部と、
    を備えることを特徴とする半導体メモリ装置。
  2. 第２の入出力ストローブ信号に応じて、前記複数のローカルデータラインと複数のグローバルデータラインとの間でそれぞれデータを入出力する複数のローカルデータ入出力部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記複数のノーマルデータ入出力部が、
    前記第１の入出力ストローブ信号に応じて、前記複数のノーマルセルブロックと複数のノーマルデータラインとの間でデータを入出力することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記リダンダンシデータ入出力部が、
    前記第１の入出力ストローブ信号に応じて、前記リダンダンシセルブロックとリダンダンシデータラインとの間でデータを入出力することを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記接続選択部が、
    前記カラムアドレスに応じて、前記複数のノーマルデータラインのうち、リペア対象ノーマルデータラインを選択し、
    前記複数のノーマルデータラインのうち、前記リペア対象ノーマルデータラインを除外した残りのノーマルデータラインと前記リダンダンシラインとが前記複数のローカルラインにそれぞれ接続されるようにすることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記接続選択部が、
    前記カラムアドレスに対応してその論理レベルがそれぞれ決定される複数の接続選択信号を生成する接続選択信号生成部と、
    前記複数の接続選択信号にそれぞれ応じて、各々のノーマルデータラインと前記リダンダンシデータラインとのうち、いずれか１つのラインを前記複数のローカルデータラインにそれぞれ接続させる複数の接続制御部と、
    を備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記接続選択信号生成部が、
    前記複数のノーマルセルブロックのうち、前記リダンダンシセルブロックに含まれた複数のリダンダンシセルラインに対応する複数のリペア対象ノーマルセルブロックをそれぞれ選択する複数のセルブロック選択部と、
    前記カラムアドレスとリペア対象カラムアドレスとを比較し、その結果に応じて、各々のノーマルセルブロックに含まれた複数のノーマルセルラインのうち、前記リダンダンシセルブロックに含まれた複数のリダンダンシセルラインに対応する複数のリペア対象ノーマルセルラインをそれぞれ選択する複数のセルライン選択部と、
    前記複数のセルブロック選択部及び前記複数のセルライン選択部の出力信号にそれぞれ応じて、前記複数の接続選択信号の論理レベルをそれぞれ決定する複数の接続選択信号出力部と、
    を備えることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記複数の接続制御部が、
    前記複数のノーマルデータラインがそれぞれ複数の第１の入力端に接続され、前記リダンダンシデータラインが共通に複数の第２の入力端に接続され、前記複数のローカルデータラインがそれぞれ複数の出力端に接続され、
    前記複数の接続選択信号にそれぞれ応じて、前記複数の出力端のうち、いずれか１つの出力端が内部の前記第２の入力端と接続され、残りの出力端が内部の前記第１の入力端と接続されることを特徴とする請求項６に記載の半導体メモリ装置。
  9. 前記複数のローカルデータラインにそれぞれ接続されて、そのデータを並列に圧縮テストする圧縮テスト動作部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記複数のノーマルデータラインにそれぞれ接続されて、前記カラムアドレスの入力周期に対応する第１の時間（前記カラムアドレスの入力時点より遅れて設定された時点からクロックをカウントして決定する）の間、それぞれのノーマルデータラインに載置されたデータをラッチする複数のノーマルデータラッチ部と、
    前記リダンダンシデータラインに接続されて、前記第１の時間の間、前記リダンダンシデータラインに載置されたデータをラッチするリダンダンシデータラッチ部と、
    をさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
  11. 前記第１のストローブ信号が、前記カラムアドレスの入力周期毎に第２の時間（前記カラムアドレスの入力時点より遅れて設定された時点からクロックをカウントして決定し、前記第１の時間より短い）の間活性化されて、前記複数のノーマルデータ入出力部及び前記リダンダンシデータ入出力部を動作させ、
    前記第２のストローブ信号が、前記カラムアドレスの入力周期毎に前記第１のストローブ信号と同じ時点または前記第１のストローブ信号より遅れた時点で前記第２の時間の間活性化されて、前記複数のローカルデータ入出力部を動作させることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. カラム方向に配置されたＭ個のノーマルセルブロックとＫ個のリダンダンシセルブロック（ＭはＫより少なくとも２倍以上大きい自然数である）とを備える半導体メモリ装置であって、
    第１の入出力ストローブ信号に応じて、前記Ｍ個のノーマルセルブロックからそれぞれＮビットずつのデータを入出力するＭ個のノーマルデータ入出力部と、
    前記第１の入出力ストローブ信号に応じて、前記Ｋ個のリダンダンシセルブロックからそれぞれＮビットずつのデータを入出力するＫ個のリダンダンシデータ入出力部と、
    カラムアドレスに応じて、前記Ｍ個のノーマルデータ入出力部と前記Ｋ個のリダンダンシ入出力部とをＮビットずつ選択的に｛Ｍ×Ｎ｝個のローカルデータラインに接続させる接続選択部と、
    を備えることを特徴とする半導体メモリ装置。
  13. 第２の入出力ストローブ信号に応じて、前記｛Ｍ×Ｎ｝個のローカルデータラインと｛Ｍ×Ｎ｝個のグローバルデータラインとの間でそれぞれＮビットずつのデータを入出力するＭ個のローカルデータ入出力部とをさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記接続選択部が、
    ｛Ｍ÷Ｋ｝個のノーマルデータ入出力部と１個のリダンダンシ入出力部とをＮビットずつ選択的にＮ個のローカルデータラインに接続させることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記Ｍ個のノーマルデータ入出力部が、
    前記第１の入出力ストローブ信号に応じて、前記Ｍ個のノーマルセルブロックと｛Ｍ×Ｎ｝個のノーマルデータラインとの間でそれぞれＮビットずつのデータを入出力することを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記Ｋ個のリダンダンシデータ入出力部が、
    前記第１の入出力ストローブ信号に応じて、前記Ｋ個のリダンダンシセルブロックと｛Ｋ×Ｎ｝個のリダンダンシデータラインとの間でそれぞれＮビットずつのデータを入出力することを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記接続選択部が、
    前記カラムアドレスに応じて、前記｛Ｍ×Ｎ｝個のノーマルデータラインのうち、リペア対象ノーマルデータラインを選択（最小０個から最大｛Ｋ×Ｎ｝個を選択可能である）し、
    前記｛Ｍ×Ｎ｝個のノーマルデータラインのうち、前記リペア対象ノーマルデータラインを除外した残りのノーマルデータライン（最大｛Ｍ×Ｎ｝個から最小｛（Ｍ−Ｋ）×Ｎ｝個である）と、前記｛Ｋ×Ｎ｝個のリダンダンシデータラインのうち、前記リペア対象ノーマルデータラインに対応するリダンダンシデータラインとが、｛Ｍ×Ｎ｝個のローカルデータラインにそれぞれ接続されるようにすることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記接続選択部が、
    前記カラムアドレスに対応して、その論理レベルがそれぞれ決定されるＭ個の接続選択信号を生成する接続選択信号生成部と、
    前記Ｍ個の接続選択信号に応じて、前記｛Ｍ×Ｎ｝個のノーマルデータラインのうち、選択された最小０個から最大｛Ｋ×Ｎ｝個のラインを除外した残りのラインと、前記｛Ｋ×Ｎ｝個のリダンダンシデータラインのうち、選択された最大｛Ｋ×Ｎ｝個から最小０個のラインとを、前記｛Ｍ×Ｎ｝個のローカルデータラインにＮビット単位でそれぞれ接続させるＭ個の接続制御部と、
    を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記接続選択信号生成部が、
    前記Ｍ個のノーマルセルブロックのうち、前記Ｋ個のリダンダンシセルブロックに含まれた｛Ｋ×Ｒ｝個のリダンダンシセルラインに対応する｛Ｋ×Ｒ｝個のリペア対象ノーマルセルブロックをそれぞれ選択する｛Ｋ×Ｒ｝個のセルブロック選択部と、
    前記カラムアドレスとリペア対象カラムアドレスとを比較し、その結果に応じて、前記Ｍ個のノーマルセルブロックに含まれた｛Ｍ×Ｓ｝個のノーマルセルラインのうち、前記｛Ｋ×Ｒ｝個のリダンダンシセルラインに対応する｛Ｋ×Ｒ｝個のリペア対象ノーマルセルラインをそれぞれ選択する｛Ｋ×Ｒ｝個のセルライン選択部と、
    前記｛Ｋ×Ｒ｝個のセルブロック選択部及び前記｛Ｋ×Ｒ｝個のセルライン選択部から出力される信号にそれぞれ応じて、前記Ｍ個の接続選択信号の論理レベルをそれぞれ決定するＭ個の接続選択信号出力部と、
    を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記Ｍ個の接続制御部が、
    前記｛Ｍ×Ｎ｝個のノーマルデータラインがそれぞれＮビット単位ずつＭ個の第１の入力端に接続され、前記｛Ｋ×Ｎ｝個のリダンダンシデータラインがそれぞれＮビット単位ずつＭ個の第２の入力端に接続（｛Ｍ×Ｋ｝個の第２の入力端が１個のリダンダンシデータラインを共有して接続される）され、前記｛Ｍ×Ｎ｝個のローカルデータラインがそれぞれＮビット単位ずつＭ個の出力端に接続され、
    前記Ｍ個の接続選択信号に各々応じて、前記Ｍ個の出力端のうち、選択された最小０個から最大Ｋ個の出力端がＮビット単位ずつ内部の前記第２の入力端と接続され、残りの出力端が内部のＮビット単位ずつ前記第１の入力端と接続されることを特徴とする請求項１８に記載の半導体メモリ装置。
  21. 前記｛Ｍ×Ｎ｝個のローカルデータラインにそれぞれ接続されて、そのデータを並列に圧縮テストする圧縮テスト動作部をさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  22. 前記｛Ｍ×Ｎ｝個のノーマルデータラインにそれぞれ接続されて、前記カラムアドレスの入力周期に対応する第１の時間（前記カラムアドレスの入力時点より遅れて設定された時点からクロックをカウントして決定する）の間、各々のノーマルデータラインに載置されたデータをラッチする｛Ｍ×Ｎ｝個のノーマルデータラッチ部と、
    前記｛Ｋ×Ｎ｝個のリダンダンシデータラインにそれぞれ接続されて、前記第１の時間の間、各々のリダンダンシデータラインに載置されたデータをラッチする｛Ｋ×Ｎ｝個のリダンダンシデータラッチ部と、
    をさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
  23. 前記第１のストローブ信号が、前記カラムアドレスの入力周期毎に第２の時間（前記カラムアドレスの入力時点より遅れて設定された時点からクロックをカウントして決定し、前記第１の時間より短い）の間活性化されて、前記｛Ｍ×Ｎ｝個のノーマルデータ入出力部及び前記｛Ｋ×Ｎ｝個のリダンダンシデータ入出力部を動作させ、
    前記第２のストローブ信号が、前記カラムアドレスの入力周期毎に前記第１のストローブ信号と同じ時点または前記第１のストローブ信号より遅れた時点で前記第２の時間の間活性化されて、前記｛Ｍ×Ｎ｝個のローカルデータ入出力部を動作させることを特徴とする請求項２２に記載の半導体メモリ装置。
  24. カラム方向に配置された複数のノーマルセルブロックグループ（それぞれ設定された個数のノーマルセルブロックを含む）と複数のリダンダンシセルブロックとからなるバンクを備える半導体メモリ装置であって、
    第１の入出力ストローブ信号に応じて、前記複数のノーマルセルブロックグループからデータを入出力する複数のノーマルデータ入出力グループ部と、
    前記第１の入出力ストローブ信号に応じて、前記複数のリダンダンシセルブロックからデータを入出力する複数のリダンダンシデータ入出力部と、
    カラムアドレスに応じて、前記複数のノーマルデータ入出力グループ部と前記複数のリダンダンシデータ入出力部とを選択的に複数のローカルデータライングループ（それぞれ設定された個数のローカルデータラインを含む）に接続させる接続選択部と、
    を備えることを特徴とする半導体メモリ装置。
  25. 第２の入出力ストローブ信号に応じて、前記複数のローカルデータライングループと複数のグローバルデータライングループ（それぞれ設定された個数のグローバルデータラインを含む）との間でそれぞれデータを入出力する複数のローカルデータ入出力グループ部と、
    をさらに備えることを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 前記複数のノーマルデータ入出力グループ部のそれぞれが、
    それぞれのノーマルセルブロックグループに含まれた設定された個数のノーマルセルブロックからそれぞれデータを入出力するための、設定された個数のノーマルデータ入出力部を備えることを特徴とする請求項２５に記載の半導体メモリ装置。
  27. 前記接続選択部が、
    前記カラムアドレスに応じて、前記複数のリダンダンシデータ入出力部のうち、いずれか１つのリダンダンシデータ入出力部と、
    前記複数のノーマルデータ入出力グループ部のうち、いずれか１つのノーマルデータ入出力グループ部に含まれた設定された個数のノーマルデータ入出力部とを、
    前記複数のローカルデータライングループのうち、いずれか１つのローカルデータライングループに含まれた設定された個数のローカルデータラインに選択的に接続させることを特徴とする請求項２６に記載の半導体メモリ装置。
  28. 前記複数のローカルデータライングループにそれぞれ含まれた設定された個数のローカルデータラインにそれぞれ接続されて、そのデータを並列に圧縮テストする圧縮テスト動作部をさらに備えることを特徴とする請求項２４に記載の半導体メモリ装置。
  29. 前記第１のストローブ信号が、前記カラムアドレスの入力周期毎に第２の時間（前記カラムアドレスの入力時点より遅れて設定された時点からクロックをカウントして決定し、前記第１の時間より短い）の間活性化されて、前記複数のノーマルデータ入出力グループ部及び前記リダンダンシデータ入出力部を動作させ、
    前記第２のストローブ信号が、前記カラムアドレスの入力周期毎に前記第１のストローブ信号と同じ時点または前記第１のストローブ信号より遅れた時点で前記第２時間の間活性化されて、前記複数のローカルデータ入出力グループ部を動作させることを特徴とする請求項２５に記載の半導体メモリ装置。
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