CN1112704C

CN1112704C - 具有改善可靠性的铁电随机存取存储器器件

Info

Publication number: CN1112704C
Application number: CN98117489A
Authority: CN
Inventors: 李镇宇; 金奇南; 郑东镇
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-09-08
Filing date: 1998-09-08
Publication date: 2003-06-25
Anticipated expiration: 2018-09-08
Also published as: TW430795B; JP3986686B2; CN1211040A; KR100297874B1; JPH11176169A; KR19990024829A; US6198651B1; JP2007242228A

Abstract

揭示了一种铁电随机存取存储器(FRAM)器件，包括一条字线，一条极板线，一条位线，和一个铁电存储单元。该铁电存储单元包括一个铁电电容器和一个选择晶体管。铁电电容器的一个电极经选择晶体管与位线耦合，其另一电极与极板线耦合，选择晶体管的控制极与字线耦合。该FRAM器件还包括一个用于产生提供至极板线的一个极板脉冲信号的极板脉冲发生器。根据不同的操作模式，产生的极板脉冲信号具有不同的电压电平。

Description

具有改善可靠性的铁电随机存取存储器器件

技术领域

本发明涉及一种具有铁电存储单元的铁电随机存取存储器器件，更具体地说是涉及具有一个极板脉冲发生器的存储器器件，该极板脉冲发生器可根据操作模式产生一个具有不同电压的极板信号。

背景技术

迄今为止，存储器系统的设计已经包含了多种存储器器件，如半导体存储器器件(即动态RAM，静态RAM，快擦写存储器)，磁盘和其他类似器件。这意味着为支持例如一台个人计算机中的全部存储空间，仅仅使用一种存储器器件是很难办到的。

特别是在半导体存储器领域中，存储器器件的发展一直所追求的就是，高密度，高速读/写操作，短存取时间，低能耗等等。但仍存在着类似于现有技术中的存储器器件的一个不可避免的局限。

为了解决上述问题，通过使用一种如锆钛酸铅(PZT)这样显示磁滞特性的铁电材料，已经研制出了一种具有在断电时还能保留数据的功能的铁电存储器。几个关于这种铁电存储器技术的例子已经被揭示，如IEEE固态电路杂志(1988年10月，第23卷，第5号，1171-1175页)中，名为“一个具有铁电存储单元的试验性的512位非易失性存储器”的文章，以及技术文章电子文摘(1998年2月4日，第32页)中，名为“一种将占领市场的新存储器技术”的文章。

正如本技术所熟知的，铁电材料具有自发极化特性。其自发极化方向根据一个电场的方向加以控制。现以典型的铁电材料，ABO₃类型的PbZrO₃分子为例进行说明。一个位于PbZrO₃分子中心的金属原子Zr(即锆)对应一个所施加的电场有两个稳态点。由于锆原子的位移，使得锆原子定位在两个稳态点的范围之内。因此，铁电材料在电场中显示出磁滞特性和极化度。

铁电随机存取存储器(以下称为“FRAM”)是应用铁电材料磁滞特性的半导体存储器器件中的一种。这种FRAM通过将极化度与二进制数据对应来获得非易失性存储特性，并且可以凭借非常快的反向极化速度进行读/写操作。

下面根据以上提到的文章对一个铁电存储器单元进行描述。图1显示一个铁电存储器单元MC的电路。该铁电存储器单元MC包括一个存取晶体管(也可称为“一个选择晶体管”或“一个充电转移晶体管”)Tr和一个铁电电容器C_F。该种存储器单元适用于大容量存储器。在FRAM的每个存储器单元中，铁电电容器C_F在其两个电极(也可称为“板电极”或“极板”)间插入了一种铁电材料。存取晶体管Tr连接在电容器C_F的两电极之一与一条位线BL之间，其栅极与一条字线相连。由于FRAM的晶体管可用一种熟悉的CMOS制造技术制造，因此FRAM在集成度方面比其他存储器更具优势。在图1中，符号Cjun表示一个在铁电电容器C_F和存取晶体管Tr之间的结电容，符号C_BL表示一个位线负载电容。

图2显示的是铁电电容器C_F的磁滞I-V切换回线。在图中，横坐标表示铁电电容器两极间的电势差，即电容器C_F两端间电压，纵坐标表示由自发极化所引发至铁电材料表面的充电量，即极化度(μC/cm²)。

如图2所示，如果铁电材料不被施加电场(即施加电压为零)，在极化区内一般不发生极化。当电压沿图中正向增加时，在正向充电极化区内极化度从零升至“A”点。在点“A”，所有区域都以一个方向极化，并且极化度最大(在一个饱和状态)。在这种情况下，极化度(即铁电材料中容纳的充电量)可表示为Qs，所施加的电压可表示为工作电压Vcc。此后，即使电压再次降低至零电压，极化度并不降低至零，而是保持在点“B”。铁电材料的充电量(即由剩余极化所得到的剩余极化度)可表示为Qr。

接着，如果电压沿图中负方向增加，在负反向充电极化区内极化度从点“B”变至点“C”。在点“C”，铁电材料的所有区域都以一个与点“A”极化方向相反的方向极化(或是饱和)。其极化度表示为-Qs，所施加的电压表示为工作电压-Vcc。此后，即使电压再次降低至零电压，极化度并不降低至零，而是保持在点“D”。其剩余极化度可表示为-Qr。如果电压再次沿正向增加，那么极化度将从点“D”变至点“A”。

如上所述，在两电极间插入有铁电材料的铁电电容器一旦被施加以一个可产生电场的电压，即使其电极被置为浮空态，其自发极化的极化方向仍可继续保持。因为有自发极化，铁电材料的表面充电并不因漏电流而自动消耗。如果为使极化度为零而不施加电压，极化方向仍可继续保持。

FRAM的读和写操作可通过极化反转实现，因而其操作速度是由极化反转的时间决定的。同时，铁电电容器的极化反转速度是由电容器面积，铁电薄层的厚度，施加的电压等等决定的，极化反转的速度单位通常是微秒(μs)。这意味着FRAM的操作速度可以快于电可擦可编程只读存储器(EEPROM)或快擦写存储器。

下面，将对FRAM的读和写操作进行描述。

在FRAM中，一个二进制数据信号对应于图2中显示的磁滞回线中的点“B”和点“D”。其中逻辑值“1”对应点“B”，逻辑值“0”对应点“D”。

再回到图1，在FRAM读写操作的一个初始化阶段，将执行一个检测存储单元中存储数据的操作。在该检测操作期间，位线BL保持为浮空态。存取晶体管Tr随后被字线WL导通，使得位线BL上的零电压施加到铁电电容器C_F的一个电极上并且一个Vcc脉冲信号电平被施加到电容器的另一电极上。此时，如果铁电电容器C_F中存储了一个逻辑值“1”，那么该电容器C_F的极化度将经由点“C”从点“B”变化至点“D”。其结果就是，一个大小为dQ的充电量被从铁电电容器C_F传送至位线BL，因此使位线BL上的电压增大。

相反，如果电容器C_F中存储了一个逻辑值“0”，那么该电容器C_F的极化度将从点“D”变化至点“C”然后又回到点“D”。在这种情况下，位线BL上的电压没有改变。应用一种众所周知的检测电路(未显示)将位线电压与一个基准电压进行比较。如果位线电压大于基准电压，则位线电压被增大至一个工作电压值(即Vcc电平)。否则，位线电压被降至零电压。

在以上提到的检测操作完成后，FRAM中的一个读或写操作开始执行。在一个实际的数据写操作过程中，一条数据线上的一个电压，如一个Vcc电平的电压(即逻辑数据“1”)或零电平(即逻辑数据“0”)，通过一个列选择器(参考图4，80)被传送至位线BL。经过一段预定时间后，铁电电容器C_F被施加以一个脉冲信号。然后，铁电电容器C_F的极化度从点“B”移动至点“D”，使得一个逻辑值数据“1”或“0”被写入存储单元。

如果一旦对存储了一个逻辑数据“1”(即在点“B”的极化度Qr)的存储单元执行了上述检测操作，或者对存储了一个逻辑数据“1”的铁电电容器C_F施加了一个脉冲信号，所存储的数据会因为铁电电容器C_F的磁滞特性被变为一个逻辑数据“0”(即在点“D”的极化度Qr)。因此，在写操作完成前，有必要将共同与字线WL相连的非易失性寻址存储单元中的相应铁电电容器C_F的数据状态恢复为其初始状态。该数据恢复被称为“写回”或“回复”。脉冲信号的Vcc电平被再次施加至已完成检测操作的存储单元的铁电电容器C_F上。因此，每一个非易失性寻址存储单元的铁电电容器C_F的极化度被从点“D”的-Qr(代表逻辑数据“0”)恢复至点“B”的Qr(代表逻辑数据“1”)。

如上所述，在读操作的一个检测操作中，位线BL保持在浮空状态。当一个Vcc电平的脉冲信号被施加到铁电电容器C_F时，位线BL的电压被提升至一个电压Vc，表示如下：

Vc = \frac{C_{PZT}}{C_{PZT} + C_{BL}} * V_{P}

其中Vc表示耦合电压，V_P表示施加到铁电电容器C_F另一电极上的一个电压(以下称为“极板电压”)。

基于图1中为人熟知的电容Cjun和C_BL的耦合，铁电电容器C_F两端的电压V_F(以下称为“一个读电压”)被降低了大约为电压Vc大小。该读电压被表示为：

V_{F} = V_{P} - V_{C} = \frac{C_{BL}}{C_{PZT} + C_{BL}} * V_{P}

其中V_F表示铁电电容器C_F两端的电压(即读电压)，C_BL表示位线BL的负载电容，C_PZT表示铁电电容器C_F的电容。

因为在写操作中，极板电压V_P为V_SS电平且位线BL上的电压为V_CC电平(当一个逻辑数据“1”被写入存储单元时)，故在铁电电容器两电极间产生电场的电势差就是V_CC电平。这使得插入在铁电电容器C_F两电极间的铁电材料在点“A”或点“C”完全极化。但，读电压则因前述耦合电压Vc而被降低至(Vp-Vc)。因此，在读操作过程中铁电电容器C_F两端的读电压V小于在写操作过程中其两端的电压V_CC(或Vp)。因而，插入在铁电电容器C_F两电极间的铁电材料未能达到点“A”从而完全极化。这成为存储单元检测裕度降低的一个原因。而且，当具有多个基准单元(未显示)的基准单元阵列向检测电路(参见图3，30)提供基准电压的情况下，由于前面所说的存储单元的同样原因，基准单元阵列不能产生所需的基准电压。其结果是，FRAM的数据失效的可能性增加，使得FRAM的可靠性相对降低。

发明内容

因此本发明的一个目的就是提供一种在数据读取操作中具有改进的检测裕度的铁电随机存取存储器器件。

本发明的另一个目的是提供一种可靠性得到改进的铁电随机存取存储器器件。

为达到以上目的，基于本发明的一个方案，提供了一种铁电随机存取存储器器件。该器件包括一条字线，一条极板线，一条位线和一个铁电存储单元。该铁电存储单元由一个铁电电容器和一个选择晶体管组成。铁电电容器的一个电极经选择晶体管与位线耦合，其另一电极与极板线耦合，在此处选择晶体管的控制极与字线耦合。该器件还包括用于产生提供至极板线的一个驱动信号的装置。该装置产生的驱动信号在写模式操作中为第一电压，在读模式操作中则是高于第一电压的第二电压。

在基于本发明的存储器器件中，该装置包括一个脉冲发生器，电压提升器和开关电路。脉冲发生器以脉冲形式产生第一电压的驱动信号，电压提升器接收第一电压的驱动信号并将该驱动信号的第一电压提升为驱动信号的第二电压。接着，开关电路根据一个在读模式操作过程中激活的外部施加的控制信号，选择性地向极板线传送脉冲发生器的输出电压或是电压提升器的输出电压。

根据本发明的另一个方案，提供了一种非易失性半导体存储器器件。该存储器器件包括一个阵列，具有多条字线，多条与字线交叉的位线，多条沿字线方向伸展并与各条字线一一对应的极板线，和多个分布在字线和位线交叉处的铁电存储单元，和具有多条与位线一一对应的基准位线，一条基准字线，一条与基准字线对应的基准极板线，和多个分布在基准字线和基准位线交叉处的基准单元。该存储器器件还包括用于产生提供至被选中极板线和基准极板线的一个驱动信号的装置，其中该驱动信号在写模式操作中为第一电压，在读模式操作中则是高于第一电压的第二电压。该存储器器件还包括用于选择一个字线，一个与被选中字线关联的极板线，基准字线和基准极板线，并利用从驱动信号发生装置产生的驱动信号驱动被选中极板线和基准极板线的装置，以及与位线和基准位线相连，通过使用来自基准阵列的一个基准电压检测和放大存储在一个被寻址铁电存储单元中的数据的装置。

附图说明

下面将通过附图中显示的实施例(但并不作为限制)对本发明进行描述，在附图中相同符号代表相似的元件，其中：

图1是一个铁电存储单元的等效电路图；

图2是显示一个铁电电容器的磁滞特性的图形；

图3是一个基于本发明的一个实施例的铁电随机存取存储器器件(FRAM)的电路图；

图4是一个显示基于本发明的一个铁电随机存取存储器器件的读写操作的时序图。

具体实施方式

基于本发明的一种新型非易失性半导体存储器器件，如铁电随机存取存储器器件，包括一个与一个行译码器电路20相连的极板脉冲发生器60。该极板脉冲发生器60在一个写操作过程中向行译码器20提供一个V_CC电平的驱动信号，在一个读操作过程中则向其提供一个高于Vcc电平的被提升的电压电平的驱动信号。由行译码器电路20选中的一条极板线PLi和一条基准极板线RPL在读操作过程中由被提升的电压电平驱动信号驱动。插入在与极板线PLi和基准极板线RPL关联的铁电电容器两电极间的铁电材料在一个饱和状态被完全极化，即图2中点“A”或点“C”。由此，在读操作过程中，一个被选中的存储单元的检测裕度提高，并且在读过程中产生一个所需的基准电压。这使得铁电随机存取存储器器件的可靠性得到改进。

参见图3，显示了一个基于本发明优选实施例的铁电随机存取存储器器件的方框图。该铁电随机存取存储器(以下称为FRAM)包括，一个存储单元阵列10，一个行译码器电路20，一个检测电路30，一个检测驱动电平发生器40，一个基准单元阵列50，一个极板脉冲发生器60，一个列译码器电路70，一个列选择电路80，一个主检测§写驱动电路90和一个数据输入/输出电路100。虽然图中未显示，该FRAM还包括一个为人熟知的用于将位线预充电至一个预设电压(即V_SS电平)的位线预充电电路。

如图3所示，该存储单元阵列10包括多条字线WL1～WLm和多条分布在m行并沿字线方向伸展的极板线PL1～PLm，和多条与字线WL1～WLm和极板线PL1～PLm交叉的位线BL1～BLn。存储电压阵列10还包括m×n个布置在字线WL1～WLm和位线BL1～BLn交叉处的铁电存储单元MCmn。

每一个存储单元MCmn包含一个存取晶体管(或一个充电传输晶体管)Trij和一个铁电电容器C_Fij，其中i代表一个1到M的整数，j代表一个1到n的整数。在电容器C_Fij的两极板间插入有一层铁电材料。该存取晶体管Trij的一条电流通路(即一个漏一源沟道)连接在铁电电容器C_Fij的一个电极和一条相应位线BLj之间。晶体管Trij的栅极与一条对应的字线WLi连通。铁电电容器C_Fij的另一电极与一条对应的极板线PLi连通。例如，存取晶体管Tr11的电流通路在铁电电容器C_F11的一个电极和位线BL1之间连通，其栅极与字线WL1连通。铁电电容器C_F11的另一电极与对应与字线WL1的极板线PL1连通。

再次参见图3，字线WL1～WLm和极板线PL1～PLm分别与行译码器电路20相连。当一条字线WLi被选中时，一条与被选中字线WLi对应的极板线PLi被行译码器电路20选中。被选中字线WLi由电平Vcc驱动，被选中的极板线PLi由从极板脉冲发生器60产生的一个极板脉冲信号SPL或BSPL驱动，以使铁电材料的所有磁畴都以一个预定方向完全极化。

每条位线BLi的一端连接至检测电路30，另一端连接至列选择电路80。如图3所示，检测电路30与来自检测驱动电平发生器40的两条检测驱动线SAP和SAN，存储单元阵列10的n条位线BL1～BLn以及基准单元阵列50的n条基准位线RBL1～RBLn相连。虽然图3中未显示，该检测电路还可能包括一种CMOS锁存电路。这种检测电路在美国专利No.5,751,626(1998年5月12日)中被揭示，名称为“应用铁电基准单元的铁电存储器”。

基准阵列50的一条基准字线RWL和一条基准极板线RPL还与行译码器电路20连接。基准阵列50包括，多个基准单元(未显示出)，其由与存储单元阵列10中相同的铁电电容器和存取晶体管构成。这些基准单元共同与基准字线RWL和基准极板线RPL耦合。当基准字线RWL被行译码器电路20选中时，基准极板线RPL被与极板线PLm相同的脉冲信号SPL或BSPL驱动。也就是说，在写操作过程中脉冲信号为Vcc电平，而在读操作过程中脉冲信号为大于Vcc电平的一个被提升的电压电平。

极板脉冲发生器60产生一个提供至被行译码器电路20选中的极板线PLi和基准极板线RPL的脉冲信号。在写操作过程中该脉冲信号为Vcc电平，在读操作过程中该脉冲信号为大于Vcc电平的提升后的电平。如图3所示，发生器60包括一个脉冲发生器62，一个电压提升电路64和一个开关电路66。

脉冲发生器62产生一个Vcc电平的脉冲信号SPL，在读操作期间提供至基准极板线RPL，在写操作期间提供至极板线PLi。电压提升器64接收Vcc电平的脉冲信号SPL并将其电平提升至一个高于Vcc的电平。一旦脉冲发生器62产生了脉冲信号SPL，电压提升器64就产生被电压提升的脉冲信号BSPL。然后，开关电路66接收脉冲发生器62和电压提升器64的输出，并根据一个控制信号CP选择性地将输出之一传送至行译码器电路20。开关电路66包括一个PMOS晶体管MP1和一个NMOS晶体管MN1。栅极接收控制信号CP的PMOS晶体管MP1的电流通路(或源一漏沟道)耦合在行译码器电路20和脉冲发生器62之间。NMOS晶体管MN1的电流通路(或漏一源沟道)连接在行译码器电路20和电压提升器64之间，其栅极与控制信号CP连接。

此处，作为一个有效高压信号的控制信号CP在写操作期间不起作用，而在读操作期间被激活。具体地说，如图4所示，仅当基准极板线RPL在读操作期间被激活时，控制信号CP才被激活。

列选择电路80包括n个作为选择晶体管的NMOS晶体管(未示出)。选择晶体管的每个电流通道连接在一条对应位线BLj和一条对应数据线DLY之间，其中Y代表一个1到K的整数。对应各由列译码器电路70产生的行选择信号Y1～Yn，相应的选择晶体管被导通或截止。由于在本技术领域中，主检测写入驱动电路90和数据输入/输出电路10是为人熟知的，因而其说明在此忽略。

图4是一个显示基于本发明的FRAM的读写操作的时序图。如以上对图1的描述所设定的，在本实施例中，逻辑数据“1”对应图2中的点“B”，逻辑数据“0”对应图2中的点“D”。写操作

参考图4，在执行一个写操作前，在图4中的一个时段T0-T1中首先执行对选中存储单元(即MC11～MC14)的一个数据检测操作。这是为了保护存储在共同与一条选中字线WLi(即WL1)耦合的多个未选中存储单元中的数据。

如图4所示，在FRAM的写操作的一个初始化阶段，在一个时段T0～T1中执行一个对共同与选中字线WL1耦合的存储单元MC11～MC1n中存储的数据的检测操作。在该检测操作过程中，位线BLj被维持在浮空状态。所有共同与处于高电平的选中字线WL1耦合的存取晶体管Tr11～Tr1n被导通。此时，一个由极板脉冲发生器60产生的脉冲信号通过行译码器电路20被施加至与选中字线WL1关联的一条极板线PL1和一条基准极板线RPL上。

在图4中，在时段T0～T1中，控制信号CP处于低电平。这使得开关电路66的PMOS晶体管MP1导通，NMOS晶体管MN1截止。结果是，极板线和基准极板线(分别与对应铁电电容器的另一电极相连)被经导通的PMOS晶体管MP1传送的Vcc电平的脉冲(即SPL)驱动。

此时，如果在与选中存储单元关联的各铁电电容器中存储了一个逻辑数据“1”，则每个铁电电容器的极化度从点“B”经点“C”变为点“D”。结果是，一个充电量dQ(见图2)从各电容器传送至对应的位线BLj，使得位线BLj上的电压升高。

相反，如果铁电电容器中存储了一个逻辑数据“0”，则每个电容器CF的极化度从点“D”变为点“C”再回到点“D”。在这种情况下，位线BLj上的电压不发生变化。通过检测电路30和检测驱动电平发生器40将位线电压与基准单元阵列50产生的一个基准电压进行比较。如果各位线电压大于基准电压，则位线电压BLj被提升至一个工作电压电平(即Vcc电平)。反之，则各位线电压又被降低至零电压。

在上述数据检测操作完成后，FRAM的一个实际写操作开始在时段T1～T2执行。由于数据的实际写操作与前述背景材料中的相同，故其描述在此省略。读操作

再次参见图4，在执行一个读操作之前，位线BLj在时段T2～T3通过一个位线预充电电路(未显示)充电至一个预定电平(即Vss电平)。然后，FRAM的实际读操作在时段T3～T4中执行。读操作的数据检测操作按照与写操作的数据检测操作相同的方式进行。数据检测操作(T3～T4)得到的被选中位线上的数据被直接发送到外部。读操作的数据检测操作与写操作的数据检测操作的不同之处仅在于，在读操作中极板线Pli和基准极板线RPL是由经提升的电压电平脉冲信号BSPL驱动的，该电平高于在写操作中由极板脉冲发生器60产生的Vcc电平。下面将对此进行说明。即使在读操作过程中，如一旦对存储了一个逻辑数据“1”的存储单元执行了检测操作，则存储在该单元铁电电容器中的数据会变为逻辑数据“0”。因此，在读操作完成前，由极板脉冲发生器60产生的Vcc电平脉冲信号SPL被再一次施加到检测操作已完成的存储单元的铁电电容器(即它的对应极板线)上。因此，读取后的铁电电容器的极化度被从-Qr恢复到点“B”的Qr。

我们应注意到，极板线Pli和基准极板线RPL是由具有高于读操作中的Vcc电平的一个被提升电平的脉冲信号(即BSPL信号)驱动的。也就是说，如图4所示，控制信号CP被激活为高电平。这使得PMOS晶体管MP1截止，NMOS晶体管MN1导通。行译码器电路20和脉冲发生器62之间的通路被关闭，行译码器电路20和电压升压器64之间的通路被导通，使得提升电压电平脉冲信号(即BSPL)通过行译码器电路20被传送至极板线Pli和基准极板线RPL。

此时，在读操作中施加到极板线Pli和基准极板线RPL上的脉冲信号的电压表示为：

V_{PR} = \frac{C_{PZT} + C_{BL}}{C_{BL}} * V_{PW}

其中V_PR是在读操作中铁电电容器C_F两电极间的电压，V_PW是在写操作中铁电电容器C_F两电极间的电压。

如上所述，在读操作过程中，极板线Pli和基准极板线RPL是由高于Vcc电平的电压V_PR驱动的。防止了由于位线负载电容和铁电电容器C_F电容的耦合(如图1所示)在读操作中造成铁电电容器C_F两端的电压降低。

因此，在读操作的检测时段T3～T4中，铁电电容器C_F两电极间插入的铁电材料在点“A”或点“C”完全极化。结果是，存储单元的检测裕度提高，使得FRAM的可靠性得到改善。由于在读操作的检测时段T3～T4中，基准单元阵列50的基准极板线RPL也是由提升后的电压电平脉冲信号BSPL驱动的，因而防止了由于前述耦合现象(由铁电电容器电容和基准位线负载电容引起)造成的基准单元阵列(未显示)的铁电电容器两端电压的降低。虽然本发明是以一个实施例的方式描述的，但可以理解，在所附权利要求的精神和范围内可以对以上所提出的内容付诸实践并进行修改。

Claims

1.一种非易失性半导体存储器器件，包括：

一条字线；

一条极板线；

一条位线；

一个铁电存储单元，包括一个铁电电容器和一个选择晶体管，其中，铁电电容器的一个电极经选择晶体管与所述位线耦合，铁电电容器的另一电极与所述极板线耦合，选择晶体管的控制极与所述字线耦合；和

用于产生提供至极板线的一个驱动信号的装置，其中，在写操作模式中该驱动信号为第一电压，在读操作模式中该驱动信号为高于所述第一电压的第二电压，

其特征在于所述驱动信号产生装置包括：

用于以脉冲形式产生第一电压驱动信号的装置；

用于将驱动信号第一电压提升至驱动信号第二电压的装置；和

根据一个在读操作模式时启动的外部施加控制信号选择性地将所述信号产生装置和信号提升装置的输出之一传送至极板线的装置。

2.一种非易失性半导体存储器器件，包括：

一个阵列，包括：多条字线，多条与所述字线交叉的位线，多条沿字线方向伸展并与各字线一一对应的极板线，和多个分布在字线和位线交叉处的铁电存储单元；

一个基准阵列，包括：多条与各位线对应的基准位线，一条基准字线，一条与所述基准字线对应的基准极板线，和多个分布在基准字线和基准位线交叉处的基准单元；

用于产生提供至被选中的极板线和基准极板线的一个驱动信号的装置，其中，写操作模式中该驱动信号为第一电压，在读操作模式中该驱动信号为一个高于第一电压的第二电压；

用于选择一条字线，一条与选中字线关联的极板线，基准字线和基准极板线，以及根据所述信号产生装置产生的驱动信号驱动被选中极板线和基准极板线的装置；

与位线和基准位线相连的装置，用于通过使用基准阵列产生的一个基准电压检测和放大存储在一个被寻址铁电存储单元中的数据。

3.根据权利要求2的非易失性半导体存储器器件，其特征在于所述信号产生装置包括：

用于以脉冲形式产生第一电压驱动信号的装置；

根据一个在读操作模式时启动的外部施加控制信号选择性地将所述信号产生装置和信号提升装置的输出之一传送至被选中极板线和基准极板线的装置。

4.根据权利要求3的非易失性半导体存储器器件，其特征在于所述选择性传送装置包括：

一个连接在驱动信号产生装置和选择装置之间并且由外部施加的控制信号开/关的第一开关元件；和

一个连接在信号提升装置和选择装置之间并且由外部施加的控制信号开/关的第二开关元件。

5.根据权利要求4的非易失性半导体存储器器件，其特征在于所述第一开关元件包含一个PMOS晶体管，所述第二开关元件包含一个NMOS晶体管。