JPH11176169A - 強誘電体ランダムアクセスメモリ装置 - Google Patents

強誘電体ランダムアクセスメモリ装置

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JPH11176169A
JPH11176169A JP10254323A JP25432398A JPH11176169A JP H11176169 A JPH11176169 A JP H11176169A JP 10254323 A JP10254323 A JP 10254323A JP 25432398 A JP25432398 A JP 25432398A JP H11176169 A JPH11176169 A JP H11176169A
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鎭宇 李
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東鎭 鄭
Ki-Nam Kim
奇南 金
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Abstract

(57)【要約】 【課題】 信頼性が向上した、読出し動作をする時、高
いセンシングマージンを得られる強誘電体ラム装置を提
供する。 【解決手段】 本発明の強誘電体ラムFRAM装置は、
ワードラインと、ワードライン各々に対応するセル電極
ラインと、ワードラインと交差されるように配列された
ビットラインと、そして、各々がスイッチングトランジ
スターと強誘電体キャパシターを含むメモリセルのアレ
イと、アレイのワードライン一つを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、セル電極ライン中、選択され
たワードラインに対応する一つを駆動信号に駆動するロ
ーデコーダ回路及び、書込み動作の間に第1のレベルの
駆動信号を発生し、読出し動作の間に第1のレベルより
高い第2のレベルの駆動信号を発生する駆動信号発生回
路を含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は不揮発性メモリ装置
に関するものであり、詳しくは強誘電体キャパシターを
持つメモリ装置のプレートパルス信号を発生する回路に
関するものである。
【0002】
【従来の技術】最近、電源オフする時までデータを維持
する機能を持つ不揮発性メモリはヒステリシス特性(h
ysteresis characterisric
s)を示すPZTのような強誘電物質の使用を通じて実
現されてきた。メモリセルにそのような強誘電物質を使
うことにより、不揮発性メモリは簡単な構造で具現され
ることができる。強誘電体ラム(FRAM:Ferro
electric Random Access Me
mory)装置は不揮発性の特性を持ち、高速低電圧動
作ができるので、多くのメモリチップメーカーの関心と
競争が集まっている。FRAMの動作速度は分極反転時
間により決定される。強誘電体キャパシターの分極反転
速度はキャパシターの面積、強誘電体薄膜の厚さ、印加
電圧等により決定されるが、通常ns単位である。これ
はμs単位の読出し/書込み時間を持つEEPROMや
フラッシメモリと比較する時、より早い速度で動作でき
ることを意味する。
【0003】図1は1T/1C強誘電体メモリセルを示
す。メモリセルは一つのスイッチングトランジスターT
rと一つの強誘電体キャパシターCF(1ビット当り1
−トランジスター及び1−キャパシター:1T/1C)
で構成される。スイッチングトランジスターTrは強誘
電体キャパシターCFの一つの電極とビットラインBL
に各々接続された二つの主電極、すなわち、ドレーン電
極とソース電極を持ち、ワードラインWLに接続された
ゲート電極を持つ強誘電体キャパシターCFの他の電極
はプレートラインPLに接続される。
【0004】図2は強誘電体キャパシターのヒステリシ
スI−Vスイッチングループを示すグラフである。グラ
フの横座標(abscissa)はキャパシターの二つ
の電極の間の電位差、すなわち、キャパシター両端の電
圧(volts)を示し、縦座標(ordinate)
は強誘電物質の自発分極によりそれの表面に誘起される
電荷の量、すなわち、分極度(μC/cm2)を示す。
【0005】0Vの電圧が印加され、強誘電物質に何も
電界がない時は、大抵、分極ドメイン(polariz
ation domains)は不均一であり、分極が
発生しない。キャパシター両端の電圧が正の方向に増加
する時、分極度(あるいは電荷量)は0(zero)か
ら正の分極領域内の点Aまで増加する。点Aで、全ての
ドメインは一つの方向に分極され、点Aからの分極度は
最大値に至る。この時、分極度すなわち、強誘電物質が
保有する電荷の正はQsで表示され、キャパシター両端
に印加される電圧の大きさは動作電圧Vccである。以
後、キャパシター両端の電圧が再び0Vまで落ちても、
分極度は0まで低くならずに、点Bに留まるようにな
る。このような残留分極により強誘電物質が保有する電
荷の量、すなわち、残留分極度はQrに表示される。
【0006】次に、キャパシター両端の電圧が負の方向
に増加すると、分極度は点Bから負の電荷分極領域内の
点Cに変わる(図2から曲線21)。点Cで、強誘電物
質の全てのドメインは点Aからの分極方向の反対になる
方向で分極される。この時、分極度は−Qsで表示さ
れ、キャパシター両端に印加された電圧の大きさは−V
ccである。以後、キャパシター両端の電圧が再び0V
まで落ちても、分極値は0まで落ちられないで、点Dに
残留するようになる。この時の残留分極度は−Qrで表
示される。キャパシター両端に印加される電圧の大きさ
がもう一回正の方向に増加すると、強誘電物質の分極度
は点Dから点Aに変わる。
【0007】前述したように、電界を発生するための電
圧が二つの電極の間に強誘電物質が挿入された強誘電体
キャパシターに一回印加されると、以後、電極がフロー
ティング状態(floating state)に設定
されても、自発分極(spontaneous pol
arization)による分極方向は維持される。自
発分極による強誘電物質の表面電荷(surface
charge)は漏洩等により自然に損失されない。分
極度が0になるように、反対方向に電圧が印加されない
と、分極方向はそのまま維持される。
【0008】FRAMにおいて、書込み/読出し動作の
間に強誘電体キャパシターCF両端に印加される電圧は
非常に重要である。従来技術の問題点に関した書込み動
作及び読出し動作が以後説明される。よく知られている
ように、選択されたメモリセルに対応するプレートライ
ンにパルス信号を印加することにより、選択されたメモ
リセルからデータが読出されたり、選択されたメモリセ
ルにデータが書込まれる。この時、ビットラインとプレ
ートラインの間の電圧、すなわち、強誘電体キャパシタ
ーの両端にかかる電圧を書込み電圧(writing
voltage)とする。書込み電圧により強誘電体キ
ャパシターに挿入された強誘電物質は状態点Aあるいは
Cで完全に分極される。
【0009】次、読出し動作になる間、感知回路(図4
参照)が動作する以前のビットラインはフローティング
状態(floating state)になる。そし
て、強誘電体キャパシターCFの強誘電物質を完全に分
極させるパルス信号がプレートラインPLに印加される
時、強誘電体キャパシターCFの強誘電物質は状態点A
あるいはCで完全に分極され、これを飽和状態(sat
uration state)とする。この時、ビット
ラインBLとプレートラインPLの間の電圧、すなわ
ち、キャパシター両端にかかる電圧を読出し電圧(re
ading voltage)とする。
【0010】しかし、読出し動作をする時、ビットライ
ンBLがフローティング状態に維持されるので、図1か
ら知られるように、プレートラインPLにパルス信号が
印加される時、強誘電体キャパシターCF両端にかかる
電圧は強誘電体キャパシターCFのキャパシタンスとビ
ットラインBLのキャパシタンスのカップリング比(c
oupling rate)に該当するプレート電圧だ
け低くなる。そのようなカップリング比により、低くな
った読出し電圧は下記の式(1)で表現される。
【0011】
【数1】
【0012】式(1)において、記号Vfは強誘電体キ
ャパシターの両端にかかる電圧を示し、記号Vpはプレ
ート電圧を示し、記号CBLはビットラインのローディン
グキャパシタンス(loading capacita
nce)を示す。又、記号Cpztは強誘電体キャパシ
ターのキャパシタンスを示す。
【0013】前記の式(1)で、読出し動作をする時、
強誘電体キャパシターCFの両端にかかる読出し電圧は
書込み動作する時に強誘電体キャパシターCFの両端に
かかる書込み電圧より低いことが知られている。結局、
書込み動作をする時、強誘電体キャパシターCF両端に
かかる書込み電圧は強誘電物質が図1の状態点Aあるい
はCに完全に分極される反面、読出し動作をする時、強
誘電体キャパシターCF両端にかかる読出し電圧は強誘
電物質が状態点AあるいはCに完全に分極するようにで
きない。
【0014】従って、読出し動作をする時、飽和状態に
至らない強誘電体キャパシターCFを含むメモリセルに
対する感知動作が正確にならない。要するに、データフ
ェイル(data fail)が発生する可能性が高
い。又、リファレンスセルの場合も同一の原因により、
リファレンスセルから希望のレベルの基準電圧(ref
erence voltage)を得られない。結果的
に、従来技術による強誘電体ランダムアクセスメモリF
RAM装置はデータフェイルが発生する可能性が高いと
いう問題点を持っている。
【0015】
【発明が解決しようとする課題】従って、本発明の目的
は信頼性が向上された強誘電体ラム装置を提供すること
である。
【0016】本発明の他の目的は読出し動作する時、高
いセンシングマージンを得られる強誘電体ラム装置を提
供することである。
【0017】本発明の他の目的は、強誘電物質が完全に
分極されるようにプレートラインに印加される書込み用
パルス信号のレベルより高く昇圧されたレベルの読出し
用パルス信号にプレートラインを駆動する強誘電体ラム
装置を提供することである。
【0018】
【課題を解決するための手段】上述したような目的を達
成するための本発明の一つの特徴によると、ワードライ
ンと、ワードライン各々に対応するセル電極ラインと、
ワードラインと交差されるように配列されたビットライ
ンと、そして、各々がスイッチングトランジスターと強
誘電体キャパシターを含んで、強誘電体キャパシターの
一つの電極がスイッチングトランジスターを通じて対応
するビットラインに接続され、それの他の電極が対応す
るセル電極ラインに接続され、スイッチングトランジス
ターの制御電極が対応するワードラインに接続されるメ
モリセルとを備えたメモリセルアレイと、アレイのワー
ドライン一つを選択するための選択信号と非選択された
ワードラインに供給するための非選択信号を発生し、そ
して、セル電極ライン中、選択されたワードラインに対
応する一つを駆動信号に駆動するローデコーダ及び、選
択されたワードラインに対応するセル電極ラインを駆動
するための駆動信号を発生する駆動信号発生手段を含
み、駆動信号発生手段は書込み動作の間に第1レベルの
駆動信号を発生し、読出し動作の間に第1レベルより高
い第2レベルの駆動信号を発生する。
【0019】この態様において、駆動信号発生手段は、
第1のレベルの駆動信号をパルスとして発生するパルス
発生回路と、第1のレベルの駆動信号を第2のレベルの
駆動信号に昇圧するための昇圧回路と、外部から印加さ
れる制御信号に応答して第1のレベルの駆動信号をロー
デコーダに伝達するための第1のスイッチ及び、制御信
号に応答して第2のレベルの駆動信号をローデコーダに
伝達するための第2のスイッチを含む。
【0020】この態様において、第1のスイッチはPM
OSトランジスターを含み、第2のスイッチはNMOS
トランジスターを含む。
【0021】この態様において、制御信号のレベルは読
出し動作する時、電源電圧レベルであり、書込み動作す
る時、グラウンド電位である。
【0022】この態様において、ビットラインに対応す
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
セル電極ライン、そして、リファレンスビットラインに
各々対応するリファレンスセルのリファレンスセルアレ
イを付加的に含む。
【0023】この態様において、リファレンスセル電極
ラインは駆動信号発生手段から発生された駆動信号を提
供してもらうローデコーダにより駆動される。
【0024】この態様において、第1レベルは電源電圧
レベルである。
【0025】本発明の他の特徴によると、ワードライ
ン、ワードラインに各々に対応するプレートライン、ワ
ードラインと交差されるように配列されたビットライ
ン、そして、各々がスイッチングトランジスターと強誘
電体キャパシターを含み、強誘電体キャパシターの一つ
の電極がスイッチングトランジスターを通じて対応する
ビットラインに接続され、それの他の電極が対応するプ
レートラインに接続され、スイッチングトランジスター
の制御電極が対応するワードラインに接続されるメモリ
セルのメモリセルアレイと、ビットラインに各々対応す
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
プレートライン、そして、リファレンスビットラインに
各々対応するリファレンスセルを具備したリファレンス
セルアレイと、リファレンスビットライン対リファレン
スセルの比は1:1であり、アレイのワードライン中、
一つとリファレンスワードラインを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、プレートライン中、選択され
たワードラインに対応する一つと、リファレンスプレー
トラインを駆動信号に駆動するローデコーダ回路及び、
メモリセル中、選択されたメモリセルのデータビットに
対応するレベル、そして、選択されたメモリセルに対応
するリファレンスセルからデータビットに各々対応する
レベルの平均レベルを持つリファレンスレベルを受け入
れ、選択されたデータビットのレベルを感知するための
感知回路及び、書込み動作の間に第1のレベルの駆動信
号を発生し、読出し動作の間に第1のレベルより高い第
2のレベルの駆動信号を発生する駆動信号発生回路を含
む。
【0026】この態様において、駆動信号発生回路は、
第1のレベルの駆動信号をパルスとして発生するパルス
発生器と、第1のレベルの駆動信号を第2のレベルの駆
動信号に昇圧するための昇圧回路と、外部から印加され
る制御信号に応答して、第1のレベルの駆動信号をロー
デコーダに伝達するための第1のスイッチ及び、制御信
号に応答して第2のレベルの駆動信号をローデコーダに
伝達するための第2のスイッチを含む。
【0027】この態様において、第1レベルは電源電圧
レベルである。
【0028】
【発明の実施の形態】このような装置により、読出し動
作をする時、書込み動作によるパルス信号のレベルより
高く昇圧されたレベルのパルス信号にプレートラインを
駆動することができる。
【0029】図3を参照すると、本発明の新規な強誘電
体メモリ装置はプレートパルス発生回路60を提供し、
プレートパルス発生回路60は書込み動作の間に電源電
圧レベルのパルス信号SPLを発生し、読出し動作の間
に電源電圧レベルより高いレベルのパルス信号BSPL
を発生する。これで、読出し動作の間にビットライン/
リファレンスビットラインBLj/RBLjそして、昇
圧されたレベルのパルス信号BSPLにより駆動された
プレートライン/リファレンスプレートラインPLi/
RPLの間の強誘電体キャパシター両端にかかる電圧
(要するに、読出し電圧)により強誘電体キャパシター
Fの強誘電物質は状態点(AあるいはD、図1を参
照)に完全に分極(又は飽和)される。従って、読出し
動作する時のセンシングマージンを確保することによ
り、強誘電体メモリ装置の信頼性が向上する。
【0030】図3を参照すると、本発明の好ましい実施
形態による強誘電体メモリ装置の構成を示すブロック図
が図示されている。m個のワードラインWL1〜WLm
及びm個のプレートラインPL1〜PLmは、図3に図
示されるように、ローとカラムを規定する基板上のセル
アレイ領域10に対応するローに従って、各々伸張す
る。又、n個のビットラインBL1〜BLnは対応する
カラムに従って、各々伸張する。m個のワードラインW
L1〜WLmとn個のビットラインBL1〜BLnが交
差する領域にm×n個の強誘電体メモリセルMCmnが
マトリックス形態で形成される。
【0031】各メモリセルは一つのスイッチングトラン
ジスターTrij(ここで、i=1〜m、j=1〜n)
と一つの強誘電体キャパシターCFijで構成される。
キャパシターCFijの二つの電極の間には強誘電物質
が挿入されている。スイッチングトランジスターTri
jの電流通路(current path)すなわち、
ドレーンソースチャンネル(drainーsource
channel)は対応する強誘電体キャパシターC
Fijの一つの電極と対応するビットラインBLjの間
に接続される。スイッチングトランジスターTrijの
ゲートは対応するワードラインWLiに接続される。具
体的に、例を挙げると、メモリセルMC11において、
スイッチングトランジスターT11の電流通路は強誘電
体キャパシターC11の一つの電極とビットラインBL
1の間に接続され、それのゲートはワードラインWL1
に接続される。又、強誘電体キャパシターC11の他の
電極は対応するプレートラインPL1に接続される。
【0032】再び、図3を参照すると、ワードラインW
L1〜WLmとプレートラインPL1〜PLmはローデ
コーダ回路20に接続される。ローデコーダ回路20は
一つのワードラインを選択し、そして、選択されたワー
ドラインに対応するプレートラインPLm上に強誘電物
質の全ての分極ドメインを所定の方向に完全に分極させ
る電圧レベルのパルス信号(要すると、読出し動作する
時、パルス信号ーBSPLそして書込み動作する時、パ
ルス信号−SPL)を印加する。
【0033】各ビットラインBL1〜BLnの一方の端
はよく知られたラッチ型の感知回路30に接続され、他
方の端はカラム選択回路80に接続される。感知回路4
0は感知駆動レベル発生回路40から二つの感知駆動ラ
インSAP及びSANそして、リファレンスセルアレイ
60に連結されたn個のリファレンスビットラインRB
L1〜RBLnと接続されている。
【0034】リファレンスセルアレイ(referen
ce cell array)50のリファレンスワー
ドラインRWLとリファレンスプレートラインRPLは
ローデコーダ回路20に接続される。リファレンスワー
ドラインRWLはローデコーダ回路20により選択さ
れ、リファレンスプレートラインRPLは選択されたワ
ードラインWLiに対応するプレートラインPLiに供
給されたパルス信号(例えば、読出し動作する時、パル
ス信号ーBSPLそして書込み動作する時、パルス信号
−SPL)により駆動される。アレイ50は、よく知ら
れているように、選択されたメモリセルに貯蔵されたデ
ータ’1’あるいは’0’の基準になるレベルを対応す
るリファレンスビットラインRBLjを通じて感知回路
40に提供する。
【0035】再び、図3を参照すると、本発明による強
誘電体メモリ装置は、ローデコーダ回路20にパルス信
号を供給するためのプレートパルス発生回路60を含
む。プレートパルス発生回路60は書込み動作をする
時、電源電圧レベルのパルス信号SPLを発生し、読出
し動作をする時、電源電圧より高いレベルを持つパルス
信号BSPLを発生する。
【0036】従来技術において説明したように、読出し
動作をする時、プレートライン/リファレンスプレート
ラインPLi/RPLに印加されるパルス信号の電圧レ
ベルは書込み動作をする時、プレートラインPLi/R
PLに印加されるそれの電圧レベルと同一である。この
ような場合、読出し動作をする時、ビットラインがフロ
ーティング状態に維持されるので、ビットラインBLの
ローディングキャパシタンスと強誘電体キャパシターC
Fのキャパシタンスのカップリングにより読出し動作を
する時、強誘電体キャパシターCFの両端にかかる電圧
は、書込み動作する時、強誘電体キャパシターCFの両
端にかかる電圧より低い。強誘電体キャパシターの強誘
電物質が状態点AあるいはC(図1を参照)に完全に分
極されないので、FRAM装置のセンシングマージン
(sensing margin)は減少する。
【0037】これを解決するために本発明によるプレー
トパルス発生回路60は読出し動作をする時、印加され
るパルス信号BSPLのレベルを書込み動作をする時、
印加されるパルス信号SPLのレベルより高いようにパ
ルス信号を発生する。読出し動作する時、印加されるパ
ルス信号BSPLの電圧レベルを書込み動作をする時、
印加されるパルス信号SPLの電圧レベルに関連して数
学式で表現すると、次のようである。
【0038】
【数2】
【0039】本発明の好ましい実施形態によるプレート
パルス発生回路60はパルス発生器(pulse ge
nerator)62,昇圧回路(boosting
circuit)64,スイッチとして動作するNMO
SトランジスターMN1とPMOSトランジスターMP
1で構成されている。
【0040】パルス発生器60は書込み動作をする時、
設定されたレベル(例えば、電源電圧)のパルス信号S
PLを発生する。そして、昇圧回路64はパルス発生器
62からプレートパルスSPLを受け入れ、式(2)で
表現された読出し動作をする時のパルス信号のレベルに
対応する昇圧されたレベルのパルス信号BSPLを発生
する。信号CPに制御されるPMOSトランジスターM
P1はパルス発生器62とローデコーダ回路20の間に
形成される電流通路(currectpath)すなわ
ち、ソースドレーンチャンネル(source−dra
in channel)を持つ。
【0041】そして、信号CPに制御されるNMOSト
ランジスターMN1は昇圧回路64とローデコーダ回路
20の間に形成される電流通路を持つ。信号CPは書込
み動作をする時、ローレベルに維持され、読出し動作す
る時、ハイレベルに維持される。ただし、この分野の通
常的な知識を習得した人々によく知られているように、
FRAM装置は書込み/読出し動作が遂行された後、本
来のデータを失ったメモリセルに本来のデータを維持す
るための再記入動作が遂行される。
【0042】この時、プレートラインに印加されるパル
ス信号のレベルは書込み動作をする時、印加されるパル
ス信号SPLと同一なレベルを持つ。従って、制御信号
CPは読出しの間、感知回路40が動作する以前までだ
けハイレベルに活性化されることはこの分野に熟練した
者にはよく知られている。結局、昇圧されたレベルのパ
ルス信号BSPLはただしハイレベルの制御信号CPに
よりNMOSトランジスターがターンオンされた時、ロ
ーデコーダ回路20に供給される。
【0043】カラム選択回路80は、この分野の通常的
な知識を習得した者によく知られているように、n個の
NMOSトランジスター(図示されない)を具備する。
各選択トランジスターの電流通路は、対応するビットラ
インBLjと対応するデータラインDLy(ここで、y
=1〜k)の間に接続される。各トランジスターはカラ
ムデコーダ回路70からの各カラム選択信号Y1〜Yn
によりターンオン/オフされる。そして、カラム選択回
路80のデータラインDLyは主感知及び書込みドライ
ブ回路90を通じて、対応するデータ入出力ラインDI
0yに接続される。
【0044】図1,図3及び図4を参照して、以下本発
明による強誘電体メモリ装置の書込み/読出し動作が説
明される。
【0045】<書込み動作>図4を参照すると、データ
書込み動作はデータ感知区間T0−T1とデータ書込み
区間T1−T2で構成される。まず、データ感知区間T
0−T1は選択されたワードラインに関連されたメモリ
セルのデータを保護するために遂行される。すなわち、
選択されるワードライン(例えば、メモリセルアレイの
ワードラインWL1に接続されたメモリセルMC11−
MC1n)中、カラムデコーダ回路70により選択され
るセル(例えばMC11からMC14まで)に対したデ
ータ書込み動作が遂行されるが、余りのセルMC15−
MC1nに対した書込み動作は遂行されない。
【0046】選択されたメモリセルに対したデータ書込
み動作が遂行されると、選択されたワードラインWL1
に対応するメモリセルアレイ10のプレートラインPL
1はパルス発生回路60から提供されるVccレベルの
パルス信号SPLに駆動される。この時、メモリセル
中、データ’1’が貯蔵されたセル、すなわち、状態点
Bを持つメモリセルの強誘電体キャパシターCFの分極
Pは、図1の状態点Bから状態点Cを通じて状態点Dに
代わり、この状態遷移に対応する電荷dQ1は対応する
スイッチトランジスターTrを通じて強誘電体キャパシ
ターCFと対応するビットラインBLの間に伝達され
る。そして、メモリセル中、データ’0’が貯蔵された
セル、すなわち、状態点Dを持つメモリセルの強誘電体
キャパシターCFの分極Pは図1の状態点Cを通じて再
び状態点Dに回帰する。
【0047】結局、選択されたワードラインに接続され
たメモリセルに貯蔵されたデータ’1’の分極Pはデー
タ’0’の分極Pに変化される。従って、選択されたワ
ードラインに接続されたメモリセルに貯蔵された本来の
データ、すなわち、強誘電体キャパシターCFの本来分
極状態を復元するためにデータ感知区間T0−T1が遂
行される。このために、書込み動作が遂行される以前に
選択されたワードラインWL1に対応するプレートライ
ンPL1がVccのレベルに駆動される。これと同時
に、リファレンスプレートラインRPLとリファレンス
ワードラインRWLも選択され、そして、駆動されるこ
とにより、リファレンスビットラインRBLjはデー
タ’1’とデータ’0’に対応するレベルの平均値に該
当するリファレンスレベルに各々チャージされる。
【0048】その次、実際のデータ書込み動作は区間T
1−T2の間に遂行される。カラム選択回路80はカラ
ムデコーダ回路70からの選択信号Yiに応答して外部
から書込まれたデータを、対応するビットライン(例え
ば、BL1ーBL4)に伝達する。以後、感知駆動レベ
ル発生回路40からの駆動信号SAP及びSANにより
感知回路40が活性化され、その結果、選択されたビッ
トラインBL1ーBL4の電圧レベルは書込まれるデー
タの電圧レベルに安定した後、対応するセルにデータが
書込まれる。そして、駆動信号SAP及びSANにより
感知回路40が活性化される時、データ’1’が出力さ
れたセルの再記入動作が遂行される。
【0049】<読出し動作>再び図4を参照すると、読
出し動作が遂行される前にビットラインプリチャージ動
作が区間T2〜T3の間に遂行され、区間T3〜T4で
上で説明された書込み動作のデータ感知動作と同一な方
法でデータ感知動作が遂行される。ただし、図4に図示
されるように、区間T3−T4の間、制御信号CPのレ
ベルがハイレベルに維持されるので、パルス発生信号6
0のNMOSトランジスターMN1がターンオンされ、
PMOSトランジスターMP1がターンオフされる。従
って、ローデコーダ回路20は、パルス発生回路60か
ら、図3に図示されたように、昇圧されたレベルのパル
ス信号BSPLを提供される。
【0050】昇圧されたレベルのパルス信号BSPLに
プレートライン/リファレンスプレートラインPLm/
RPLを駆動することにより、読出し動作をする時、ビ
ットラインBL及び強誘電体キャパシターCFのキャパ
シタンスカップリング(capacitance co
upling)により、強誘電体キャパシターCFの両
端にかかる電圧が降下されることを補償(防止)するこ
とができる。すなわち、昇圧されたレベルのパルス信号
BSPLにより強誘電体キャパシターCFの強誘電物質
を状態点(点A及び点C)に完全に分極させることがで
きる。
【0051】本発明によるFRAM装置は読出し動作を
する時、強誘電体キャパシター両端にかかる電圧を、書
込み動作をする時キャパシター両端にかかる電圧と同一
に誘起させるにより、読出し動作する時のデータセンシ
ングマージンを確保することができるだけでなく、それ
によりFRAM装置の信頼性が向上する。読出し動作を
する時、昇圧されたレベルのパルス信号BSPLはメモ
リセルアレイ10及びリファレンスセルアレイ50のプ
レートラインにすべて印加されることは、この分野に熟
練した者に自明である。
【0052】
【発明の効果】前記したように、読出し動作をする時の
強誘電体キャパシターの強誘電物質を完全に分極される
ようにしてから、センシングマージンを確保することが
でき、かつ、強誘電体メモリ装置の信頼性が向上する。
【図面の簡単な説明】
【図1】接合キャパシタンスとビットラインローディン
グキャパシタンスを持つメモリセルの等価回路図であ
る。
【図2】強誘電体キャパシターの電極の間に挿入された
強誘電物質のヒステリシス特性を見せる図面である。
【図3】本発明の好ましい実施形態による強誘電体ラム
装置の構成を示すブロック図である。
【図4】本発明による読出し及び書込み動作のための動
作タイミング図である。
【符号の説明】
10:メモリセルアレイ 20:ローデコーダ回路 30:感知回路 40:感知駆動レベル発生回路 50:リファレンスセルアレイ 60:プレートパルス発生回路 70:カラムデコーダ回路 80:カラム選択回路 90:主感知及び書込みドライブ回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 ワードラインと、前記ワードライン各々
    に対応するセル電極ラインと、前記ワードラインと交差
    するように配列されたビットラインと、そして、各々が
    スイッチングトランジスターと強誘電体キャパシターを
    含んで、前記強誘電体キャパシターの一つの電極が前記
    スイッチングトランジスターを通じて対応するビットラ
    インに接続され、その他の電極が対応するセル電極ライ
    ンに接続され、前記スイッチングトランジスターの制御
    電極が対応するワードラインに接続されるメモリセルと
    を備えたメモリセルアレイと、 前記アレイのワードラインの一つを選択するための選択
    信号と非選択されたワードラインに供給するための非選
    択信号を発生し、そして、前記セル電極ライン中、前記
    選択されたワードラインに対応する一つを駆動信号に駆
    動するローデコーダ及び、 前記選択されたワードラインに対応するセル電極ライン
    を駆動するための前記駆動信号を発生する駆動信号発生
    手段を含み、前記駆動信号発生手段は書込み動作の間に
    第1のレベルの前記駆動信号を発生し、読出し動作の間
    に前記第1レベルより高い第2のレベルの前記駆動信号
    を発生する不揮発性メモリ装置。
  2. 【請求項2】 前記駆動信号発生手段は、前記第1のレ
    ベルの駆動信号をパルスとして発生するパルス発生回路
    と、前記第1のレベルの駆動信号を前記第2のレベルの
    駆動信号に昇圧するための昇圧回路と、外部から印加さ
    れる制御信号に応答して前記第1のレベルの駆動信号を
    前記ローデコーダに伝達するための第1のスイッチ及
    び、前記制御信号に応答して前記第2のレベルの駆動信
    号を前記ローデコーダに伝達するための第2のスイッチ
    を含む請求項1に記載の不揮発性メモリ装置。
  3. 【請求項3】 前記第1のスイッチはPMOSトランジ
    スターを含み、前記第2のスイッチはNMOSトランジ
    スターを含む請求項2に記載の不揮発性メモリ装置。
  4. 【請求項4】 前記制御信号のレベルは読出し動作する
    時、電源電圧レベルであり、書込み動作する時、グラウ
    ンド電位である請求項2に記載の不揮発性メモリ装置。
  5. 【請求項5】 前記ビットラインに対応するリファレン
    スビットライン、リファレンスワードライン、前記リフ
    ァレンスワードラインに対応するリファレンスセル電極
    ライン、そして、前記リファレンスビットラインに各々
    対応するリファレンスセルのリファレンスセルアレイを
    付加的に含む請求項1に記載の不揮発性メモリ装置。
  6. 【請求項6】 前記リファレンスセル電極ラインは前記
    駆動信号発生手段から発生された前記駆動信号を提供し
    てもらう前記ローデコーダにより駆動される請求項5に
    記載の不揮発性メモリ装置。
  7. 【請求項7】 前記第1のレベルは電源電圧レベルであ
    る請求項1に記載の不揮発性メモリ装置。
  8. 【請求項8】 ワードラインと、前記ワードラインに各
    々に対応するプレートラインと、前記ワードラインと交
    差されるように配列されたビットラインと、そして、各
    々がスイッチングトランジスターと強誘電体キャパシタ
    ーを含んで、前記強誘電体キャパシターの一つの電極が
    前記スイッチングトランジスターを通じて対応するビッ
    トラインに接続され、その他の電極が対応するプレート
    ラインに接続され、前記スイッチングトランジスターの
    制御電極が対応するワードラインに接続されるメモリセ
    ルとを備えたメモリセルアレイと、 前記ビットラインに各々対応するリファレンスビットラ
    インと、リファレンスワードラインと、前記リファレン
    スワードラインに対応するリファレンスプレートライン
    と、そして、リファレンスビットラインに各々対応する
    リファレンスセルとを具備したリファレンスセルアレイ
    と、 前記リファレンスビットライン対前記リファレンスセル
    の比は1:1であり、 前記アレイのワードライン中、一つと前記リファレンス
    ワードラインを選択するための選択信号と非選択された
    ワードラインに供給するための非選択信号を発生し、そ
    して、前記プレートライン中、前記選択されたワードラ
    インに対応する一つと、前記リファレンスプレートライ
    ンを駆動信号に駆動するローデコーダ回路及び、 前記メモリセル中、選択されたメモリセルのデータビッ
    トに対応するレベル、そして、前記選択されたメモリセ
    ルに対応するリファレンスセルからデータビットに各々
    対応するレベルの平均レベルを持つリファレンスレベル
    を受け入れ、前記選択されたデータビットのレベルを感
    知するための感知回路及び、 書込み動作の間に第1のレベルの前記駆動信号を発生
    し、読出し動作の間に前記第1のレベルより高い第2の
    レベルの前記駆動信号を発生する駆動信号発生回路を含
    む不揮発性メモリ装置。
  9. 【請求項9】 前記駆動信号発生回路は、前記第1のレ
    ベルの駆動信号をパルスとして発生するパルス発生器
    と、前記第1のレベルの駆動信号を前記第2のレベルの
    駆動信号に昇圧するための昇圧回路と、外部から印加さ
    れる制御信号に応答して、前記第1のレベルの駆動信号
    を前記ローデコーダに伝達するための第1のスイッチ及
    び、前記制御信号に応答して前記第2のレベルの駆動信
    号を前記ローデコーダに伝達するための第2のスイッチ
    を含む請求項8に記載の不揮発性メモリ装置。
  10. 【請求項10】 前記第1のレベルは電源電圧レベルで
    ある請求項8に記載の不揮発性メモリ装置。
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