JPH11176169A - 強誘電体ランダムアクセスメモリ装置 - Google Patents
強誘電体ランダムアクセスメモリ装置Info
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- JPH11176169A JPH11176169A JP10254323A JP25432398A JPH11176169A JP H11176169 A JPH11176169 A JP H11176169A JP 10254323 A JP10254323 A JP 10254323A JP 25432398 A JP25432398 A JP 25432398A JP H11176169 A JPH11176169 A JP H11176169A
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Abstract
(57)【要約】
【課題】 信頼性が向上した、読出し動作をする時、高
いセンシングマージンを得られる強誘電体ラム装置を提
供する。 【解決手段】 本発明の強誘電体ラムＦＲＡＭ装置は、
ワードラインと、ワードライン各々に対応するセル電極
ラインと、ワードラインと交差されるように配列された
ビットラインと、そして、各々がスイッチングトランジ
スターと強誘電体キャパシターを含むメモリセルのアレ
イと、アレイのワードライン一つを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、セル電極ライン中、選択され
たワードラインに対応する一つを駆動信号に駆動するロ
ーデコーダ回路及び、書込み動作の間に第１のレベルの
駆動信号を発生し、読出し動作の間に第１のレベルより
高い第２のレベルの駆動信号を発生する駆動信号発生回
路を含む。
いセンシングマージンを得られる強誘電体ラム装置を提
供する。 【解決手段】 本発明の強誘電体ラムＦＲＡＭ装置は、
ワードラインと、ワードライン各々に対応するセル電極
ラインと、ワードラインと交差されるように配列された
ビットラインと、そして、各々がスイッチングトランジ
スターと強誘電体キャパシターを含むメモリセルのアレ
イと、アレイのワードライン一つを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、セル電極ライン中、選択され
たワードラインに対応する一つを駆動信号に駆動するロ
ーデコーダ回路及び、書込み動作の間に第１のレベルの
駆動信号を発生し、読出し動作の間に第１のレベルより
高い第２のレベルの駆動信号を発生する駆動信号発生回
路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
に関するものであり、詳しくは強誘電体キャパシターを
持つメモリ装置のプレートパルス信号を発生する回路に
関するものである。
に関するものであり、詳しくは強誘電体キャパシターを
持つメモリ装置のプレートパルス信号を発生する回路に
関するものである。
【０００２】
【従来の技術】最近、電源オフする時までデータを維持
する機能を持つ不揮発性メモリはヒステリシス特性（ｈ
ｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｒｉｃ
ｓ）を示すＰＺＴのような強誘電物質の使用を通じて実
現されてきた。メモリセルにそのような強誘電物質を使
うことにより、不揮発性メモリは簡単な構造で具現され
ることができる。強誘電体ラム（ＦＲＡＭ：Ｆｅｒｒｏ
ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）装置は不揮発性の特性を持ち、高速低電圧動
作ができるので、多くのメモリチップメーカーの関心と
競争が集まっている。ＦＲＡＭの動作速度は分極反転時
間により決定される。強誘電体キャパシターの分極反転
速度はキャパシターの面積、強誘電体薄膜の厚さ、印加
電圧等により決定されるが、通常ｎｓ単位である。これ
はμｓ単位の読出し／書込み時間を持つＥＥＰＲＯＭや
フラッシメモリと比較する時、より早い速度で動作でき
ることを意味する。
する機能を持つ不揮発性メモリはヒステリシス特性（ｈ
ｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｒｉｃ
ｓ）を示すＰＺＴのような強誘電物質の使用を通じて実
現されてきた。メモリセルにそのような強誘電物質を使
うことにより、不揮発性メモリは簡単な構造で具現され
ることができる。強誘電体ラム（ＦＲＡＭ：Ｆｅｒｒｏ
ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）装置は不揮発性の特性を持ち、高速低電圧動
作ができるので、多くのメモリチップメーカーの関心と
競争が集まっている。ＦＲＡＭの動作速度は分極反転時
間により決定される。強誘電体キャパシターの分極反転
速度はキャパシターの面積、強誘電体薄膜の厚さ、印加
電圧等により決定されるが、通常ｎｓ単位である。これ
はμｓ単位の読出し／書込み時間を持つＥＥＰＲＯＭや
フラッシメモリと比較する時、より早い速度で動作でき
ることを意味する。
【０００３】図１は１Ｔ／１Ｃ強誘電体メモリセルを示
す。メモリセルは一つのスイッチングトランジスターＴ
ｒと一つの強誘電体キャパシターＣF（１ビット当り１
−トランジスター及び１−キャパシター：１Ｔ／１Ｃ）
で構成される。スイッチングトランジスターＴｒは強誘
電体キャパシターＣFの一つの電極とビットラインＢＬ
に各々接続された二つの主電極、すなわち、ドレーン電
極とソース電極を持ち、ワードラインＷＬに接続された
ゲート電極を持つ強誘電体キャパシターＣFの他の電極
はプレートラインＰＬに接続される。
す。メモリセルは一つのスイッチングトランジスターＴ
ｒと一つの強誘電体キャパシターＣF（１ビット当り１
−トランジスター及び１−キャパシター：１Ｔ／１Ｃ）
で構成される。スイッチングトランジスターＴｒは強誘
電体キャパシターＣFの一つの電極とビットラインＢＬ
に各々接続された二つの主電極、すなわち、ドレーン電
極とソース電極を持ち、ワードラインＷＬに接続された
ゲート電極を持つ強誘電体キャパシターＣFの他の電極
はプレートラインＰＬに接続される。
【０００４】図２は強誘電体キャパシターのヒステリシ
スＩ−Ｖスイッチングループを示すグラフである。グラ
フの横座標（ａｂｓｃｉｓｓａ）はキャパシターの二つ
の電極の間の電位差、すなわち、キャパシター両端の電
圧（ｖｏｌｔｓ）を示し、縦座標（ｏｒｄｉｎａｔｅ）
は強誘電物質の自発分極によりそれの表面に誘起される
電荷の量、すなわち、分極度（μＣ／ｃｍ2）を示す。
スＩ−Ｖスイッチングループを示すグラフである。グラ
フの横座標（ａｂｓｃｉｓｓａ）はキャパシターの二つ
の電極の間の電位差、すなわち、キャパシター両端の電
圧（ｖｏｌｔｓ）を示し、縦座標（ｏｒｄｉｎａｔｅ）
は強誘電物質の自発分極によりそれの表面に誘起される
電荷の量、すなわち、分極度（μＣ／ｃｍ2）を示す。
【０００５】０Ｖの電圧が印加され、強誘電物質に何も
電界がない時は、大抵、分極ドメイン（ｐｏｌａｒｉｚ
ａｔｉｏｎ ｄｏｍａｉｎｓ）は不均一であり、分極が
発生しない。キャパシター両端の電圧が正の方向に増加
する時、分極度（あるいは電荷量）は０（ｚｅｒｏ）か
ら正の分極領域内の点Ａまで増加する。点Ａで、全ての
ドメインは一つの方向に分極され、点Ａからの分極度は
最大値に至る。この時、分極度すなわち、強誘電物質が
保有する電荷の正はＱｓで表示され、キャパシター両端
に印加される電圧の大きさは動作電圧Ｖｃｃである。以
後、キャパシター両端の電圧が再び０Ｖまで落ちても、
分極度は０まで低くならずに、点Ｂに留まるようにな
る。このような残留分極により強誘電物質が保有する電
荷の量、すなわち、残留分極度はＱｒに表示される。
電界がない時は、大抵、分極ドメイン（ｐｏｌａｒｉｚ
ａｔｉｏｎ ｄｏｍａｉｎｓ）は不均一であり、分極が
発生しない。キャパシター両端の電圧が正の方向に増加
する時、分極度（あるいは電荷量）は０（ｚｅｒｏ）か
ら正の分極領域内の点Ａまで増加する。点Ａで、全ての
ドメインは一つの方向に分極され、点Ａからの分極度は
最大値に至る。この時、分極度すなわち、強誘電物質が
保有する電荷の正はＱｓで表示され、キャパシター両端
に印加される電圧の大きさは動作電圧Ｖｃｃである。以
後、キャパシター両端の電圧が再び０Ｖまで落ちても、
分極度は０まで低くならずに、点Ｂに留まるようにな
る。このような残留分極により強誘電物質が保有する電
荷の量、すなわち、残留分極度はＱｒに表示される。
【０００６】次に、キャパシター両端の電圧が負の方向
に増加すると、分極度は点Ｂから負の電荷分極領域内の
点Ｃに変わる（図２から曲線２１）。点Ｃで、強誘電物
質の全てのドメインは点Ａからの分極方向の反対になる
方向で分極される。この時、分極度は−Ｑｓで表示さ
れ、キャパシター両端に印加された電圧の大きさは−Ｖ
ｃｃである。以後、キャパシター両端の電圧が再び０Ｖ
まで落ちても、分極値は０まで落ちられないで、点Ｄに
残留するようになる。この時の残留分極度は−Ｑｒで表
示される。キャパシター両端に印加される電圧の大きさ
がもう一回正の方向に増加すると、強誘電物質の分極度
は点Ｄから点Ａに変わる。
に増加すると、分極度は点Ｂから負の電荷分極領域内の
点Ｃに変わる（図２から曲線２１）。点Ｃで、強誘電物
質の全てのドメインは点Ａからの分極方向の反対になる
方向で分極される。この時、分極度は−Ｑｓで表示さ
れ、キャパシター両端に印加された電圧の大きさは−Ｖ
ｃｃである。以後、キャパシター両端の電圧が再び０Ｖ
まで落ちても、分極値は０まで落ちられないで、点Ｄに
残留するようになる。この時の残留分極度は−Ｑｒで表
示される。キャパシター両端に印加される電圧の大きさ
がもう一回正の方向に増加すると、強誘電物質の分極度
は点Ｄから点Ａに変わる。
【０００７】前述したように、電界を発生するための電
圧が二つの電極の間に強誘電物質が挿入された強誘電体
キャパシターに一回印加されると、以後、電極がフロー
ティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定
されても、自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌ
ａｒｉｚａｔｉｏｎ）による分極方向は維持される。自
発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ
ｃｈａｒｇｅ）は漏洩等により自然に損失されない。分
極度が０になるように、反対方向に電圧が印加されない
と、分極方向はそのまま維持される。
圧が二つの電極の間に強誘電物質が挿入された強誘電体
キャパシターに一回印加されると、以後、電極がフロー
ティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定
されても、自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌ
ａｒｉｚａｔｉｏｎ）による分極方向は維持される。自
発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ
ｃｈａｒｇｅ）は漏洩等により自然に損失されない。分
極度が０になるように、反対方向に電圧が印加されない
と、分極方向はそのまま維持される。
【０００８】ＦＲＡＭにおいて、書込み／読出し動作の
間に強誘電体キャパシターＣF両端に印加される電圧は
非常に重要である。従来技術の問題点に関した書込み動
作及び読出し動作が以後説明される。よく知られている
ように、選択されたメモリセルに対応するプレートライ
ンにパルス信号を印加することにより、選択されたメモ
リセルからデータが読出されたり、選択されたメモリセ
ルにデータが書込まれる。この時、ビットラインとプレ
ートラインの間の電圧、すなわち、強誘電体キャパシタ
ーの両端にかかる電圧を書込み電圧（ｗｒｉｔｉｎｇ
ｖｏｌｔａｇｅ）とする。書込み電圧により強誘電体キ
ャパシターに挿入された強誘電物質は状態点Ａあるいは
Ｃで完全に分極される。
間に強誘電体キャパシターＣF両端に印加される電圧は
非常に重要である。従来技術の問題点に関した書込み動
作及び読出し動作が以後説明される。よく知られている
ように、選択されたメモリセルに対応するプレートライ
ンにパルス信号を印加することにより、選択されたメモ
リセルからデータが読出されたり、選択されたメモリセ
ルにデータが書込まれる。この時、ビットラインとプレ
ートラインの間の電圧、すなわち、強誘電体キャパシタ
ーの両端にかかる電圧を書込み電圧（ｗｒｉｔｉｎｇ
ｖｏｌｔａｇｅ）とする。書込み電圧により強誘電体キ
ャパシターに挿入された強誘電物質は状態点Ａあるいは
Ｃで完全に分極される。
【０００９】次、読出し動作になる間、感知回路（図４
参照）が動作する以前のビットラインはフローティング
状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）になる。そし
て、強誘電体キャパシターＣFの強誘電物質を完全に分
極させるパルス信号がプレートラインＰＬに印加される
時、強誘電体キャパシターＣFの強誘電物質は状態点Ａ
あるいはＣで完全に分極され、これを飽和状態（ｓａｔ
ｕｒａｔｉｏｎ ｓｔａｔｅ）とする。この時、ビット
ラインＢＬとプレートラインＰＬの間の電圧、すなわ
ち、キャパシター両端にかかる電圧を読出し電圧（ｒｅ
ａｄｉｎｇ ｖｏｌｔａｇｅ）とする。
参照）が動作する以前のビットラインはフローティング
状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）になる。そし
て、強誘電体キャパシターＣFの強誘電物質を完全に分
極させるパルス信号がプレートラインＰＬに印加される
時、強誘電体キャパシターＣFの強誘電物質は状態点Ａ
あるいはＣで完全に分極され、これを飽和状態（ｓａｔ
ｕｒａｔｉｏｎ ｓｔａｔｅ）とする。この時、ビット
ラインＢＬとプレートラインＰＬの間の電圧、すなわ
ち、キャパシター両端にかかる電圧を読出し電圧（ｒｅ
ａｄｉｎｇ ｖｏｌｔａｇｅ）とする。
【００１０】しかし、読出し動作をする時、ビットライ
ンＢＬがフローティング状態に維持されるので、図１か
ら知られるように、プレートラインＰＬにパルス信号が
印加される時、強誘電体キャパシターＣF両端にかかる
電圧は強誘電体キャパシターＣFのキャパシタンスとビ
ットラインＢＬのキャパシタンスのカップリング比（ｃ
ｏｕｐｌｉｎｇ ｒａｔｅ）に該当するプレート電圧だ
け低くなる。そのようなカップリング比により、低くな
った読出し電圧は下記の式（１）で表現される。
ンＢＬがフローティング状態に維持されるので、図１か
ら知られるように、プレートラインＰＬにパルス信号が
印加される時、強誘電体キャパシターＣF両端にかかる
電圧は強誘電体キャパシターＣFのキャパシタンスとビ
ットラインＢＬのキャパシタンスのカップリング比（ｃ
ｏｕｐｌｉｎｇ ｒａｔｅ）に該当するプレート電圧だ
け低くなる。そのようなカップリング比により、低くな
った読出し電圧は下記の式（１）で表現される。
【００１１】
【数１】
【００１２】式（１）において、記号Ｖfは強誘電体キ
ャパシターの両端にかかる電圧を示し、記号Ｖｐはプレ
ート電圧を示し、記号ＣBLはビットラインのローディン
グキャパシタンス（ｌｏａｄｉｎｇ ｃａｐａｃｉｔａ
ｎｃｅ）を示す。又、記号Ｃｐｚｔは強誘電体キャパシ
ターのキャパシタンスを示す。
ャパシターの両端にかかる電圧を示し、記号Ｖｐはプレ
ート電圧を示し、記号ＣBLはビットラインのローディン
グキャパシタンス（ｌｏａｄｉｎｇ ｃａｐａｃｉｔａ
ｎｃｅ）を示す。又、記号Ｃｐｚｔは強誘電体キャパシ
ターのキャパシタンスを示す。
【００１３】前記の式（１）で、読出し動作をする時、
強誘電体キャパシターＣFの両端にかかる読出し電圧は
書込み動作する時に強誘電体キャパシターＣFの両端に
かかる書込み電圧より低いことが知られている。結局、
書込み動作をする時、強誘電体キャパシターＣF両端に
かかる書込み電圧は強誘電物質が図１の状態点Ａあるい
はＣに完全に分極される反面、読出し動作をする時、強
誘電体キャパシターＣF両端にかかる読出し電圧は強誘
電物質が状態点ＡあるいはＣに完全に分極するようにで
きない。
強誘電体キャパシターＣFの両端にかかる読出し電圧は
書込み動作する時に強誘電体キャパシターＣFの両端に
かかる書込み電圧より低いことが知られている。結局、
書込み動作をする時、強誘電体キャパシターＣF両端に
かかる書込み電圧は強誘電物質が図１の状態点Ａあるい
はＣに完全に分極される反面、読出し動作をする時、強
誘電体キャパシターＣF両端にかかる読出し電圧は強誘
電物質が状態点ＡあるいはＣに完全に分極するようにで
きない。
【００１４】従って、読出し動作をする時、飽和状態に
至らない強誘電体キャパシターＣFを含むメモリセルに
対する感知動作が正確にならない。要するに、データフ
ェイル（ｄａｔａ ｆａｉｌ）が発生する可能性が高
い。又、リファレンスセルの場合も同一の原因により、
リファレンスセルから希望のレベルの基準電圧（ｒｅｆ
ｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を得られない。結果的
に、従来技術による強誘電体ランダムアクセスメモリＦ
ＲＡＭ装置はデータフェイルが発生する可能性が高いと
いう問題点を持っている。
至らない強誘電体キャパシターＣFを含むメモリセルに
対する感知動作が正確にならない。要するに、データフ
ェイル（ｄａｔａ ｆａｉｌ）が発生する可能性が高
い。又、リファレンスセルの場合も同一の原因により、
リファレンスセルから希望のレベルの基準電圧（ｒｅｆ
ｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を得られない。結果的
に、従来技術による強誘電体ランダムアクセスメモリＦ
ＲＡＭ装置はデータフェイルが発生する可能性が高いと
いう問題点を持っている。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は信頼性が向上された強誘電体ラム装置を提供すること
である。
は信頼性が向上された強誘電体ラム装置を提供すること
である。
【００１６】本発明の他の目的は読出し動作する時、高
いセンシングマージンを得られる強誘電体ラム装置を提
供することである。
いセンシングマージンを得られる強誘電体ラム装置を提
供することである。
【００１７】本発明の他の目的は、強誘電物質が完全に
分極されるようにプレートラインに印加される書込み用
パルス信号のレベルより高く昇圧されたレベルの読出し
用パルス信号にプレートラインを駆動する強誘電体ラム
装置を提供することである。
分極されるようにプレートラインに印加される書込み用
パルス信号のレベルより高く昇圧されたレベルの読出し
用パルス信号にプレートラインを駆動する強誘電体ラム
装置を提供することである。
【００１８】
【課題を解決するための手段】上述したような目的を達
成するための本発明の一つの特徴によると、ワードライ
ンと、ワードライン各々に対応するセル電極ラインと、
ワードラインと交差されるように配列されたビットライ
ンと、そして、各々がスイッチングトランジスターと強
誘電体キャパシターを含んで、強誘電体キャパシターの
一つの電極がスイッチングトランジスターを通じて対応
するビットラインに接続され、それの他の電極が対応す
るセル電極ラインに接続され、スイッチングトランジス
ターの制御電極が対応するワードラインに接続されるメ
モリセルとを備えたメモリセルアレイと、アレイのワー
ドライン一つを選択するための選択信号と非選択された
ワードラインに供給するための非選択信号を発生し、そ
して、セル電極ライン中、選択されたワードラインに対
応する一つを駆動信号に駆動するローデコーダ及び、選
択されたワードラインに対応するセル電極ラインを駆動
するための駆動信号を発生する駆動信号発生手段を含
み、駆動信号発生手段は書込み動作の間に第１レベルの
駆動信号を発生し、読出し動作の間に第１レベルより高
い第２レベルの駆動信号を発生する。
成するための本発明の一つの特徴によると、ワードライ
ンと、ワードライン各々に対応するセル電極ラインと、
ワードラインと交差されるように配列されたビットライ
ンと、そして、各々がスイッチングトランジスターと強
誘電体キャパシターを含んで、強誘電体キャパシターの
一つの電極がスイッチングトランジスターを通じて対応
するビットラインに接続され、それの他の電極が対応す
るセル電極ラインに接続され、スイッチングトランジス
ターの制御電極が対応するワードラインに接続されるメ
モリセルとを備えたメモリセルアレイと、アレイのワー
ドライン一つを選択するための選択信号と非選択された
ワードラインに供給するための非選択信号を発生し、そ
して、セル電極ライン中、選択されたワードラインに対
応する一つを駆動信号に駆動するローデコーダ及び、選
択されたワードラインに対応するセル電極ラインを駆動
するための駆動信号を発生する駆動信号発生手段を含
み、駆動信号発生手段は書込み動作の間に第１レベルの
駆動信号を発生し、読出し動作の間に第１レベルより高
い第２レベルの駆動信号を発生する。
【００１９】この態様において、駆動信号発生手段は、
第１のレベルの駆動信号をパルスとして発生するパルス
発生回路と、第１のレベルの駆動信号を第２のレベルの
駆動信号に昇圧するための昇圧回路と、外部から印加さ
れる制御信号に応答して第１のレベルの駆動信号をロー
デコーダに伝達するための第１のスイッチ及び、制御信
号に応答して第２のレベルの駆動信号をローデコーダに
伝達するための第２のスイッチを含む。
第１のレベルの駆動信号をパルスとして発生するパルス
発生回路と、第１のレベルの駆動信号を第２のレベルの
駆動信号に昇圧するための昇圧回路と、外部から印加さ
れる制御信号に応答して第１のレベルの駆動信号をロー
デコーダに伝達するための第１のスイッチ及び、制御信
号に応答して第２のレベルの駆動信号をローデコーダに
伝達するための第２のスイッチを含む。
【００２０】この態様において、第１のスイッチはＰＭ
ＯＳトランジスターを含み、第２のスイッチはＮＭＯＳ
トランジスターを含む。
ＯＳトランジスターを含み、第２のスイッチはＮＭＯＳ
トランジスターを含む。
【００２１】この態様において、制御信号のレベルは読
出し動作する時、電源電圧レベルであり、書込み動作す
る時、グラウンド電位である。
出し動作する時、電源電圧レベルであり、書込み動作す
る時、グラウンド電位である。
【００２２】この態様において、ビットラインに対応す
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
セル電極ライン、そして、リファレンスビットラインに
各々対応するリファレンスセルのリファレンスセルアレ
イを付加的に含む。
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
セル電極ライン、そして、リファレンスビットラインに
各々対応するリファレンスセルのリファレンスセルアレ
イを付加的に含む。
【００２３】この態様において、リファレンスセル電極
ラインは駆動信号発生手段から発生された駆動信号を提
供してもらうローデコーダにより駆動される。
ラインは駆動信号発生手段から発生された駆動信号を提
供してもらうローデコーダにより駆動される。
【００２４】この態様において、第１レベルは電源電圧
レベルである。
レベルである。
【００２５】本発明の他の特徴によると、ワードライ
ン、ワードラインに各々に対応するプレートライン、ワ
ードラインと交差されるように配列されたビットライ
ン、そして、各々がスイッチングトランジスターと強誘
電体キャパシターを含み、強誘電体キャパシターの一つ
の電極がスイッチングトランジスターを通じて対応する
ビットラインに接続され、それの他の電極が対応するプ
レートラインに接続され、スイッチングトランジスター
の制御電極が対応するワードラインに接続されるメモリ
セルのメモリセルアレイと、ビットラインに各々対応す
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
プレートライン、そして、リファレンスビットラインに
各々対応するリファレンスセルを具備したリファレンス
セルアレイと、リファレンスビットライン対リファレン
スセルの比は１：１であり、アレイのワードライン中、
一つとリファレンスワードラインを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、プレートライン中、選択され
たワードラインに対応する一つと、リファレンスプレー
トラインを駆動信号に駆動するローデコーダ回路及び、
メモリセル中、選択されたメモリセルのデータビットに
対応するレベル、そして、選択されたメモリセルに対応
するリファレンスセルからデータビットに各々対応する
レベルの平均レベルを持つリファレンスレベルを受け入
れ、選択されたデータビットのレベルを感知するための
感知回路及び、書込み動作の間に第１のレベルの駆動信
号を発生し、読出し動作の間に第１のレベルより高い第
２のレベルの駆動信号を発生する駆動信号発生回路を含
む。
ン、ワードラインに各々に対応するプレートライン、ワ
ードラインと交差されるように配列されたビットライ
ン、そして、各々がスイッチングトランジスターと強誘
電体キャパシターを含み、強誘電体キャパシターの一つ
の電極がスイッチングトランジスターを通じて対応する
ビットラインに接続され、それの他の電極が対応するプ
レートラインに接続され、スイッチングトランジスター
の制御電極が対応するワードラインに接続されるメモリ
セルのメモリセルアレイと、ビットラインに各々対応す
るリファレンスビットライン、リファレンスワードライ
ン、リファレンスワードラインに対応するリファレンス
プレートライン、そして、リファレンスビットラインに
各々対応するリファレンスセルを具備したリファレンス
セルアレイと、リファレンスビットライン対リファレン
スセルの比は１：１であり、アレイのワードライン中、
一つとリファレンスワードラインを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、プレートライン中、選択され
たワードラインに対応する一つと、リファレンスプレー
トラインを駆動信号に駆動するローデコーダ回路及び、
メモリセル中、選択されたメモリセルのデータビットに
対応するレベル、そして、選択されたメモリセルに対応
するリファレンスセルからデータビットに各々対応する
レベルの平均レベルを持つリファレンスレベルを受け入
れ、選択されたデータビットのレベルを感知するための
感知回路及び、書込み動作の間に第１のレベルの駆動信
号を発生し、読出し動作の間に第１のレベルより高い第
２のレベルの駆動信号を発生する駆動信号発生回路を含
む。
【００２６】この態様において、駆動信号発生回路は、
第１のレベルの駆動信号をパルスとして発生するパルス
発生器と、第１のレベルの駆動信号を第２のレベルの駆
動信号に昇圧するための昇圧回路と、外部から印加され
る制御信号に応答して、第１のレベルの駆動信号をロー
デコーダに伝達するための第１のスイッチ及び、制御信
号に応答して第２のレベルの駆動信号をローデコーダに
伝達するための第２のスイッチを含む。
第１のレベルの駆動信号をパルスとして発生するパルス
発生器と、第１のレベルの駆動信号を第２のレベルの駆
動信号に昇圧するための昇圧回路と、外部から印加され
る制御信号に応答して、第１のレベルの駆動信号をロー
デコーダに伝達するための第１のスイッチ及び、制御信
号に応答して第２のレベルの駆動信号をローデコーダに
伝達するための第２のスイッチを含む。
【００２７】この態様において、第１レベルは電源電圧
レベルである。
レベルである。
【００２８】
【発明の実施の形態】このような装置により、読出し動
作をする時、書込み動作によるパルス信号のレベルより
高く昇圧されたレベルのパルス信号にプレートラインを
駆動することができる。
作をする時、書込み動作によるパルス信号のレベルより
高く昇圧されたレベルのパルス信号にプレートラインを
駆動することができる。
【００２９】図３を参照すると、本発明の新規な強誘電
体メモリ装置はプレートパルス発生回路６０を提供し、
プレートパルス発生回路６０は書込み動作の間に電源電
圧レベルのパルス信号ＳＰＬを発生し、読出し動作の間
に電源電圧レベルより高いレベルのパルス信号ＢＳＰＬ
を発生する。これで、読出し動作の間にビットライン／
リファレンスビットラインＢＬｊ／ＲＢＬｊそして、昇
圧されたレベルのパルス信号ＢＳＰＬにより駆動された
プレートライン／リファレンスプレートラインＰＬｉ／
ＲＰＬの間の強誘電体キャパシター両端にかかる電圧
（要するに、読出し電圧）により強誘電体キャパシター
ＣFの強誘電物質は状態点（ＡあるいはＤ、図１を参
照）に完全に分極（又は飽和）される。従って、読出し
動作する時のセンシングマージンを確保することによ
り、強誘電体メモリ装置の信頼性が向上する。
体メモリ装置はプレートパルス発生回路６０を提供し、
プレートパルス発生回路６０は書込み動作の間に電源電
圧レベルのパルス信号ＳＰＬを発生し、読出し動作の間
に電源電圧レベルより高いレベルのパルス信号ＢＳＰＬ
を発生する。これで、読出し動作の間にビットライン／
リファレンスビットラインＢＬｊ／ＲＢＬｊそして、昇
圧されたレベルのパルス信号ＢＳＰＬにより駆動された
プレートライン／リファレンスプレートラインＰＬｉ／
ＲＰＬの間の強誘電体キャパシター両端にかかる電圧
（要するに、読出し電圧）により強誘電体キャパシター
ＣFの強誘電物質は状態点（ＡあるいはＤ、図１を参
照）に完全に分極（又は飽和）される。従って、読出し
動作する時のセンシングマージンを確保することによ
り、強誘電体メモリ装置の信頼性が向上する。
【００３０】図３を参照すると、本発明の好ましい実施
形態による強誘電体メモリ装置の構成を示すブロック図
が図示されている。ｍ個のワードラインＷＬ１〜ＷＬｍ
及びｍ個のプレートラインＰＬ１〜ＰＬｍは、図３に図
示されるように、ローとカラムを規定する基板上のセル
アレイ領域１０に対応するローに従って、各々伸張す
る。又、ｎ個のビットラインＢＬ１〜ＢＬｎは対応する
カラムに従って、各々伸張する。ｍ個のワードラインＷ
Ｌ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎが交
差する領域にｍ×ｎ個の強誘電体メモリセルＭＣｍｎが
マトリックス形態で形成される。
形態による強誘電体メモリ装置の構成を示すブロック図
が図示されている。ｍ個のワードラインＷＬ１〜ＷＬｍ
及びｍ個のプレートラインＰＬ１〜ＰＬｍは、図３に図
示されるように、ローとカラムを規定する基板上のセル
アレイ領域１０に対応するローに従って、各々伸張す
る。又、ｎ個のビットラインＢＬ１〜ＢＬｎは対応する
カラムに従って、各々伸張する。ｍ個のワードラインＷ
Ｌ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎが交
差する領域にｍ×ｎ個の強誘電体メモリセルＭＣｍｎが
マトリックス形態で形成される。
【００３１】各メモリセルは一つのスイッチングトラン
ジスターＴｒｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）
と一つの強誘電体キャパシターＣFｉｊで構成される。
キャパシターＣFｉｊの二つの電極の間には強誘電物質
が挿入されている。スイッチングトランジスターＴｒｉ
ｊの電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）すなわち、
ドレーンソースチャンネル（ｄｒａｉｎーｓｏｕｒｃｅ
ｃｈａｎｎｅｌ）は対応する強誘電体キャパシターＣ
Fｉｊの一つの電極と対応するビットラインＢＬｊの間
に接続される。スイッチングトランジスターＴｒｉｊの
ゲートは対応するワードラインＷＬｉに接続される。具
体的に、例を挙げると、メモリセルＭＣ１１において、
スイッチングトランジスターＴ１１の電流通路は強誘電
体キャパシターＣ１１の一つの電極とビットラインＢＬ
１の間に接続され、それのゲートはワードラインＷＬ１
に接続される。又、強誘電体キャパシターＣ１１の他の
電極は対応するプレートラインＰＬ１に接続される。
ジスターＴｒｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）
と一つの強誘電体キャパシターＣFｉｊで構成される。
キャパシターＣFｉｊの二つの電極の間には強誘電物質
が挿入されている。スイッチングトランジスターＴｒｉ
ｊの電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）すなわち、
ドレーンソースチャンネル（ｄｒａｉｎーｓｏｕｒｃｅ
ｃｈａｎｎｅｌ）は対応する強誘電体キャパシターＣ
Fｉｊの一つの電極と対応するビットラインＢＬｊの間
に接続される。スイッチングトランジスターＴｒｉｊの
ゲートは対応するワードラインＷＬｉに接続される。具
体的に、例を挙げると、メモリセルＭＣ１１において、
スイッチングトランジスターＴ１１の電流通路は強誘電
体キャパシターＣ１１の一つの電極とビットラインＢＬ
１の間に接続され、それのゲートはワードラインＷＬ１
に接続される。又、強誘電体キャパシターＣ１１の他の
電極は対応するプレートラインＰＬ１に接続される。
【００３２】再び、図３を参照すると、ワードラインＷ
Ｌ１〜ＷＬｍとプレートラインＰＬ１〜ＰＬｍはローデ
コーダ回路２０に接続される。ローデコーダ回路２０は
一つのワードラインを選択し、そして、選択されたワー
ドラインに対応するプレートラインＰＬｍ上に強誘電物
質の全ての分極ドメインを所定の方向に完全に分極させ
る電圧レベルのパルス信号（要すると、読出し動作する
時、パルス信号ーＢＳＰＬそして書込み動作する時、パ
ルス信号−ＳＰＬ）を印加する。
Ｌ１〜ＷＬｍとプレートラインＰＬ１〜ＰＬｍはローデ
コーダ回路２０に接続される。ローデコーダ回路２０は
一つのワードラインを選択し、そして、選択されたワー
ドラインに対応するプレートラインＰＬｍ上に強誘電物
質の全ての分極ドメインを所定の方向に完全に分極させ
る電圧レベルのパルス信号（要すると、読出し動作する
時、パルス信号ーＢＳＰＬそして書込み動作する時、パ
ルス信号−ＳＰＬ）を印加する。
【００３３】各ビットラインＢＬ１〜ＢＬｎの一方の端
はよく知られたラッチ型の感知回路３０に接続され、他
方の端はカラム選択回路８０に接続される。感知回路４
０は感知駆動レベル発生回路４０から二つの感知駆動ラ
インＳＡＰ及びＳＡＮそして、リファレンスセルアレイ
６０に連結されたｎ個のリファレンスビットラインＲＢ
Ｌ１〜ＲＢＬｎと接続されている。
はよく知られたラッチ型の感知回路３０に接続され、他
方の端はカラム選択回路８０に接続される。感知回路４
０は感知駆動レベル発生回路４０から二つの感知駆動ラ
インＳＡＰ及びＳＡＮそして、リファレンスセルアレイ
６０に連結されたｎ個のリファレンスビットラインＲＢ
Ｌ１〜ＲＢＬｎと接続されている。
【００３４】リファレンスセルアレイ（ｒｅｆｅｒｅｎ
ｃｅ ｃｅｌｌ ａｒｒａｙ）５０のリファレンスワー
ドラインＲＷＬとリファレンスプレートラインＲＰＬは
ローデコーダ回路２０に接続される。リファレンスワー
ドラインＲＷＬはローデコーダ回路２０により選択さ
れ、リファレンスプレートラインＲＰＬは選択されたワ
ードラインＷＬｉに対応するプレートラインＰＬｉに供
給されたパルス信号（例えば、読出し動作する時、パル
ス信号ーＢＳＰＬそして書込み動作する時、パルス信号
−ＳＰＬ）により駆動される。アレイ５０は、よく知ら
れているように、選択されたメモリセルに貯蔵されたデ
ータ’１’あるいは’０’の基準になるレベルを対応す
るリファレンスビットラインＲＢＬｊを通じて感知回路
４０に提供する。
ｃｅ ｃｅｌｌ ａｒｒａｙ）５０のリファレンスワー
ドラインＲＷＬとリファレンスプレートラインＲＰＬは
ローデコーダ回路２０に接続される。リファレンスワー
ドラインＲＷＬはローデコーダ回路２０により選択さ
れ、リファレンスプレートラインＲＰＬは選択されたワ
ードラインＷＬｉに対応するプレートラインＰＬｉに供
給されたパルス信号（例えば、読出し動作する時、パル
ス信号ーＢＳＰＬそして書込み動作する時、パルス信号
−ＳＰＬ）により駆動される。アレイ５０は、よく知ら
れているように、選択されたメモリセルに貯蔵されたデ
ータ’１’あるいは’０’の基準になるレベルを対応す
るリファレンスビットラインＲＢＬｊを通じて感知回路
４０に提供する。
【００３５】再び、図３を参照すると、本発明による強
誘電体メモリ装置は、ローデコーダ回路２０にパルス信
号を供給するためのプレートパルス発生回路６０を含
む。プレートパルス発生回路６０は書込み動作をする
時、電源電圧レベルのパルス信号ＳＰＬを発生し、読出
し動作をする時、電源電圧より高いレベルを持つパルス
信号ＢＳＰＬを発生する。
誘電体メモリ装置は、ローデコーダ回路２０にパルス信
号を供給するためのプレートパルス発生回路６０を含
む。プレートパルス発生回路６０は書込み動作をする
時、電源電圧レベルのパルス信号ＳＰＬを発生し、読出
し動作をする時、電源電圧より高いレベルを持つパルス
信号ＢＳＰＬを発生する。
【００３６】従来技術において説明したように、読出し
動作をする時、プレートライン／リファレンスプレート
ラインＰＬｉ／ＲＰＬに印加されるパルス信号の電圧レ
ベルは書込み動作をする時、プレートラインＰＬｉ／Ｒ
ＰＬに印加されるそれの電圧レベルと同一である。この
ような場合、読出し動作をする時、ビットラインがフロ
ーティング状態に維持されるので、ビットラインＢＬの
ローディングキャパシタンスと強誘電体キャパシターＣ
Fのキャパシタンスのカップリングにより読出し動作を
する時、強誘電体キャパシターＣFの両端にかかる電圧
は、書込み動作する時、強誘電体キャパシターＣFの両
端にかかる電圧より低い。強誘電体キャパシターの強誘
電物質が状態点ＡあるいはＣ（図１を参照）に完全に分
極されないので、ＦＲＡＭ装置のセンシングマージン
（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）は減少する。
動作をする時、プレートライン／リファレンスプレート
ラインＰＬｉ／ＲＰＬに印加されるパルス信号の電圧レ
ベルは書込み動作をする時、プレートラインＰＬｉ／Ｒ
ＰＬに印加されるそれの電圧レベルと同一である。この
ような場合、読出し動作をする時、ビットラインがフロ
ーティング状態に維持されるので、ビットラインＢＬの
ローディングキャパシタンスと強誘電体キャパシターＣ
Fのキャパシタンスのカップリングにより読出し動作を
する時、強誘電体キャパシターＣFの両端にかかる電圧
は、書込み動作する時、強誘電体キャパシターＣFの両
端にかかる電圧より低い。強誘電体キャパシターの強誘
電物質が状態点ＡあるいはＣ（図１を参照）に完全に分
極されないので、ＦＲＡＭ装置のセンシングマージン
（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）は減少する。
【００３７】これを解決するために本発明によるプレー
トパルス発生回路６０は読出し動作をする時、印加され
るパルス信号ＢＳＰＬのレベルを書込み動作をする時、
印加されるパルス信号ＳＰＬのレベルより高いようにパ
ルス信号を発生する。読出し動作する時、印加されるパ
ルス信号ＢＳＰＬの電圧レベルを書込み動作をする時、
印加されるパルス信号ＳＰＬの電圧レベルに関連して数
学式で表現すると、次のようである。
トパルス発生回路６０は読出し動作をする時、印加され
るパルス信号ＢＳＰＬのレベルを書込み動作をする時、
印加されるパルス信号ＳＰＬのレベルより高いようにパ
ルス信号を発生する。読出し動作する時、印加されるパ
ルス信号ＢＳＰＬの電圧レベルを書込み動作をする時、
印加されるパルス信号ＳＰＬの電圧レベルに関連して数
学式で表現すると、次のようである。
【００３８】
【数２】
【００３９】本発明の好ましい実施形態によるプレート
パルス発生回路６０はパルス発生器（ｐｕｌｓｅ ｇｅ
ｎｅｒａｔｏｒ）６２，昇圧回路（ｂｏｏｓｔｉｎｇ
ｃｉｒｃｕｉｔ）６４，スイッチとして動作するＮＭＯ
ＳトランジスターＭＮ１とＰＭＯＳトランジスターＭＰ
１で構成されている。
パルス発生回路６０はパルス発生器（ｐｕｌｓｅ ｇｅ
ｎｅｒａｔｏｒ）６２，昇圧回路（ｂｏｏｓｔｉｎｇ
ｃｉｒｃｕｉｔ）６４，スイッチとして動作するＮＭＯ
ＳトランジスターＭＮ１とＰＭＯＳトランジスターＭＰ
１で構成されている。
【００４０】パルス発生器６０は書込み動作をする時、
設定されたレベル（例えば、電源電圧）のパルス信号Ｓ
ＰＬを発生する。そして、昇圧回路６４はパルス発生器
６２からプレートパルスＳＰＬを受け入れ、式（２）で
表現された読出し動作をする時のパルス信号のレベルに
対応する昇圧されたレベルのパルス信号ＢＳＰＬを発生
する。信号ＣＰに制御されるＰＭＯＳトランジスターＭ
Ｐ１はパルス発生器６２とローデコーダ回路２０の間に
形成される電流通路（ｃｕｒｒｅｃｔｐａｔｈ）すなわ
ち、ソースドレーンチャンネル（ｓｏｕｒｃｅ−ｄｒａ
ｉｎ ｃｈａｎｎｅｌ）を持つ。
設定されたレベル（例えば、電源電圧）のパルス信号Ｓ
ＰＬを発生する。そして、昇圧回路６４はパルス発生器
６２からプレートパルスＳＰＬを受け入れ、式（２）で
表現された読出し動作をする時のパルス信号のレベルに
対応する昇圧されたレベルのパルス信号ＢＳＰＬを発生
する。信号ＣＰに制御されるＰＭＯＳトランジスターＭ
Ｐ１はパルス発生器６２とローデコーダ回路２０の間に
形成される電流通路（ｃｕｒｒｅｃｔｐａｔｈ）すなわ
ち、ソースドレーンチャンネル（ｓｏｕｒｃｅ−ｄｒａ
ｉｎ ｃｈａｎｎｅｌ）を持つ。
【００４１】そして、信号ＣＰに制御されるＮＭＯＳト
ランジスターＭＮ１は昇圧回路６４とローデコーダ回路
２０の間に形成される電流通路を持つ。信号ＣＰは書込
み動作をする時、ローレベルに維持され、読出し動作す
る時、ハイレベルに維持される。ただし、この分野の通
常的な知識を習得した人々によく知られているように、
ＦＲＡＭ装置は書込み／読出し動作が遂行された後、本
来のデータを失ったメモリセルに本来のデータを維持す
るための再記入動作が遂行される。
ランジスターＭＮ１は昇圧回路６４とローデコーダ回路
２０の間に形成される電流通路を持つ。信号ＣＰは書込
み動作をする時、ローレベルに維持され、読出し動作す
る時、ハイレベルに維持される。ただし、この分野の通
常的な知識を習得した人々によく知られているように、
ＦＲＡＭ装置は書込み／読出し動作が遂行された後、本
来のデータを失ったメモリセルに本来のデータを維持す
るための再記入動作が遂行される。
【００４２】この時、プレートラインに印加されるパル
ス信号のレベルは書込み動作をする時、印加されるパル
ス信号ＳＰＬと同一なレベルを持つ。従って、制御信号
ＣＰは読出しの間、感知回路４０が動作する以前までだ
けハイレベルに活性化されることはこの分野に熟練した
者にはよく知られている。結局、昇圧されたレベルのパ
ルス信号ＢＳＰＬはただしハイレベルの制御信号ＣＰに
よりＮＭＯＳトランジスターがターンオンされた時、ロ
ーデコーダ回路２０に供給される。
ス信号のレベルは書込み動作をする時、印加されるパル
ス信号ＳＰＬと同一なレベルを持つ。従って、制御信号
ＣＰは読出しの間、感知回路４０が動作する以前までだ
けハイレベルに活性化されることはこの分野に熟練した
者にはよく知られている。結局、昇圧されたレベルのパ
ルス信号ＢＳＰＬはただしハイレベルの制御信号ＣＰに
よりＮＭＯＳトランジスターがターンオンされた時、ロ
ーデコーダ回路２０に供給される。
【００４３】カラム選択回路８０は、この分野の通常的
な知識を習得した者によく知られているように、ｎ個の
ＮＭＯＳトランジスター（図示されない）を具備する。
各選択トランジスターの電流通路は、対応するビットラ
インＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ
＝１〜ｋ）の間に接続される。各トランジスターはカラ
ムデコーダ回路７０からの各カラム選択信号Ｙ１〜Ｙｎ
によりターンオン／オフされる。そして、カラム選択回
路８０のデータラインＤＬｙは主感知及び書込みドライ
ブ回路９０を通じて、対応するデータ入出力ラインＤＩ
０ｙに接続される。
な知識を習得した者によく知られているように、ｎ個の
ＮＭＯＳトランジスター（図示されない）を具備する。
各選択トランジスターの電流通路は、対応するビットラ
インＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ
＝１〜ｋ）の間に接続される。各トランジスターはカラ
ムデコーダ回路７０からの各カラム選択信号Ｙ１〜Ｙｎ
によりターンオン／オフされる。そして、カラム選択回
路８０のデータラインＤＬｙは主感知及び書込みドライ
ブ回路９０を通じて、対応するデータ入出力ラインＤＩ
０ｙに接続される。
【００４４】図１，図３及び図４を参照して、以下本発
明による強誘電体メモリ装置の書込み／読出し動作が説
明される。
明による強誘電体メモリ装置の書込み／読出し動作が説
明される。
【００４５】＜書込み動作＞図４を参照すると、データ
書込み動作はデータ感知区間Ｔ０−Ｔ１とデータ書込み
区間Ｔ１−Ｔ２で構成される。まず、データ感知区間Ｔ
０−Ｔ１は選択されたワードラインに関連されたメモリ
セルのデータを保護するために遂行される。すなわち、
選択されるワードライン（例えば、メモリセルアレイの
ワードラインＷＬ１に接続されたメモリセルＭＣ１１−
ＭＣ１ｎ）中、カラムデコーダ回路７０により選択され
るセル（例えばＭＣ１１からＭＣ１４まで）に対したデ
ータ書込み動作が遂行されるが、余りのセルＭＣ１５−
ＭＣ１ｎに対した書込み動作は遂行されない。
書込み動作はデータ感知区間Ｔ０−Ｔ１とデータ書込み
区間Ｔ１−Ｔ２で構成される。まず、データ感知区間Ｔ
０−Ｔ１は選択されたワードラインに関連されたメモリ
セルのデータを保護するために遂行される。すなわち、
選択されるワードライン（例えば、メモリセルアレイの
ワードラインＷＬ１に接続されたメモリセルＭＣ１１−
ＭＣ１ｎ）中、カラムデコーダ回路７０により選択され
るセル（例えばＭＣ１１からＭＣ１４まで）に対したデ
ータ書込み動作が遂行されるが、余りのセルＭＣ１５−
ＭＣ１ｎに対した書込み動作は遂行されない。
【００４６】選択されたメモリセルに対したデータ書込
み動作が遂行されると、選択されたワードラインＷＬ１
に対応するメモリセルアレイ１０のプレートラインＰＬ
１はパルス発生回路６０から提供されるＶｃｃレベルの
パルス信号ＳＰＬに駆動される。この時、メモリセル
中、データ’１’が貯蔵されたセル、すなわち、状態点
Ｂを持つメモリセルの強誘電体キャパシターＣFの分極
Ｐは、図１の状態点Ｂから状態点Ｃを通じて状態点Ｄに
代わり、この状態遷移に対応する電荷ｄＱ１は対応する
スイッチトランジスターＴｒを通じて強誘電体キャパシ
ターＣFと対応するビットラインＢＬの間に伝達され
る。そして、メモリセル中、データ’０’が貯蔵された
セル、すなわち、状態点Ｄを持つメモリセルの強誘電体
キャパシターＣFの分極Ｐは図１の状態点Ｃを通じて再
び状態点Ｄに回帰する。
み動作が遂行されると、選択されたワードラインＷＬ１
に対応するメモリセルアレイ１０のプレートラインＰＬ
１はパルス発生回路６０から提供されるＶｃｃレベルの
パルス信号ＳＰＬに駆動される。この時、メモリセル
中、データ’１’が貯蔵されたセル、すなわち、状態点
Ｂを持つメモリセルの強誘電体キャパシターＣFの分極
Ｐは、図１の状態点Ｂから状態点Ｃを通じて状態点Ｄに
代わり、この状態遷移に対応する電荷ｄＱ１は対応する
スイッチトランジスターＴｒを通じて強誘電体キャパシ
ターＣFと対応するビットラインＢＬの間に伝達され
る。そして、メモリセル中、データ’０’が貯蔵された
セル、すなわち、状態点Ｄを持つメモリセルの強誘電体
キャパシターＣFの分極Ｐは図１の状態点Ｃを通じて再
び状態点Ｄに回帰する。
【００４７】結局、選択されたワードラインに接続され
たメモリセルに貯蔵されたデータ’１’の分極Ｐはデー
タ’０’の分極Ｐに変化される。従って、選択されたワ
ードラインに接続されたメモリセルに貯蔵された本来の
データ、すなわち、強誘電体キャパシターＣFの本来分
極状態を復元するためにデータ感知区間Ｔ０−Ｔ１が遂
行される。このために、書込み動作が遂行される以前に
選択されたワードラインＷＬ１に対応するプレートライ
ンＰＬ１がＶｃｃのレベルに駆動される。これと同時
に、リファレンスプレートラインＲＰＬとリファレンス
ワードラインＲＷＬも選択され、そして、駆動されるこ
とにより、リファレンスビットラインＲＢＬｊはデー
タ’１’とデータ’０’に対応するレベルの平均値に該
当するリファレンスレベルに各々チャージされる。
たメモリセルに貯蔵されたデータ’１’の分極Ｐはデー
タ’０’の分極Ｐに変化される。従って、選択されたワ
ードラインに接続されたメモリセルに貯蔵された本来の
データ、すなわち、強誘電体キャパシターＣFの本来分
極状態を復元するためにデータ感知区間Ｔ０−Ｔ１が遂
行される。このために、書込み動作が遂行される以前に
選択されたワードラインＷＬ１に対応するプレートライ
ンＰＬ１がＶｃｃのレベルに駆動される。これと同時
に、リファレンスプレートラインＲＰＬとリファレンス
ワードラインＲＷＬも選択され、そして、駆動されるこ
とにより、リファレンスビットラインＲＢＬｊはデー
タ’１’とデータ’０’に対応するレベルの平均値に該
当するリファレンスレベルに各々チャージされる。
【００４８】その次、実際のデータ書込み動作は区間Ｔ
１−Ｔ２の間に遂行される。カラム選択回路８０はカラ
ムデコーダ回路７０からの選択信号Ｙｉに応答して外部
から書込まれたデータを、対応するビットライン（例え
ば、ＢＬ１ーＢＬ４）に伝達する。以後、感知駆動レベ
ル発生回路４０からの駆動信号ＳＡＰ及びＳＡＮにより
感知回路４０が活性化され、その結果、選択されたビッ
トラインＢＬ１ーＢＬ４の電圧レベルは書込まれるデー
タの電圧レベルに安定した後、対応するセルにデータが
書込まれる。そして、駆動信号ＳＡＰ及びＳＡＮにより
感知回路４０が活性化される時、データ’１’が出力さ
れたセルの再記入動作が遂行される。
１−Ｔ２の間に遂行される。カラム選択回路８０はカラ
ムデコーダ回路７０からの選択信号Ｙｉに応答して外部
から書込まれたデータを、対応するビットライン（例え
ば、ＢＬ１ーＢＬ４）に伝達する。以後、感知駆動レベ
ル発生回路４０からの駆動信号ＳＡＰ及びＳＡＮにより
感知回路４０が活性化され、その結果、選択されたビッ
トラインＢＬ１ーＢＬ４の電圧レベルは書込まれるデー
タの電圧レベルに安定した後、対応するセルにデータが
書込まれる。そして、駆動信号ＳＡＰ及びＳＡＮにより
感知回路４０が活性化される時、データ’１’が出力さ
れたセルの再記入動作が遂行される。
【００４９】＜読出し動作＞再び図４を参照すると、読
出し動作が遂行される前にビットラインプリチャージ動
作が区間Ｔ２〜Ｔ３の間に遂行され、区間Ｔ３〜Ｔ４で
上で説明された書込み動作のデータ感知動作と同一な方
法でデータ感知動作が遂行される。ただし、図４に図示
されるように、区間Ｔ３−Ｔ４の間、制御信号ＣＰのレ
ベルがハイレベルに維持されるので、パルス発生信号６
０のＮＭＯＳトランジスターＭＮ１がターンオンされ、
ＰＭＯＳトランジスターＭＰ１がターンオフされる。従
って、ローデコーダ回路２０は、パルス発生回路６０か
ら、図３に図示されたように、昇圧されたレベルのパル
ス信号ＢＳＰＬを提供される。
出し動作が遂行される前にビットラインプリチャージ動
作が区間Ｔ２〜Ｔ３の間に遂行され、区間Ｔ３〜Ｔ４で
上で説明された書込み動作のデータ感知動作と同一な方
法でデータ感知動作が遂行される。ただし、図４に図示
されるように、区間Ｔ３−Ｔ４の間、制御信号ＣＰのレ
ベルがハイレベルに維持されるので、パルス発生信号６
０のＮＭＯＳトランジスターＭＮ１がターンオンされ、
ＰＭＯＳトランジスターＭＰ１がターンオフされる。従
って、ローデコーダ回路２０は、パルス発生回路６０か
ら、図３に図示されたように、昇圧されたレベルのパル
ス信号ＢＳＰＬを提供される。
【００５０】昇圧されたレベルのパルス信号ＢＳＰＬに
プレートライン／リファレンスプレートラインＰＬｍ／
ＲＰＬを駆動することにより、読出し動作をする時、ビ
ットラインＢＬ及び強誘電体キャパシターＣFのキャパ
シタンスカップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏ
ｕｐｌｉｎｇ）により、強誘電体キャパシターＣFの両
端にかかる電圧が降下されることを補償（防止）するこ
とができる。すなわち、昇圧されたレベルのパルス信号
ＢＳＰＬにより強誘電体キャパシターＣFの強誘電物質
を状態点（点Ａ及び点Ｃ）に完全に分極させることがで
きる。
プレートライン／リファレンスプレートラインＰＬｍ／
ＲＰＬを駆動することにより、読出し動作をする時、ビ
ットラインＢＬ及び強誘電体キャパシターＣFのキャパ
シタンスカップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏ
ｕｐｌｉｎｇ）により、強誘電体キャパシターＣFの両
端にかかる電圧が降下されることを補償（防止）するこ
とができる。すなわち、昇圧されたレベルのパルス信号
ＢＳＰＬにより強誘電体キャパシターＣFの強誘電物質
を状態点（点Ａ及び点Ｃ）に完全に分極させることがで
きる。
【００５１】本発明によるＦＲＡＭ装置は読出し動作を
する時、強誘電体キャパシター両端にかかる電圧を、書
込み動作をする時キャパシター両端にかかる電圧と同一
に誘起させるにより、読出し動作する時のデータセンシ
ングマージンを確保することができるだけでなく、それ
によりＦＲＡＭ装置の信頼性が向上する。読出し動作を
する時、昇圧されたレベルのパルス信号ＢＳＰＬはメモ
リセルアレイ１０及びリファレンスセルアレイ５０のプ
レートラインにすべて印加されることは、この分野に熟
練した者に自明である。
する時、強誘電体キャパシター両端にかかる電圧を、書
込み動作をする時キャパシター両端にかかる電圧と同一
に誘起させるにより、読出し動作する時のデータセンシ
ングマージンを確保することができるだけでなく、それ
によりＦＲＡＭ装置の信頼性が向上する。読出し動作を
する時、昇圧されたレベルのパルス信号ＢＳＰＬはメモ
リセルアレイ１０及びリファレンスセルアレイ５０のプ
レートラインにすべて印加されることは、この分野に熟
練した者に自明である。
【００５２】
【発明の効果】前記したように、読出し動作をする時の
強誘電体キャパシターの強誘電物質を完全に分極される
ようにしてから、センシングマージンを確保することが
でき、かつ、強誘電体メモリ装置の信頼性が向上する。
強誘電体キャパシターの強誘電物質を完全に分極される
ようにしてから、センシングマージンを確保することが
でき、かつ、強誘電体メモリ装置の信頼性が向上する。
【図１】接合キャパシタンスとビットラインローディン
グキャパシタンスを持つメモリセルの等価回路図であ
る。
グキャパシタンスを持つメモリセルの等価回路図であ
る。
【図２】強誘電体キャパシターの電極の間に挿入された
強誘電物質のヒステリシス特性を見せる図面である。
強誘電物質のヒステリシス特性を見せる図面である。
【図３】本発明の好ましい実施形態による強誘電体ラム
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図４】本発明による読出し及び書込み動作のための動
作タイミング図である。
作タイミング図である。
１０：メモリセルアレイ ２０：ローデコーダ回路 ３０：感知回路 ４０：感知駆動レベル発生回路 ５０：リファレンスセルアレイ ６０：プレートパルス発生回路 ７０：カラムデコーダ回路 ８０：カラム選択回路 ９０：主感知及び書込みドライブ回路
Claims (10)
- 【請求項１】 ワードラインと、前記ワードライン各々
に対応するセル電極ラインと、前記ワードラインと交差
するように配列されたビットラインと、そして、各々が
スイッチングトランジスターと強誘電体キャパシターを
含んで、前記強誘電体キャパシターの一つの電極が前記
スイッチングトランジスターを通じて対応するビットラ
インに接続され、その他の電極が対応するセル電極ライ
ンに接続され、前記スイッチングトランジスターの制御
電極が対応するワードラインに接続されるメモリセルと
を備えたメモリセルアレイと、 前記アレイのワードラインの一つを選択するための選択
信号と非選択されたワードラインに供給するための非選
択信号を発生し、そして、前記セル電極ライン中、前記
選択されたワードラインに対応する一つを駆動信号に駆
動するローデコーダ及び、 前記選択されたワードラインに対応するセル電極ライン
を駆動するための前記駆動信号を発生する駆動信号発生
手段を含み、前記駆動信号発生手段は書込み動作の間に
第１のレベルの前記駆動信号を発生し、読出し動作の間
に前記第１レベルより高い第２のレベルの前記駆動信号
を発生する不揮発性メモリ装置。 - 【請求項２】 前記駆動信号発生手段は、前記第１のレ
ベルの駆動信号をパルスとして発生するパルス発生回路
と、前記第１のレベルの駆動信号を前記第２のレベルの
駆動信号に昇圧するための昇圧回路と、外部から印加さ
れる制御信号に応答して前記第１のレベルの駆動信号を
前記ローデコーダに伝達するための第１のスイッチ及
び、前記制御信号に応答して前記第２のレベルの駆動信
号を前記ローデコーダに伝達するための第２のスイッチ
を含む請求項１に記載の不揮発性メモリ装置。 - 【請求項３】 前記第１のスイッチはＰＭＯＳトランジ
スターを含み、前記第２のスイッチはＮＭＯＳトランジ
スターを含む請求項２に記載の不揮発性メモリ装置。 - 【請求項４】 前記制御信号のレベルは読出し動作する
時、電源電圧レベルであり、書込み動作する時、グラウ
ンド電位である請求項２に記載の不揮発性メモリ装置。 - 【請求項５】 前記ビットラインに対応するリファレン
スビットライン、リファレンスワードライン、前記リフ
ァレンスワードラインに対応するリファレンスセル電極
ライン、そして、前記リファレンスビットラインに各々
対応するリファレンスセルのリファレンスセルアレイを
付加的に含む請求項１に記載の不揮発性メモリ装置。 - 【請求項６】 前記リファレンスセル電極ラインは前記
駆動信号発生手段から発生された前記駆動信号を提供し
てもらう前記ローデコーダにより駆動される請求項５に
記載の不揮発性メモリ装置。 - 【請求項７】 前記第１のレベルは電源電圧レベルであ
る請求項１に記載の不揮発性メモリ装置。 - 【請求項８】 ワードラインと、前記ワードラインに各
々に対応するプレートラインと、前記ワードラインと交
差されるように配列されたビットラインと、そして、各
々がスイッチングトランジスターと強誘電体キャパシタ
ーを含んで、前記強誘電体キャパシターの一つの電極が
前記スイッチングトランジスターを通じて対応するビッ
トラインに接続され、その他の電極が対応するプレート
ラインに接続され、前記スイッチングトランジスターの
制御電極が対応するワードラインに接続されるメモリセ
ルとを備えたメモリセルアレイと、 前記ビットラインに各々対応するリファレンスビットラ
インと、リファレンスワードラインと、前記リファレン
スワードラインに対応するリファレンスプレートライン
と、そして、リファレンスビットラインに各々対応する
リファレンスセルとを具備したリファレンスセルアレイ
と、 前記リファレンスビットライン対前記リファレンスセル
の比は１：１であり、 前記アレイのワードライン中、一つと前記リファレンス
ワードラインを選択するための選択信号と非選択された
ワードラインに供給するための非選択信号を発生し、そ
して、前記プレートライン中、前記選択されたワードラ
インに対応する一つと、前記リファレンスプレートライ
ンを駆動信号に駆動するローデコーダ回路及び、 前記メモリセル中、選択されたメモリセルのデータビッ
トに対応するレベル、そして、前記選択されたメモリセ
ルに対応するリファレンスセルからデータビットに各々
対応するレベルの平均レベルを持つリファレンスレベル
を受け入れ、前記選択されたデータビットのレベルを感
知するための感知回路及び、 書込み動作の間に第１のレベルの前記駆動信号を発生
し、読出し動作の間に前記第１のレベルより高い第２の
レベルの前記駆動信号を発生する駆動信号発生回路を含
む不揮発性メモリ装置。 - 【請求項９】 前記駆動信号発生回路は、前記第１のレ
ベルの駆動信号をパルスとして発生するパルス発生器
と、前記第１のレベルの駆動信号を前記第２のレベルの
駆動信号に昇圧するための昇圧回路と、外部から印加さ
れる制御信号に応答して、前記第１のレベルの駆動信号
を前記ローデコーダに伝達するための第１のスイッチ及
び、前記制御信号に応答して前記第２のレベルの駆動信
号を前記ローデコーダに伝達するための第２のスイッチ
を含む請求項８に記載の不揮発性メモリ装置。 - 【請求項１０】 前記第１のレベルは電源電圧レベルで
ある請求項８に記載の不揮発性メモリ装置。
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|---|---|---|---|
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| KR199746199 | 1997-09-08 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2007113399A Division JP2007242228A (ja) | 1997-09-08 | 2007-04-23 | 強誘電体ランダムアクセスメモリ装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11176169A true JPH11176169A (ja) | 1999-07-02 |
| JP3986686B2 JP3986686B2 (ja) | 2007-10-03 |
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ID=19520995
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25432398A Expired - Lifetime JP3986686B2 (ja) | 1997-09-08 | 1998-09-08 | 強誘電体ランダムアクセスメモリ装置 |
| JP2007113399A Pending JP2007242228A (ja) | 1997-09-08 | 2007-04-23 | 強誘電体ランダムアクセスメモリ装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007113399A Pending JP2007242228A (ja) | 1997-09-08 | 2007-04-23 | 強誘電体ランダムアクセスメモリ装置の製造方法 |
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| CN (1) | CN1112704C (ja) |
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