KR19990024829A

KR19990024829A - 강유전체 랜덤 액세스 메모리 장치

Info

Publication number: KR19990024829A
Application number: KR1019970046199A
Authority: KR
Inventors: 이진우; 김기남; 정동진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-04-06
Also published as: JP3986686B2; KR100297874B1; JP2007242228A; TW430795B; CN1112704C; JPH11176169A; US6198651B1; CN1211040A

Abstract

본 발명의 강유전체 램 (FRAM) 장치는 워드 라인들, 상기 워드 라인들 각각에 대응하는 셀 전극 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하는 메모리 셀들의 어레이와; 상기 어레이의 워드 라인들 하나를 선택하기 위한 선택 신호와 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하고, 그리고 상기 셀 전극 라인들 중 상기 선택된 워드 라인에 대응하는 하나를 구동 신호로 구동하는 행 디코더 회로 및; 기입 동작 동안에 제 1 레벨의 구동 신호를 발생하고, 독출 동작 동안에 상기 제 1 레벨보다 높은 제 2 레벨의 상기 구동 신호를 발생하는 구동 신호 발생 회로를 포함한다.

Description

강유전체 랜덤 액세스 메모리 장치(FERROELECTRIC RANDOM ACCESS MEMORY DEVICE)

본 발명은 불 휘발성 메모리 장치에 관한 것으로서, 구체적으로는 강유전체 커패시터를 갖는 메모리 장치의 플레이트 펄스 신호를 발생하는 회로에 관한 것이다.

최근(recently), 전원 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성(hysteresis characteristics)을 보이는 PZT와 같은 강유전 물질의 사용을 통해 실현되어 왔다. 메모리 셀에 그러한 강유전 물질을 사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다. 강유전체 램(FRAM : Ferroelectric Random Access Memory) 장치는 불 휘발성의 특성을 가지며, 고속 저전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다. 예컨대, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 μs 단위의 독출/기입 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 훨씬 빠른 속도로 동작 가능함을 의미한다.

도 1은 1T/1C 강유전체 메모리 셀을 보여준다. 메모리 셀은 하나의 스위칭 트랜지스터 (Tr)와 하나의 강유전체 커패시터 (C_F) (1 비트당 1-트랜지스터 및 1-커패시터 : 1T/1C)로 구성된다. 스위칭 트랜지스터 (Tr)은 강유전체 커패시터 (C_F)의 일 전극과 비트 라인 (BL)에 각각 접속된 두 개의 주 전극들, 즉 드레인 전극과 소오스 전극을 가지며, 워드 라인 (WL)에 접속된 게이트 전극을 갖는다. 강유전체 커패시터 (C_F)의 다른 전극은 플레이트 라인 (PL)에 접속된다.

도 2는 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프이다. 상기 그래피의 횡좌표(abscissa)는 상기 커패시터의 두 전극들 사이의 전위차 즉, 커패시터 양단의 전압(volts)을 나타내고, 종좌표(ordinate)는 상기 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/cm²)를 나타낸다.

0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들(polarization domains)은 불균일하고 분극이 발생되지 않는다. 커패시터 양단의 전압이 양의 방향으로 증가될 때, 분극도(또는 전하량)는 0(zero)으로부터 양의 분극 영역 내의 점 A까지 증가한다. 점 A에서, 모든 도메인들은 한 방향으로 분극되고, 점 A에서의 분극도는 최대값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 Q_S로 표시되고, 커패시터 양단에 인가된 전압의 크기가 동작 전압 (Vcc)이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극도는 0까지 낮아지지 않고 점 B에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 Qr로 표시된다.

다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 점 B로부터 음의 전하 분극 영역 내의 점 C로 변한다.(도 2에서 곡선 21). 점 C에서, 강유전 물질의 모든 도메인들은 점 A에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때, 분극도는 -Q_S로 표시되고, 커패시터 양단에 인가된 전압의 크기는 -Vcc이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 떨어지지 않고 점 D에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 점 D에서 점 A로 변한다.

상기한 바와 같이, 전계를 발생하기 위한 전압이 두 전극 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극(spontaneous polarization)에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 0이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.

FRAM에 있어서, 기입/독출 동작 동안 강유전체 커패시터 (C_F) 양단에 인가되는 전압은 매우 중요하다. 종래 기술의 문제점에 관련한 기입 동작 및 독출 동작이 이후 설명된다. 잘 알려진 바와 같이, 선택된 메모리 셀에 대응하는 플레이트 라인으로 펄스 신호를 인가함으로써 선택된 메모리 셀로부터 데이터가 독출하거나, 선택된 메모리 셀로 데이터가 기입된다. 이때, 비트 라인과 플레이트 라인 사이의 전압 즉, 강유전체 커패시터의 양단에 걸리는 전압을 기입 전압(writing voltage)이라 하자. 상기 기입 전압에 의해서 강유전체 커패시터에 삽입된 강유전 물질은 상태점 (A) 또는 (C)로 완전히 분극된다.

다음, 독출 동작이 이루어지는 동안, 감지 회로 (도 4 참조)가 동작되기 이전의 비트 라인은 플로팅 상태 (floating state)로 된다. 그리고, 강유전체 커패시터 (C_F)의 강유전 물질이 완전히 분극되도록 하는 펄스 신호가 플레이트 라인 (PL)에 인가될 때, 이상적인 경우 강유전체 커패시터 (C_F)의 강유전 물질은 상태점 (A) 또는 (C)로 완전히 분극되며, 이를 포화 상태(saturation state)라 한다. 이때, 비트 라인 (BL)과 플레이트 라인 (PL) 사이의 전압 즉, 커패시터 양단에 걸리는 전압을 독출 전압(reading voltage)이라 하자.

그러나, 독출 동작시 비트 라인 (BL)이 플로팅 상태로 유지되기 때문에, 도 2에서 알 수 있듯이, 플레이트 라인 (PL)으로 펄스 신호가 인가될 때 강유전체 커패시터 (C_F) 양단에 걸리는 전압은 강유전체 커패시터 (C_F)의 커패시턴스와 비트 라인 (BL)의 커패시턴스의 커플링비 (coupling rate)에 해당하는 플레이트 전압만큼 낮아진다. 그러한 커플링비로 인해 낮아진 독출 전압은 하기한 수학식으로 표현된다.

[수학식1]

수학식에서, 기호 (V_f)는 강유전체 커패시터의 양단에 걸리는 전압을 나타내고, 기호 (Vp)는 플레이트 전압을 나타내며, 기호 (C_BL)은 비트 라인의 로딩 커패시턴스(loading capacitance)를 나타낸다. 또, 기호 (Cpzt)는 강유전체 커패시터의 커패시턴스를 나타낸다.

상기한 수학식에서, 독출 동작시 강유전체 커패시터 (C_F)의 양단에 걸리는 독출 전압은 기입 동작시 강유전체 커패시터 (C_F)의 양단에 걸리는 기입 전압보다 낮음을 알 수 있다. 결국, 기입 동작시 강유전체 커패시터 (C_F) 양단에 걸리는 기입 전압은 강유전 물질이 도 1의 상태점 (A) 또는 (C)로 완전히 분극되도록 하는 반면에, 독출 동작시 강유전체 커패시터 (C_F) 양단에 걸리는 독출 전압은 강유전 물질이 상태점 (A) 또는 (C)로 완전히 분극되도록 하지 못한다. 따라서, 독출 동작시 포화 상태에 이르지 못한 강유전체 커패시터 (C_F)를 포함하는 메모리 셀에 대한 감지 동작이 정확히 이루어지지 않는다. 예컨대, 데이터 페일 (data fail)이 발생할 가능성이 높다. 또, 레퍼런스 셀의 경우도 동일한 원인으로 인해, 레퍼런스 셀로부터 원하는 레벨의 기준 전압 (reference voltage)을 얻을 수 없다. 결과적으로, 종래 기술에 따른 강유전체 랜덤 액세스 메모리 (FRAM) 장치는 데이터 페일이 발생할 가능성이 높은 문제점을 가지고 있다.

따라서 본 발명의 목적은 신뢰성이 향상된 강유전체 램 장치를 제공하는 것이다.

본 발명의 다른 목적은 독출 동작시 높은 센싱 마진을 얻을 수 있는 강유전체 램 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 강유전 물질이 완전히 분극되도록 플레이트 라인으로 인가되는 기입용 펄스 신호의 레벨보다 높게 승압된 레벨의 독출용 펄스 신호로 플레이트 라인을 구동하는 강유전체 램 장치를 제공하는 것이다.

도 1은 강유전체 커패시터의 전극들 사이에 삽입된 강유전 물질의 히스테리시스 특성을 보여주는 도면;

도 2는 접합 커패시턴스와 비트 라인 로딩 커패시턴스를 갖는 메모리 셀의 등가 회로도;

도 3은 본 발명의 바람직한 실시예에 따른 강유전체 램 장치의 구성을 보여주는 블럭도;

도 4는 본 발명에 따른 독출 및 기입 동작을 위한 동작 타이밍도,

도면의 주요 부분에 대한 부호 설명

10 : 메모리 셀 어레이 20 : 행 디코더 회로

30 : 감지 회로 40 : 감지구동 레벨 발생 회로

50 : 레퍼런스 셀 어레이 60 : 플레이트 펄스 발생 회로

70 : 열 디코더 회로 80 : 열 선택 회로

90 : 주감지 및 기입 드라이브 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 워드 라인들, 상기 워드 라인들 각각에 대응하는 셀 전극 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와; 상기 어레이의 워드 라인들 하나를 선택하기 위한 선택 신호와 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하고, 그리고 상기 셀 전극 라인들 중 상기 선택된 워드 라인에 대응하는 하나를 구동 신호로 구동하는 행 디코더 및; 상기 선택된 워드 라인에 대응하는 셀 전극 라인을 구동하기 위한 상기 구동 신호를 발생하는 구동 신호 발생 수단을 포함하고; 상기 구동 신호 발생 수단은 기입 동작 동안에 제 1 레벨의 상기 구동 신호를 발생하고, 독출 동작 동안에 상기 제 1 레벨보다 높은 제 2 레벨의 상기 구동 신호를 발생한다.

이 실시예에 있어서, 상기 구동 신호 발생 수단은, 상기 제 1 레벨의 구동 신호를 펄스로서 발생하는 펄스 발생 회로와; 상기 제 1 레벨의 구동 신호를 상기 제 2 레벨의 구동 신호로 승압하기 위한 승압 회로와; 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 1 스위치 및; 상기 제어 신호에 응답하여 상기 제 2 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 2 스위치를 포함한다.

이 실시예에 있어서, 상기 제 1 스위치는 PMOS 트랜지스터를 포함하고, 상기 제 2 스위치는 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제어 신호의 레벨은 독출 동작시 전원 전압 레벨이고, 기입 동작시 그라운드 전위이다.

이 실시예에 있어서, 상기 비트 라인에 대응하는 레퍼런스 비트 라인들, 레퍼런스 워드 라인, 상기 레퍼런스 워드 라인에 대응하는 레퍼런스 셀 전극 라인, 그리고 상기 레퍼런스 비트 라인들에 각각 대응하는 레퍼런스 셀들의 레퍼런스 셀 어레이를 부가적으로 포함한다.

이 실시예에 있어서, 상기 레퍼런스 셀 전극 라인은 상기 구동 신호 발생 수단으로부터 발생된 상기 구동 신호를 제공받는 상기 행 디코더에 의해서 구동된다.

이 실시예에 있어서, 상기 제 1 레벨은 전원 전압 레벨이다.

본 발명의 다른 특징에 의하면, 워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와; 상기 비트 라인들에 각각 대응하는 레퍼런스 비트 라인들, 레퍼런스 워드 라인, 상기 레퍼런스 워드 라인에 대응하는 레퍼런스 플레이트 라인, 그리고 상기 레퍼런스 비트 라인들에 각각 대응하는 레퍼런스 셀들을 구비한 레퍼런스 셀 어레이와; 상기 레퍼런스 비트 라인 대 상기 레퍼런스 셀의 비는 1 : 1이고; 상기 어레이의 워드 라인들 중 하나와 상기 레퍼런스 워드 라인을 선택하기 위한 선택 신호들과 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하고, 그리고 상기 플레이트 라인들 중 상기 선택된 워드 라인에 대응하는 하나와 상기 레퍼런스 플레이트 라인을 구동 신호로 구동하는 행 디코더 회로 및; 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 레퍼런스 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 회로 및; 기입 동작 동안에 제 1 레벨의 상기 구동 신호를 발생하고, 독출 동작 동안에 상기 제 1 레벨보다 높은 제 2 레벨의 상기 구동 신호를 발생하는 구동 신호 발생 회로를 포함한다.

이 실시예에 있어서, 상기 구동 신호 발생 회로는, 상기 제 1 레벨의 구동 신호를 펄스로서 발생하는 펄스 발생기와; 상기 제 1 레벨의 구동 신호를 상기 제 2 레벨의 구동 신호로 승압하기 위한 승압 회로와; 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 1 스위치 및; 상기 제어 신호에 응답하여 상기 제 2 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 2 스위치를 포함한다.

이 실시예에 있어서, 상기 제 1 레벨은 전원 전압 레벨이다.

이와같은 장치에 의해서, 독출 동작시 기입 동작에 따른 펄스 신호의 레벨보다 높게 승압된 레벨의 펄스 신호로 플레이트 라인을 구동할 수 있다.

도 3을 참조하면, 본 발명의 신규한 강유전체 메모리 장치는 플레이트 펄스 발생 회로 (60)를 제공하며, 상기 플레이트 펄스 발생 회로 (60)는 기입 동작 동안에 전원 전압 레벨의 펄스 신호 (SPL)를 발생하고, 독출 동작 동안에 상기 전원 전압 레벨보다 높은 레벨의 펄스 신호 (BSPL)를 발생한다. 이로써, 독출 동작 동안 비트 라인/레퍼런스 비트 라인 (BLj/RBLj) 그리고 상기 승압된 레벨의 펄스 신호 (BSPL)에 의해서 구동된 플레이트 라인/레퍼런스 플레이트 라인 (PLi/RPL) 사이의 강유전체 커패시터 양단에 걸리는 전압 (예컨대, 독출 전압)에 의해서 강유전체 커패시터 (C_F)의 강유전 물질은 상태점 (A 또는 D, 도 1을 참조)으로 완전히 분극(또는 포화)된다. 따라서, 독출 동작시의 센싱 마진을 확보함으로써 강유전체 메모리 장치의 신뢰성이 향상된다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다. m개의 워드 라인들 (WL1)∼(WLm) 및 m 개의 플레이트 라인들 (PL1)∼(PLm)은, 도 4에 도시된 바와같이, 행들과 열들을 규정하는 기판 상의 셀 어레이 영역 (10)에 대응하는 행들을 따라서 각각 신장한다. 또, n 개의 비트 라인들 (BL1)∼(BLn)은 대응하는 열들을 따라서 각각 신장한다. m 개의 워드 라인들 (WL1)∼(WLm)과 n 개의 비트 라인들 (BL1)∼(BLn)이 교차하는 영역들에 m×n 개의 강유전체 메모리 셀들 (MCmn)이 매트릭스 형태로 형성된다.

각 메모리 셀은 하나의 스위칭 트랜지스터 (Trij) (여기서, i=1∼m, j=1∼n)와 하나의 강유전체 커패시터 (C_Fij)로 구성된다. 커패시터 (C_Fij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 스위칭 트랜지스터 (Trij)의 전류 통로 (current path) 즉, 드레인-소오스 채널 (darin-source channel)은 대응하는 강유전체 커패시터 (C_Fij)의 한 전극과 대응하는 비트 라인 (BLj) 사이에 접속된다. 상기 스위칭 트랜지스터 (Trij)의 게이트는 대응하는 워드 라인 (WLi)에 접속된다. 구체적인 예를들면, 메모리 셀 (MC11)에서, 스위칭 트랜지스터 (T11)의 전류 통로는 강유전체 커패시터 (C11)의 한 전극과 비트 라인 (BL1) 사이에 접속되고, 그것의 게이트는 워드 라인 (WL1)에 접속된다. 또한, 상기 강유전체 커패시터 (C11)의 다른 전극은 대응하는 플레이트 라인 (PL1)에 접속된다.

다시 도 3을 참조하면, 워드 라인들 (WL1)∼(WLm)과 플레이트 라인들 (PL1)∼(PLm)은 행 디코더 회로 (20)에 접속된다. 상기 행 디코더 회로 (20)는 하나의 워드 라인을 선택하고, 그리고 상기 선택된 워드 라인에 대응하는 플레이트 라인 (PLm) 상으로 강유전 물질의 모든 분극 도메인들이 소정의 방향으로 완전히 분극되도록 하는 전압 레벨의 펄스 신호 (예컨대, 독출 동작시 펄스 신호-BSPL 그리고 기입 동작시 펄스 신호-SPL)를 인가한다.

각 비트 라인들 (BL1)∼(BLn)의 한 끝은 잘 알려진 래치형의 감지 회로 (30)에 접속되고, 다른 한 끝은 열 선택 회로 (80)에 접속된다. 상기 감지 회로 (40)은 감지 구동 레벨 발생 회로 (40)으로부터의 2 개의 감지 구동 라인들 (SAP) 및 (SAN) 그리고 레퍼런스 셀 어레이 (60)에 연결된 n 개의 레퍼런스 비트 라인들 (RBL1)∼(RBLn)과 접속되어 있다.

레퍼런스 셀 어레이 (reference cell array) (50)의 레퍼런스 워드 라인 (RWL)과 레퍼런스 플레이트 라인 (RPL)은 상기 행 디코더 회로 (20)에 접속된다. 레퍼런스 워드 라인 (RWL)은 상기 행 디코더 회로 (20)에 의해서 선택되고, 레퍼런스 플레이트 라인 (RPL)은 상기 선택된 워드 라인 (WLi)에 대응하는 플레이트 라인 (PLi)에 공급된 펄스 신호 (예를들면, 독출 동작시 펄스 신호-BSPL 그리고 기입 동작시 펄스 신호-SPL)에 의해서 구동된다. 상기 어레이 (50)는, 잘 알려진 바와 같이, 선택된 메모리 셀에 저장된 데이터 '1' 또는 '0'의 기준이 되는 레벨을 대응하는 레퍼런스 비트 라인들 (RBLj)을 통해서 상기 감지 회로 (40)로 제공한다.

다시 도 3을 참조하면, 본 발명에 따른 강유전체 메모리 장치는 상기 행 디코더 회로 (20)로 펄스 신호를 공급하기 위한 플레이트 펄스 발생 회로 (60)을 포함한다. 플레이트 펄스 발생 회로 (60)는 기입 동작시 전원 전압 레벨의 펄스 신호 (SPL)을 발생하고, 독출 동작시 전원 전압보다 높은 레벨을 갖는 펄스 신호 (BSPL)을 발생한다.

종래 기술에서 설명된 바와 같이, 독출 동작시 플레이트 라인/레퍼런스 플레이트 라인 (PLi/RPL)으로 인가되는 펄스 신호의 전압 레벨은 기입 동작시 플레이트 라인들 (PLi/RPL)로 인가되는 그것의 전압 레벨과 동일하다. 이러한 경우, 독출 동작시 비트 라인이 플로팅 상태로 유지되기 때문에, 비트 라인 (BL)의 로딩 커패시턴스와 강유전체 커패시터 (C_F)의 커패시턴스의 커플링으로 인해 독출 동작시 강유전체 커패시터 (C_F) 양단에 걸리는 전압이 기입 동작시 강유전체 커패시터 (C_F) 양단에 걸리는 전압보다 낮다. 강유전체 커패시터의 강유전 물질이 상태점 (A) 또는 (D) (도 1을 참조)로 완전히 분극되지 않기 때문에, FRAM 장치의 센싱 마진 (sensing margin)은 감소한다.

이를 해결하기 위해 본 발명에 따른 플레이트 펄스 발생 회로 (60)는 독출 동작시 인가되는 펄스 신호 (BSPL)의 레벨을 기입 동작시 인가되는 펄스 신호 (SPL)의 레벨보다 높도록 펄스 신호를 발생한다. 독출 동작시 인가되는 펄스 신호 (BSPL)의 전압 레벨을 기입 동작시 인가되는 펄스 신호 (SPL)의 전압 레벨에 관련하여 수학식으로 표현하면 다음과 같다.

[수학식2]

본 발명의 바람직한 실시예에 따른 플레이트 펄스 발생 회로 (60)는 펄스 발생기 (pulse generator) (62), 승압 회로 (boosting circuit) (64), 스위치로서 동작하는 NMOS 트랜지스터 (MN1)와 PMOS 트랜지스터 (MP1)로 구성되어 있다.

펄스 발생기 (60)는 기입 동작시 설정된 레벨 (예를들면, 전원 전압)의 펄스 신호 (SPL)을 발생한다. 그리고, 승압 회로 (64)는 펄스 발생기 (62)로부터 플레이트 펄스 (SPL)를 받아들여서 상기 수학식 2으로 표현된 독출 동작시의 펄스 신호의 레벨에 대응하는 승압된 레벨의 펄스 신호 (BSPL)을 발생한다. 신호 (CP)에 제어되는 PMOS 트랜지스터 (MP1)은 펄스 발생기 (62)와 행 디코더 회로 (20) 사이에 형성되는 전류 통로 (current path) 즉, 소오스-드레인 채널 (source-drain channel)을 갖는다. 그리고, 신호 (CP)에 제어되는 NMOS 트랜지스터 (MN1)은 승압 회로 (64)와 행 디코더 회로 (20) 사이에 형성되는 전류 통로를 갖는다. 신호 (CP)는 기입 동작시 로우 레벨로 유지되고, 독출 동작시 하이 레벨로 유지된다. 단, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, FRAM 장치는 기입/독출 동작이 수행된 후 본래의 데이터를 잃은 메모리 셀에 본래의 데이터를 유지하기 위한 재기입 동작이 수행된다. 이때, 플레이트 라인으로 인가되는 펄스 신호의 레벨은 기입 동작시 인가되는 펄스 신호 (SPL)와 동일한 레벨을 갖는다. 따라서, 상기 제어 신호 (CP)는 독출 구간 중 감지 회로 (40)가 동작하기 이전까지만 하이 레벨로 활성화됨은 이 분야에 숙련된 자들에게 자명하다. 결국, 승압된 레벨의 펄스 신호 (BSPL)는 단지 하이 레벨의 제어 신호 (CP)에 의해서 NMOS 트랜지스터가 턴-온되었을 때 행 디코더 회로 (20)에 공급된다.

열 선택 회로 (80)은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있는 바와 같이, n 개의 NMOS 트랜지스터들(도시되지 않음)을 구비한다. 상기 각 선택 트랜지스터들의 전류 통로는 대응하는 비트 라인 (BLj)와 대응하는 데이터 라인 (DLy)(여기서, y=1∼k) 사이에 접속된다. 상기 각 트랜지스터들은 열 디코더 회로 (70)으로부터의 각 열 선택 신호들 (Y1)∼(Yn)에 의해서 턴-온/오프된다. 그리고, 상기 열 선택 회로 (80)의 데이터 라인 (DLy)은 주 감지 및 기입 드라이브 회로 (90)을 통해 대응하는 데이터 입출력 라인 (DIOy)에 접속된다.

도 1, 도 3 및 도 4을 참조하여, 이하 본 발명에 따른 강유전체 메모리 장치의 기입/독출 동작이 설명된다.

기입 동작

도 4를 참조하면, 데이터 기입 동작은 데이터 감지 구간 (T0-T1)과 데이터 기입 구간 (T1-T2)으로 구성된다. 먼저, 데이터 감지 구간 (T0-T1)은 선택된 워드 라인에 관련된 메모리 셀들의 데이터를 보호하기 위해 수행된다. 즉, 선택되는 워드 라인 (예를들면, 메모리 셀 어레이의 워드 라인 (WL1)에 접속된 메모리 셀들 (MC11-MC1n) 중 열 디코더 회로 (70)에 의해서 선택되는 셀들 (예를들면, MC11부터 MC14까지)에 대한 데이터 기입 동작이 수행되지만, 나머지 셀들 (MC15-MC1n)에 대한 기입 동작은 수행되지 않는다.

상기 선택된 메모리 셀들에 대한 데이터 기입 동작이 수행되면, 선택된 워드 라인 (WL1)에 대응하는 메모리 셀 어레이 (10)의 플레이트 라인 (PL1)은 펄스 발생 회로 (60)로부터 제공되는 Vcc 레벨의 펄스 신호 (SPL)로 구동된다. 이때, 메모리 셀들 중 데이터 '1'이 저장된 셀들 즉, 상태점 (B)를 갖는 메모리 셀들의 강유전체 커패시터 (C_F)의 분극 (P)은 도 1의 상태점 (B)로부터 상태점들 (C)을 통해 상태점 (D)로 변하고, 이 상태 천이에 대응하는 전하 (dQ1)은 대응하는 스위치 트랜지스터 (Tr)를 통해 강유전체 커패시터 (C_F)와 대응하는 비트 라인 (BL) 사이에 전달된다. 그리고, 메모리 셀들 중 데이터 '0'가 저장된 셀들 즉, 상태점 (D)을 갖는 메모리 셀들의 강유전체 커패시터 (C_F)의 분극 (P)은 도 1의 상태점 (D)을 통해 다시 상태점 (C)로 회귀한다.

결국, 선택된 워드 라인에 접속된 메모리 셀들에 저장된 데이터 '1'의 분극 (P)은 데이터 '0'의 분극 (P)으로 변화된다. 따라서, 선택된 워드 라인에 접속된 메모리 셀들에 저장되었던 본래의 데이터 즉, 강유전체 커패시터 (C_F)의 본래 분극 상태를 복원하기 위해 데이터 감지 구간(T0-T1)이 수행된다. 이를 위해, 기입 동작이 수행되기 이전에 선택된 워드 라인 (WL1)에 대응하는 플레이트 라인 (PL1)이 Vcc의 레벨로 구동된다. 이와 동시에, 레퍼런스 플레이트 라인 (RPL)과 레퍼런스 워드 라인 (RWL) 역시 선택되고 그리고 구동됨에 따라, 레퍼런스 비트 라인들 (RBLj)은 데이터 '1'과 데이터 '0'에 대응하는 레벨들의 평균치에 해당하는 레퍼런스 레벨로 각각 챠아지된다.

그 다음에, 실제 데이터 기입 동작은 구간 (T1-T2) 동안에 수행된다. 열 선택 회로 (80)는 열 디코더 회로 (70)로부터의 선택 신호 (Yi)에 응답하여서 외부로부터 기입될 데이터를 대응하는 비트 라인들 (예를들면, BL1-BL4)로 전달한다. 이후, 감지 구동 레벨 발생 회로 (40)로부터의 구동 신호들 (SAP) 및 (SAN)에 의해서 감지 회로 (40)가 활성화되고, 그 결과 선택된 비트 라인들 (BL1-BL4)의 전압 레벨은 기입될 데이터의 전압 레벨로 안정된 후 대응하는 셀들로 데이터가 기입된다. 그리고, 상기 구동 신호들 (SAP) 및 (SAN)에 의해서 감지 회로 (40)가 활성화될 때 데이터 '1'이 출력된 셀들의 재기입 동작이 수행된다.

독출 동작

다시 도 4를 참조하면, 독출 동작이 수행되기 이전에 비트 라인 프리 챠아지 동작이 구간 (T2∼T3) 동안에 수행되고, 구간 (T3∼T4) 앞서 설명된 기입 동작의 데이터 감지 동작과 동일한 방법으로 데이터 감지 동작이 수행된다. 단, 도 4에 도시된 바와 같이, 구간 (T3-T4) 동안에 제어 신호 (CP)의 레벨이 하이 레벨로 유지되기 때문에 펄스 발생 회로 (60)의 NMOS 트래지스터 (MN1)이 턴-온되고, PMOS 트랜지스터 (MP1)이 턴-오프된다. 따라서, 행 디코더 회로 (20)는 펄스 발생 회로 (60)로부터, 도 3에 도시된 바와 같이, 승압된 레벨의 펄스 신호 (BSPL)를 제공받는다.

상기 승압된 레벨의 펄스 신호 (BSPL)로 플레이트 라인/레퍼런스 플레이트 라인 (PLm/RPL)을 구동함으로써, 독출 동작시 비트 라인 (BL) 및 강유전체 커패시터 (C_F)의 커패시턴스 커플링 (capacitance coupling)으로 인해 강유전체 커패시터 (C_F) 양단에 걸리는 전압이 강하되는 것을 보상(방지)할 수 있다. 즉, 상기 승압된 레벨의 펄스 신호 (BSPL)에 의해서 강유전체 커패시터 (C_F)의 강유전 물질이 상태점 (점 A 및 점 C)로 완전히 분극되도록 할 수 있다.

본 발명에 따른 FRAM 장치는 독출 동작시 강유전체 커패시터 양단에 걸리는 전압을 기입 동작시 커패시터 양단에 걸리는 전압과 동일하게 유기시킴으로써 독출 동작시의 데이터 센싱 마진을 확보할 수 있을 뿐만아니라, 그에 따른 FRAM 장치의 신뢰성이 향상된다. 독출 동작시 승압된 레벨의 펄스 신호 (BSPL)는 메모리 셀 어레이 (10) 및 레퍼런스 셀 어레이 (50)의 플레이트 라인들에 모두 인가됨은 이 분야에 숙련된 자들에게 자명하다.

상기한 바와같이, 독출 동작시 강유전체 커패시터의 강유전 물질을 완전히 분극되도록 함으로써 센싱 마진을 확보할 수 있고, 강유전체 메모리 장치의 신뢰성이 향상된다.

Claims

워드 라인들, 상기 워드 라인들 각각에 대응하는 셀 전극 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와;

상기 어레이의 워드 라인들 하나를 선택하기 위한 선택 신호와 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하고, 그리고 상기 셀 전극 라인들 중 상기 선택된 워드 라인에 대응하는 하나를 구동 신호로 구동하는 행 디코더 및;

상기 선택된 워드 라인에 대응하는 셀 전극 라인을 구동하기 위한 상기 구동 신호를 발생하는 구동 신호 발생 수단을 포함하고;

상기 구동 신호 발생 수단은 기입 동작 동안에 제 1 레벨의 상기 구동 신호를 발생하고, 독출 동작 동안에 상기 제 1 레벨보다 높은 제 2 레벨의 상기 구동 신호를 발생하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 구동 신호 발생 수단은, 상기 제 1 레벨의 구동 신호를 펄스로서 발생하는 펄스 발생 회로와; 상기 제 1 레벨의 구동 신호를 상기 제 2 레벨의 구동 신호로 승압하기 위한 승압 회로와; 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 1 스위치 및; 상기 제어 신호에 응답하여 상기 제 2 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 2 스위치를 포함하는 불 휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 1 스위치는 PMOS 트랜지스터를 포함하고, 상기 제 2 스위치는 NMOS 트랜지스터를 포함하는 불 휘발성 메모리 장치.
제 2 항에 있어서,

상기 제어 신호의 레벨은 독출 동작시 전원 전압 레벨이고, 기입 동작시 그라운드 전위인 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 비트 라인에 대응하는 레퍼런스 비트 라인들, 레퍼런스 워드 라인, 상기 레퍼런스 워드 라인에 대응하는 레퍼런스 셀 전극 라인, 그리고 상기 레퍼런스 비트 라인들에 각각 대응하는 레퍼런스 셀들의 레퍼런스 셀 어레이를 부가적으로 포함하는 불 휘발성 메모리 장치.
제 5 항에 있어서,

상기 레퍼런스 셀 전극 라인은 상기 구동 신호 발생 수단으로부터 발생된 상기 구동 신호를 제공받는 상기 행 디코더에 의해서 구동되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 제 1 레벨은 전원 전압 레벨인 불 휘발성 메모리 장치.
워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와;

상기 비트 라인들에 각각 대응하는 레퍼런스 비트 라인들, 레퍼런스 워드 라인, 상기 레퍼런스 워드 라인에 대응하는 레퍼런스 플레이트 라인, 그리고 상기 레퍼런스 비트 라인들에 각각 대응하는 레퍼런스 셀들을 구비한 레퍼런스 셀 어레이와;

상기 레퍼런스 비트 라인 대 상기 레퍼런스 셀의 비는 1 : 1이고;

상기 어레이의 워드 라인들 중 하나와 상기 레퍼런스 워드 라인을 선택하기 위한 선택 신호들과 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하고, 그리고 상기 플레이트 라인들 중 상기 선택된 워드 라인에 대응하는 하나와 상기 레퍼런스 플레이트 라인을 구동 신호로 구동하는 행 디코더 회로 및;

상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 레퍼런스 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 회로 및;

기입 동작 동안에 제 1 레벨의 상기 구동 신호를 발생하고, 독출 동작 동안에 상기 제 1 레벨보다 높은 제 2 레벨의 상기 구동 신호를 발생하는 구동 신호 발생 회로를 포함하는 불 휘발성 메모리 장치.
제 8 항에 있어서,

상기 구동 신호 발생 회로는, 상기 제 1 레벨의 구동 신호를 펄스로서 발생하는 펄스 발생기와; 상기 제 1 레벨의 구동 신호를 상기 제 2 레벨의 구동 신호로 승압하기 위한 승압 회로와; 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 1 스위치 및; 상기 제어 신호에 응답하여 상기 제 2 레벨의 구동 신호를 상기 행 디코더로 전달하기 위한 제 2 스위치를 포함하는 불 휘발성 메모리 장치.
제 8 항에 있어서,

상기 제 1 레벨은 전원 전압 레벨인 불 휘발성 메모리 장치.