A7 B7__ 五、發明説明（！） 發明係有關具有鐵電記憶體之鐵電動態隨機存取 記憶體元件，特別係有關具有複數參照記憶胞陣列區塊之 元件^ 到目前爲止，記憶體系統設計已做成合倂各種記憶體 元件，如半導體記憶元件（比如DRAM，SRAM，快閃記憶 體），磁碟片與相類元件。這意味著很難只使用一種記憶體 元件來支援，比如PC之所有記憶體空間。 特別是半導體記憶體領域內，元件發展從以前便要符 合高密度，高速讀/寫操作，低存取時間，低功率消耗等， 但如同習知記憶體元件般將有著無可避免之限制。 爲解決上述問題，鐵電記憶體，具有既使在電源關閉時 仍能維持資料之功能，已經由使用顯示磁滞特徵之PZT等 鐵電材質所實現。此種鐵電記憶體技術之數例已揭露於 1988年10月份之IEEE之固態電路期刊，第23冊，No.5， 1171 〜1175 頁中，其名稱爲"An Experimental 512-bit Nonvolatile Memory with Ferroelectric Storage Cell"，以及 1998年2月4日之科技論文之文摘第32頁中，其名稱爲 "A New Memory Technology Is About to Hit The Market"。 如所知般，鐵電材質具有自發極化特徵。自發極化之方 向係根據電場方向而控制。典型之鐵電材質，PbZr03分子 之AB〇3型係爲一例。金屬原子，比如位於PbZr03分子 之中間之Zr根據所施加電場之方向而具有雙穩態點。因爲 Zr之取代，：^係位於穩態點之範圍內。因此，鐵電材質以 電場與極化之角度而顯示磁滞特徵。 --------- 4* 本紙張尺度通州中國國家標埤((、NS > Μ規格（210X.297公釐) (請先閲讀背面之注意事項再填寫本Κ ) Γ 裝- .1Τ 線 A7 B7 3723pif.doc/002 五、發明説明（么） 鐵電動態隨機存取記憶體（底下稱爲FRAM)係使用鐵電 材質之磁滯特徵之半導體記憶體元件之一。此種FRAM藉 由將磁化程度符合於位元資料而具有非揮發性儲存特 徵，且能由快速之反轉速度而執行讀/寫操作。 底下，鐵電記億體記億胞將根據上述論文而描敘。圖1 顯示鐵電記憶胞MC之電路。鐵電記憶胞MC包括存取電 晶體(或稱爲”選擇電晶體"或''電荷轉移電晶體")Tr與鐵電 電容Cy此適合於具有大規模電容之記憶體元件。在FRAM 之各鐵電記憶胞中’鐵電電容CF具有插入其兩電極(或稱 爲••平板電極"或"平板")間之鐵電材質。存取電晶體Tr係 連接於電容CF之電極之一與位元線BL間，其閘極係連接 至字元線WL。因爲FRAM之電晶體可由習知之CMOS製 造技術製造，相比於其他記憶體，FRAM係有利於整合度。 圖2係顯示鐵電電容CF之磁滯I-V轉換迴路。在此圖 中，橫座標代表鐵電電容之兩電極間之電位差，也就是電 容CF之兩尾端間之電壓，縱座標代表根據自發極化而產生 於鐵電材質之表面之電荷量’也就是極化程度（^C/cm2)。 如圖2所示，如果無電場施加至具無電壓施加之鐵電材 質，極化一般不會形成。當電壓以圖之正方向而增加時， 極化程度係從〇增加至位於正電荷極化磁轉(domain)內之 點"A"。在點"A”，.所有磁疇皆極化於同^方向’極化程度 係最大。在此例中，極化程度，也就是鐵電材質內所包含 之電荷量係由Qs代表，所施加之電壓係爲操作電壓Vcc。 在這之後，即使電壓再度降低至0伏特’極化程度係不減 5 本祕尺度® ® 家1,—( (’Ns > Λ4祕(21GX297 公楚〉 (請先閲讀背面之注意事項再填寫本頁} -裝· 、π 經满部Ψ"摞卑局貞^·消汾合作杠印來 A7 B7 經滅部中"榡率局負J·消於合竹社印顰 3723pif.doc/002 五、發明説明（/ ) 少至0，而維持在點"B”處。鐵電材質之電荷量，也就是剩 餘極化所獲得之剩餘極化程度係由Qr所代表。 其次，如果電壓係以圖之負方向增加，程度程度係從點 "B"改變至位於負電荷極化磁疇內之點"C"。在點"C"處，鐵 電材質之所有磁疇係極化成與在點"A”處之極化方向相反 之方向。極化程度係由-Qs代表，所施加電壓爲-Vcc。在 此之後，即使電壓係再度降低至0伏特，極化程度係不減 少至0,而維持在點"D"處。剩餘之極化程度可由-Qr代表。 如果電壓係再次以正方向增加，極化程度係從點"D"改變 至"A"。 如上述，如果能造成電場之電壓一旦施加至有鐵電材質 插入於其兩電極間之鐵電電容，即使電極係設成浮接態， 根據自發極化之極化方向可持續維持。因爲自發極化，鐵 電材質之表面電荷係因漏電而不自發消失。如果不施加電 壓使得極化程度處於〇狀態，極化方向係繼續維持。 FRAM之讀/寫操作可由極化反轉而實施，因而其操作 速度係由極化反轉之時間而決定。同樣，鐵電電容之極化 反轉速度係由電容面積、鐵電薄膜之厚度，所施加之電壓 等…而決定，極化反轉之速度單位一般爲//s。這代表 FRAM之操作將快於EEPROM或快閃記憶體。 底下將描敘FRAM之讀/寫操作。、 在FRAM中，二進位資料信號係符合於圖2中之磁滯 曲線之點"B"與”D”。邏輯”1”符合於點"B"，而邏輯"0"符合 .於點"D”。 6 本紙張尺度適川中國國家榡埤（（’NS ) Λ4規格（210X297公釐） (諳先聞讀背面之注意事項再填寫本頁) ---
經滅部中次標卑局貝^-消於合竹社印來 3723pif.doc/002 ^ 五、發明説明（f) 再參照圖1，在FRAM之讀與寫操作之起始階段係實施 感應儲存於記憶胞內資料之操作。在感應操作中，位元線 BL係錐持於浮接態。存取電晶體Tr接著由字元線WL導 通，使得在位元線BL上之0電壓施加至鐵電電容CF之一 電極，以及爲Vcc電位之脈衝信號係輸入其另一電極。同 時，如果邏輯資料"Γ係儲存於鐵電電容（^內，鐵電電容 CF之極化程度係從點"B"經過點”C"而變至點"D”。因此， dQ之電荷量係從鐵電電容CF傳送至位元線BL，因而在位 元線BL上之電壓係增加。 相反地，如果邏輯資料"〇"係儲存於鐵電電容（^內，鐵 電電容CF之極化程度係從點"D"變至點"C”，而回至點 "D"。在此例中，位元線BL上之電壓並不改變。位元線電 壓係由習知之感應電路而與參照電壓相比較（參照圖4)。 如果位元線電壓係高於參照電壓，其增高至操作電位(也就 是Vcc電位）。如果不是，位元線電壓係再度降低至0伏特。 在上述資料感應操作完成後，FRAM之資料寫入或讀取 動作係開始實施。在實際之資料寫入操作前，在資料線上 之電壓，比如Vcc電位(也就是邏輯資料”1”)或0電位(邏 輯資料"〇”），係藉由行選擇器（圖4，80)而傳送至位元線 BL«在既定時間經過後，脈衝信號係輸入至鐵電電容CF。 接著，鐵電電容CF之極化程度係從點”B丨’移至點"D”，使得 邏輯"Γ或"0"寫入至記憶胞。 如果此種感應操作係相對於儲存邏輯資料”Γ(也就是 Qr之極化程度在點"Β")而實行一次，或脈衝信號係輸入一 7 本紙乐尺度珀ΪΑ中國國家標冷((、NS ) Λ4規格（2丨0X297公釐） ~ (請先閲讀背面之注意事項再填寫本頁) 裝_
'1T 經濟部十次梂淖局KKJ.消合竹社印鲈 3723pif.doc/002 ___B7_ 五、發明説明（夕） 次至儲存邏輯資料"r之鐵電電容cF，所儲存之資料係因 爲鐵電電容CF之磁滯特徵而改變至邏輯"〇"(也就是-Qr之 極化程度在點"D”）。因此，在完成寫入操作前，必要使得 共同連接至字元線WL之非揮發性選擇記憶胞之各個鐵電 電容（^之資料態復原至起始態。此資料復建係稱爲"覆寫" 或"復原"。脈衝信號之Vcc電位係再一次輸入至完成感應 動作之記憶胞之鐵電電容CF。因此，各非揮發性選擇記憶 胞之鐵電電容CF之極化程度係從在點"D"之-Qr(代表邏輯 資料"〇")復至在點"B"之Qr(代表邏輯資料"1")。 其次’在FRAM之實際讀取動作中，由資料感應動作 所獲得之位元線BL上之資料係直接傳送至外部。既使在 讀取動作中，如果感應動作係針對儲存邏輯資料"1"之記憶 胞實施，儲存於鐵電電容CF內之資料係改變至邏輯"〇"。 因而’在完成讀取動作前，Vcc電位之脈衝係再次輸入至 完成感應動作之記億胞之鐵電電容CF。因此，所讀取之鐵 電電容4之極化程度係從-Qr復原至在點"B"之Qr。 輸出參照電壓至感應電路（圖4，30)之參照記憶胞陣列 倂用複數記憶胞，各攀照記憶胞係包括一存取電晶體與— 鐵電電容，如記憶胞MC中一般。各參照記憶胞之鐵電電 容係做成與記憶胞MC尺寸一樣。對熟知此技者而言，參 照電壓，其爲邏輯資料”1”之電位與邏輯資料”0"之電位之 一半，係分別由磁滯特徵相同於記憶胞MC之兩個參照記 憶胞（圖5)所產生。此兩參照記憶胞各具有邏輯資料"^與 邏輯資料”0"，反之亦然。所產生之參照記憶胞電壓係傳送 8 本紙张;Olii 则，關纟:麵(TNS ) ( 210X 297^« ) — (請先閲讀背面之注項再填寫本頁) -裝· 、11 線 3723pif.doc/002 A7 B7 經滴部中央榡卑局K3CJ-消fr合作社印黧 五、發明説明（心） 至參照位元線，其相關於複數記憶胞。 在將此種參照記憶胞陣列架構應用至FRAM之例中’ 參照電位係邏輯資料"1"之電位與邏輯資料"0”之電位之一 半’如圖3所示。然而，如果相關於複數記憶胞之參照記 憶胞之鐵電電容所具有之極化程度不同於各相關記億胞 之極化程度，其所產生而輸出至參照位元線上之參照電壓 係朝向邏輯資料"1”之電位與邏輯資料"0"之電位之一而偏 壓。如圖3所示，如果參照位元線上之參照電位係朝向邏 輯資料"1”偏壓，也就是例A，儲存邏輯資料"Γ之記憶胞 之感應限度係減少。接著，如果參照電位係朝向邏輯資料 "〇"偏壓，也就是例B，儲存邏輯資料”0”之記憶胞之感應 限度係減少。 不同於習知之DRAM，因爲偏壓後之參照電位係無法 在FRAM內部調整，相關於偏壓後參照電位之參照位元線 之記憶胞之資料錯誤之機率係因而增加。因此，FRAM之 可靠度係降低。 發明之目的係提供一種改變可靠度之FRAM元件。 發明之另一目的係提供一種具有複數參照記憶胞陣 列區塊之FRAM元件，使得偏壓後參照電位可在晶圓階段 時於FRAM內部改變。 爲達成上述目的，根據發明之一觀點，其提供一種非 揮發性半導體記憶體元件。該元件包括：一陣列，具有複 數位元線，與該位元線相交錯之複數字元線，以及複數鐵 電記憶胞，各鐵電記憶胞係位於該位元線與該字元線之交 9 (請先閲讀背面之注意Ϋ項再填寫本頁) 裝· ,ιτ 線 本紙張尺度珀州中國围家標肀（CNS ) Λ4規格（210X297公釐） 3723pif.doc/002 B7 3723pif.doc/002 B7 經满部中次標绛历β-T消於合作社印來 五、發明説明（^| ) 錯處。該元件更包括：一參照記憶胞陣列，具有複數參照 位元線，各參照位元線係相關於該位元線，以及共同耦合 至該參照位元線之複數參照記億胞陣列區塊，各參照記憶 胞陣列具有一參照字元線與複數參照記憶胞，各參照記憶 胞係位於該參照字元線與該參照位元線之交錯處。該元件 更包括：一感應放大器’其連接至該位元線與該參照位元 線，藉由使用該參照記憶胞陣列所產生之一參照電壓而將 一定位址之鐵電記憶胞所儲存之資料給予感應與放大。根 據發明之元件，該感應放大器所使用之該參照電壓在晶 圓測試模式時，可由該參照記憶胞陣列區塊來改變。 根據發明之元件，各別參照記憶胞陣列區塊之各參照 記憶胞包括一鐵電電容。該參照記憶胞陣列區塊之一所包 括之各鐵電電容所具有之尺寸相同於各鐵電記憶胞所具 有之鐵電電容之尺寸。 甚至，在元件中，各個其餘參照記億胞陣列區塊所包 括之鐵電電容之尺寸不同於該鐵電記憶胞之鐵電電容之 尺寸。 圖式之簡單說明： 爲讓發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉較佳實施例，並配合所附圖式，作詳細說明如 下： 、 圖1係鐵電記憶胞之等效電路圖； 圖2係顯示鐵電電容之磁滯特徵； 圖3係描繪FRAM元件之問題之圖示； 10 ^纸張尺度適川中國國家標淨(CNS ) Λ4規$( 210X297公釐〉 一 (請先閲讀背面之注意事項再填寫本頁) •裝. 訂 3723pif.doc/002 A7 B7 五、發明説明（s ) 圖4係發明之實施例之FRAM元件之電路圖； 圖5A至5C係發明之參照記憶胞陣列區塊之詳細電 路圖；1以及 圖6係描繪發明之改善之圖示。 符號說明： 10 :記憶胞陣列 20 :列解碼器電路 30 :感應電路 40 :感應驅動電位產生器 50 :參照記憶胞陣列 70:行解碼器電路 80 :行選擇電路 90 :主感應與寫入驅動電路 1〇〇 :資料輸出入電路 較佳實施例 要注意根據發明之FRAM元件，複數參照記憶胞陣 列區塊50a，50b與50c係實施於參照記憶胞陣列內。如果 從參照記憶胞陣列區塊50a，50b與50c中所選擇出之一個 所產生之參照電壓係朝向邏輯資料”1"或”〇"偏壓，受選擇 之參照記憶胞陣列區塊係改變至未選擇區塊之一，其鐵電 電容之尺小係大於或小於所選擇之參嗎記憶胞陣列之尺 寸。這使得改變後之參照記憶胞陣列區塊在晶圓階處要提 供所需之參照電壓至參照位元線。因此，記憶胞之感應限 度變大，造成而改善FRAM元件之可靠度。參照圖4， (請先閲讀背面之注意事項再填寫本頁) U3 i -§ 丁 本紙張尺度邊川中國國家標缚（CNS〉Λ4規格（210X297公釐） A7 B7 3723pif.doc/002 五、發明説明（"(） 其描繪發明之較佳實施例之FRAM元件之區塊圖。 FRAM包括記憶胞陣列1〇，列解碼器電路20，感應電路 30，感應驅動電位產生器4〇，參照記億胞陣列50 ’行解 碼器電路7〇，行選擇電路80，主感應與寫入驅動電路90 與資料輸出入電路1〇〇。雖然未示於此圖中’ FRAM更包 括將位元線預充電至預設電位（比如Vss電位）之習知位元 線預充電電路。 如圖4所示，記憶胞陣列1〇包括複數字元線 WL1〜WLm，以及排成m列且延伸於字元線方向之複數板 線PL1〜PLm，以及與線WL1〜WLm與PL1〜PLm交叉之複 數位元線BL1〜BLn。記憶胞陣列10更包括位於字元線 WL1〜WLm與位元線BL1〜BLn交叉處之mXn個鐵電記憶 胞 MCmn。 各記億胞MCmn係包括存取電晶體（或電荷轉移電晶 體)Trij以及鐵電電容CFij，其中i代表1至m之整數，而 j代表1至η之整數。在電容CFij之兩電極間係插入一鐵 電材質。存取電晶體Trij之電流路徑，也就是汲極-源極通 道係連接於鐵電電容CFij之一電極與相關之位元線BLj。 電晶體Trij之閘極係連接至相關之字元線WLi。鐵電電容 CFij之另一電極係連接至相關之板線PLi。比如，存取電 晶體Trll之電流路徑係連接於鐵電電容CF11之一電極與 相關之位元線BL1間，其閘極係連接至字元線WL1。鐵電 電容CF11之另一電極係連接至相關於字元線WL1之板線 PL1 〇 12 本紙張尺度珀用中國國家榡埤（（:NS ) Λ4規格（210X297公釐） (請先聞讀背面之注^項再填寫本頁) 經滴部中戎榡準局®CJ.消费合竹社印斛 03
A7 B7 3723pif.doc/002 五、發明説明（θ) 再次參照圖4，字元線WL1〜WLm與板線PL1〜PLm係 分別連接至列解碼器電路20。當選擇字元線WLi時，相 關於所擇選之字元線WLi之板線PLi係爲列解碼器電路20 所選擇。所選擇之字元線WLi係由Vcc驅動，所選擇之板 線PLi係由板脈衝產生器(未顯示)所產生之板脈衝信號所 驅動，使得鐵電材質之所有磁疇完成極化成既定方向。 各位元線BLi之一端係連接至感應電路30，另一端係 連接至行解碼器電路70。感應電路30係，如圖4所示， 連接至從感應驅動電位產生器40延伸出之兩條感應驅動 線SAP與SAN、記憶胞陣列10之η條位元線BL1〜BLn 以及參照記憶胞陣列之η條參照位元線RBL1〜RBLn。 各感應放大器包括兩個CMOS電路，各CMOS電路包 括PMOS與NMOS電晶體，如圖4所示。在第一 CMOS 電路中，電晶體P1與N1之電流路徑係串聯於感應驅動線 SAP與SAN間，其閘極係共同連接至相關之參照位元線 RBLj，j代表1至η之整數。在第二CMOS電路中’電晶 體P2與N2之電流路徑係串聯於感應驅動線SAP與SAN 間，其閘極係共同連接至相關之位元線BLj，j代表1至η 之整數。感應驅動電位產生器40所產生之兩個互補感應 驅動信號係分別施加至感應驅動線SAP與SAN ° 參照記憶胞陣列50係包括複數參曝記憶胞陣列區塊 50a，50b與50c。參照記憶胞陣列區塊係共同連接至參照 位元線RBL1〜RBLn，且經由相關之參照字元線RWL1 ' RWL2與RWL3而耦合至列解碼器電路20。在晶圓測試模 13 (請先閲讀背面之注意事項再填寫本頁) 、νβ 經满部中央標卑而β-τ·消资合竹社印聚 本紙張尺度適州中國國家榡.f ( (’NS ) Λ4規格（210X 297公釐） 經滴部中央樣卑局ax工消於合作社印轚 A7 3723pif.doc/002 β? 五、發明説明（丨（） 式中，至少一個參照記億胞陣列區塊被選擇。所選擇之參 照記憶胞陣列區塊分別提供參照電壓至參照位元線 RBLl」RBLn。各參照電壓具有符合於邏輯資料"Γ之電位 與邏輯資料之電位之一半之電位。所選擇之參照記憶胞 陣列區塊所產生之參照電壓可因爲不同原因，比如製程改 變，而朝邏輯資料”1"之電位或邏輯資料”0"之電位偏壓。 參照電壓是否由所選擇之參照記憶胞陣列區塊所產生可 在晶圓階段由習知之測試裝置而測試。在封裝階段之前’ 於晶圓階段時，從所選擇參照記憶胞陣列區塊所產生之偏 壓後參照電壓之調整係藉由將所選擇之參照記憶胞陣列 區塊改變至未選擇之參照記憶胞陣列區塊之一。雖然未顯 示於圖中，參照記憶胞陣列區塊之改變係由使用習知此技 者所明瞭之多餘結構(使用複數雷射熔線）。因爲多餘結構 未倂用於發明中，其描敘在此省略。 如果所選擇之參照記憶胞陣列區塊所產生之參照電壓 係朝向邏輯資料"Γ偏壓，所選擇之參照記憶胞陣列區塊係 改變至未選擇區塊之一，未選擇區塊所具有之鐵電電容尺 寸小於受選擇之參照記憶胞陣列區塊之鐵電電容之尺 寸。如果，所選擇之參照記憶胞陣列區塊所產生之參照電 壓係朝向邏輯資料"〇"偏壓，所選擇之參照記憶胞陣列區塊 係改變至未選擇區塊之一，未選擇區塊所具有之鐵電電容 尺寸大於所選擇之參照記憶胞陣列區塊之鐡電電容之尺 寸。這使得改變後參照記億胞陣列區塊在晶圓階段時提供 所需之參照電壓至參照位元線RBL1〜RBLn。 14 張尺度速用中國國家標埤ΰϋ) Λ4規輅（2丨0X297公釐） ' (请先閲讀背面之注意事項再填寫本萸) •裝. ,ΐτ 線 經滴部中央標卒局負J.消費合作社印擘 3723pif.doc/002 ^ 五、發明説明（卩） 再次參照圖4，行選擇電路80係包括η個當成選擇電 晶體之NMOS電晶體（未顯示出）。各選擇電晶體之電流路 徑係連接於相關位元線BLj與相關資料位DLy間，y代表 1至k之整數。各別選擇電晶體係回應於行解碼器電路70 所輸出之各別行選擇信號Yl~Yn而導通/關閉。因爲主感 應與寫入驅動電路90與資料輸出入電路100係屬習知， 在此不描敘。 發明之較佳實施例之參照記憶胞陣列之詳細電路係 描繪於圖5Α，5Β與5C中。
參照圖5Α，參照記憶胞陣列區塊50a包括複數參照記 憶胞RMC〜RMCj，j係1至η之整數。各參照記憶胞包括 存取電晶體RTRj與鐵電電容RCFj。參照電容RCFj之尺寸 係相同於圖4中之記憶胞陣列10之電容尺寸。各鐵電電 容RCFj之電極之一係耦合至一相關參照位元線RBLj，其 另一電極係共同交接至參照板線RPL1。參照記憶胞 RMC1〜RMCn之電極之一係經由根據RPS信號之電位而導 通/關閉之NMOS電晶體Ml而交替式連接至RFDIN與 RFDIN/線。比如，參照記憶胞RMC1之電容RCF1之一個 電極係經由NMOS電晶體Ml而連接至RFDIN線，而參照 記憶胞RMC2之電容RCF2之一個電極係經由NMOS電晶 體Ml而連接至/RFDIN線。各對參照記憶胞MC(j-l)與MCj 儲存彼此互補之資料。比如，參照記憶胞MCI儲存邏輯資 料"Γ，而參照記憶胞MC2儲存邏輯資料”0”，反之亦然。 如圖5A所示，根據RQE信號之電位而導通/關閉之NMOS (請先閱讀背面之注意事項再填寫本頁) -裝- *11 線 本紙張尺度进用中國國家標中（（'NS ) Λ4規格（210X297公釐） A7 B7 經漭部中决樣埤局貝Η消fr合作社印繁 3723pif.doc/002 五、發明説明（丨)） 電晶體M2係連接於參照位元線對RBL(j-l)與RBLj。如果 REQ信號係高電位，NMOS電晶體M2係導通’使得各參 照位元線對處於相同電位(也就是等化）。 在圖5B與5C中，與圖5A相同之組成元件係標示成相 同之參照符號。圖5B之參照記憶胞陣列區塊50b與圖5A 之參照記憶胞陣列區塊50a之不同處只在於參照記憶胞 RMC1〜RMCn之鐵電電容RCF2之尺寸小於圖5A之參照記 憶胞陣列區塊50a中之參照記憶胞RMC卜RMCn之鐵電電 容RCF2之尺寸。圖5C之參照記憶胞陣列區塊5〇c與圖5A 之參照記憶胞陣列區塊50a之不同處只在於參照記憶胞 RMC卜RMCn之鐵電電容RCF3之尺寸大於圖5A之參照記 憶胞陣列區塊50a中之參照記憶胞RMC1〜RMCn之鐵電電 容RCF之尺寸。爲避免重覆描敘，參照記憶胞陣列區塊50b 與50c之描敘將省略。 底下將描敘參照記憶胞陣列區塊5〇a之操作。爲描敘方 便起見，參照記憶胞陣列區塊50a係僅使用兩個參照記憶 胞RMC1與RMC2來描敘。同時，假設RMC1儲存邏輯資 料"Γ(圖2中之點"B")而RMC2儲存邏輯資料"0"(圖2中之 點"D”）。 存取電晶體Trl係由參照字元線RWL1導通使得在相關 參照位元線RBL1與RBL2上之〇電壓係施加至鐵電電容 RCF1與RCF2之一電極，具有Vcc電位之脈衝信號係經由 參照板線RPL1而施加至另一電極。同時’電容RCF1之極 化程度係從點"B"經過點"C"而改變至點"D"，如圖2所示。 本紙張尺度进圯中國國家標啤（（’NS ) Λ4規格（210X297公嫠） %? (請先閲讀背面之注意事項再填寫本頁)
A7 B7 3723pif.doc/002 五、發明説明（丨1f ) 因此，dQ之電荷量係從鐵電電容RCF1傳送至參照位元線 RBL1，因而在參照位元線上RBL1之電壓係增加。相反 地，電容RCF2之極化程度係從點"D"改變至點"C"，又回 至點"D"。在此例中，參照位元線RBL2上之電壓係無改 變0 當REQ信號線以高電位驅動時，NMOS電晶體Ml通 導通，造成在參照位元線RBL1與RBL2上之電壓係等化。 也就是，參照位元線RBL1與RBL2上之電壓要施加至圖4 之感應電路30之參照電壓。接著，在實施讀/寫操作後， RFDIN與RFDIN/線係以分別低電位驅動（比如Vss電位) 與高電位驅動（比如Vcc電位）。同時，電容RCF1之極化程 度係從點"D”經過點"A"而改變至點"B"，而電容RCF2之極 化程度係從點"D”改變至點"C"，又回至點"D"，如圖2所 示。因此，邏輯資料"1"係重寫入至參照記憶胞RMC1，邏 輯資料"0"係重寫入至參照記憶胞RMC2。 當圖5B與5C中之參照記憶胞陣列區塊50b與50c之 一，而非圖5A之50a係藉由上述之多餘結構而改變時， 改變後區塊50b或50c也以上述方法來產生要施加至參照 位元線RBL1〜RBLn上之參照電壓。爲避免重覆，其描敘 在此省略。 如上述般，參照記憶胞陣列區塊50'之鐵電電容RCf1 之尺寸係相同於記憶胞陣列10之電容之尺寸，參照記憶 胞陣列區塊5〇b之鐵電電容RCF2之尺寸係小於記憶胞陣 列10之電容之尺寸，參照記億胞陣列區塊50c之鐵電電容 17 本紙張尺度诮用中國國家標率（CNS ) Λ4規格（210X297公嫠） 1^1 ί- - n t ^^1 1^1 1^1 —^1» I (請先閲讀背面之注項再填寫本頁) 訂 線 經濟部中决標卑局只工消费合作社印^ 3723pif.doc/002 A7 B7
經漭部中央#.準局員工消费合作社印5J 五、發明説明（) RCF3之尺寸係大於記憶胞陣列1〇之電容之尺寸。 如圖3所示，在參照記憶胞陣列區塊5〇a所產生之參照 電壓朝向邏輯資料"1"之電位偏壓之例中’也就是，當儲存 邏輯資料"1"之鐵電電容RCF1係轉變時，其轉變迴路(從點 "B"經過點"C"至點"D")係高於如圖6所示之(例A)之記憶 胞MCij之轉變迴路，在晶圓階段，參照記憶胞陣列區塊 50a係改變（藉由使用上述之多餘結構)至所具有之鐵電電 容RCF2之尺寸小於記憶胞陣列10之電容尺寸之參照記憶 胞陣列區塊50b，如上述般。這使得參照記憶胞陣列區塊 50b產生爲資料"1"與資料"0"之電壓線和之一半之參照電 壓至參照位元線RBL1〜RBLn。因此，偏壓後參照電壓在 晶圓階段可根據上述方法而調整至所需之電壓。 如圖3所示，在參照記憶胞陣列區塊50a所產生之參照 電壓朝向邏輯資料之電位偏壓之例中，也就是’當儲存 邏輯資料"1"之鐵電電容RCF2係轉變時’其轉變迴路(從點 "B"經過點，，C"至點"D")係高於如圖6所示之(例C)之記憶 胞MCij之轉變迴路，在晶圓階段，參照記憶胞陣列區塊 50a係改變（藉由使用上述之多餘結構）至所具有之鐵電電 容RCF3之尺寸大於記憶胞陣列1〇之電容尺寸之參照記億 胞陣列區塊50c，如上述般。這使得參照記憶胞陣列區塊 50c產生爲資料"1"與資料，，〇"之電壓線和之一半之參照電 壓至參照位元線RBL1〜RBLn。因此，偏壓後參照電壓在 晶圓階段可根據上述方法而調整至所需之電壓。 對熟知此技者而言’雖然僅有兩個參照記憶胞陣列區塊 (請先閲讀背面之注意事項再填寫本頁) -裝.
、1T -線 本紙張尺度適ΪΑ中囷國家標準（（、NS ) Λ4規格（210X297公« ) A7 B7 3723pif.doc/002 五、發明説明（丨(；） 50b與50c倂用於參照記憶胞陣列區塊50a，雖然未示於圖 後，但可使用更多之參照記憶胞陣列使得偏壓後參照電壓 可經常1改變或正確地調整。 綜上所述，雖然發明已以較佳實施例揭露如上，然其 並非用以限定發明，任何熟習此技藝者，在不脫離發 明之精神和範圍內，當可作各種之更動與潤飾，因此發 明之保護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 線 M满部中ίι;榡卑局兵J.消费合作社印掣 19 本紙張尺度洎用中國國家標坪(CNS ) Λ4規格（210X297公釐）