DE3346529A1

DE3346529A1 - Leseverstaerker

Info

Publication number: DE3346529A1
Application number: DE19833346529
Authority: DE
Inventors: Junichi Miyamoto; Shinji Yokohama Saito
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-12-28
Filing date: 1983-12-22
Publication date: 1984-08-02
Also published as: DE3346529C2; US4604533A

Description

Leseverstärker

BESCHREIBUNG

Die Erfindung betrifft einen Halbleiterspeicher mit Speicherzellen aus MOS-Transistoren und insbesondere einen zugehörigen Leseverstärker.

Ein konventioneller Leseverstärker in einer CMOS-Halbleitereinrichtung hat die in Fig. 1 gezeigte Struktur. Speicherzellen llil, Ili2, ..., Hij, ..., und Leitungen sind in Bereiche angeordnet, die durch Wortleitungen WLl, WL2, ..., WLi, ..., und WLn und Bit-Leitungen BLi und BLi unterteilt sind. Von einer der Speicherzellen llil, Hi2, ..., llij, ..., und Hin ausgelesene Daten (Spannungen Vl und V2 der Bit-Leitungen BLi und BLi) werden an einen ersten MOS-Differentialverstärker über die entsprechende der Wortleitungen WLl, WL2, ..·, WLi, ..., und WLn geliefert. Der erste Differentialverstärker 12 weist auf: ein Paar n-Kanal-Differential-Eingangs-MOS-Transistoren Q4 und Q5, deren Gate-Elektroden jeweils mit den Bit-Leitungen BLi und BLi verbunden sind und die so angeordnet sind, daß ein Ende des η-Kanal-Differential-Eingangs-MOS-Transistors Q4 mit einem Ende des n-Kanal-Differential-Eingangs-MOS-Transistors Q5 verbunden ist; einen n-Kanal-MOS-Transistor Ql zwischen einem gemeinsamen Knotenpunkt zwischen den Differential-Eingangs-MOS-Transistoren Q4 und Q5 und einer Stromversorgung V mit einer Gate-Elektrode, die ein Chip-Freigabesignal CE erhält; einen n-Kanal-MOS-Transistor Q6 und einen p-Kanal-MOS-Transistor Q2, die in Reihe zwischen dem anderen Ende des MOS-Transistors Q4 und der Stromversorgung V angeordnet sind; einen n-Kanal-MOS-Transistor Q7 und einen p-Kanal-MOS-Transistor Q3 in Reihe zwischen dem anderen Ende

BAD ORIGINAL

des MOS-Transistors Q5 und der Stromversorgung V_DD. Die Gate-Elektroden der MOS-Transistoren Q2 und Q3 sind mit der Stromversorgung V_nn verbunden. Ein Ausgang CDi aus einem nicht gezeigten Spaltendecoder wird an die Gate-Elektroden der MOS-Transistoren Q6 und Q7 gelegt. Die Spannungen am Knotenpunkt Nl zwischen den MOS-Transistoren Q2 und Q6 und einem Knoten, N2 zwischen den MOS-Transistoren Q3 und Q7 werden Ausgangssignale des ersten Differentialverstärkers 12. Die Ausgangssignale von dem ersten Differentialverstärker 12 werden an.

einen zweiten MOS-Differentialverstärker 13 geliefert. Der zweite Differentialverstärker 13 weist auf: ein Paar von Differertial-Eingangs-n-Kanal-MOS-Transistoren Q8 und Q9, deren Gate-Elektroden jeweils mit den Knotenpunkten Nl und N2 verbunden sind und von denen jeweils ein Ende mit der Stromversorgung V„„ verbunden ist; p-Kanal-MOS-Transistoren QlO und QIl, die jeweils zwischen dem anderen Ende des MOS-Transistors Q8 und der Stromversorgung V und zwischen dem anderen Ende des MOS-Transistors Q9 und der Stromversorgung V eingefügt sind und die eine Stromspiegelschaltung darstellen. Ein Ausgangssignal von dem zweiten Differentialverstärker 13 erscheint an einem Knotenpunkt N3 zwischen den MOS-Transistoren QIl und Q9 und wird an eine Ausgangspufferstufe 14 geliefert. Die Ausgangspufferstufe 14 weist auf: einen CMOS-Inverter mit einem p-Kanal-MOS-Transistor Q12 und einem n-Kanal-MOS-Transistor Q13. Ein Lese-Ausgangssignal erscheint an einem Knotenpunkt zwischen den MOS-Transistoren Ql2 und Q13.

Im folgenden wird der Betrieb des konventionellen Leseverstärkers der oben beschriebenen Konfiguration beschrieben. Wenn das an den η-Kanal-MOS-Transistor Ql gelieferte Chip-Freigabesignal CE auf hohen Pegel geht, wird der MOS-Transistor Ql eingeschaltet, so daß der Lesebetrieb ablaufen kann. Wenn das Ausgangssignal CDi von dem Spaltendecoder auf hohen Pegel geht und die i-te Spalte ausgewählt wird, werden die MOS-Transistoren Q 6 und Q7 eingeschaltet. Daten werden auf die Bit-Leitun-

gen BLi und BLi aus den Speicherzellen Hi j (der Speicherzellen HiI, 1Π2, .... HiJ₅ ..., und Hin, die mit den Bit-Leitungen BLi und BLi verbunden sind) ausgelesen, die durch die Wortleitung WLj ausgewählt wird. Deshalb geht eine der Bit-Leitungen BLi und BLi in Übereinstimmung, mit dem Inhalt der aus der Speicherzelle llij ausgelesenen Daten auf hohen Pegel und die andere geht auf niedrigen Pegel. In Übereinstimmung mit Änderungen der Spannungen in den Bit-Leitungen BLi und BLi wird einer der MOS-Transistoren Q4 und Q5, deren Gate-Elektroden jeweils mit den Bit-Leitungen BLi und BLi verbunden ist, eingeschaltet und der andere wird abgeschaltet. In Übereinstimmung mit dem ON/OFF-Betrieb der MOS-Transistoren Q4 und Q5 wechseln die Spannungen am Knotenpunkt Nl zwischen den MOS-Transistoren Q2 und Q6 und dem Knotenpunkt N2 zwischen den MOS-Transistoren Q3 und Q7. Diese Spannungen werden an die Gate-Elektroden der Differential-Eingangs-MOS-Transistoren Q8 und Q9 des zweiten Differentialverstärkers 13 geliefert. Ein Konstantstrom wird an die MOS-Transistoren Q8 und Q9 von den MOS-Transistoren QlO und QIl, die die Stromspiegelschaltung darstellen, geliefert. Eine Spannung am Knotenpunkt N3 zwischen den MOS-Transistoren Q9 und QH wechselt in Übereinstimmung mit dem ON/OFF-Betrieb des MOS-Transistors Q9 und wird an den Signaleingangsanschluß der Ausgangspufferstufe 14 gelegt. In der Ausgangspufferstufe 14 wird einer der MOS-Transistoren Q12 und Q13 eingeschaltet und der andere wird abgeschaltet in Übereinstimmung mit der Spannung am Knotenpunkt N3. Als Ergebnis erscheint ein den in der ausgewählten Speicherzelle llij gespeicherten Daten entsprechendes Ausgangssignal am Knotenpunkt zwischen den MOS-Transistoren Q12 und Q13.

Beim Auslesebetrieb ergibt sich bezüglich der Speicherzellen ein Verhältnis (wird durch die Last-MOS-Transistoren Q2 und Q3 in eine Spannung umgewandelt) eines durch den Differential-Eingangs-MOS-Transistor Q4 fließenden Stroms zu einem durch den Differential-Eingangs-MOS-Transistor Q5 fließenden Stroms wie folgt:

id2/idl = f(ß/2)(V2-V0-Vth)²J/f(ß/2)(Vl-V0-Vth)²J = (Vl+flV-VO-Vth)²/(Vl-VO-Vth)² e 1 + 24V/(Vl-VO-Vth)² ,... (1)

wobei Vl und V2 Spannungen auf den Bit-Leitungen BLi und BLi jeweils sind; ÄV ist die Potentialdifferenz zwischen den Spannungen Vl und V2; VO ist die Quellenspannung eines jeden der MOS-Transistoren Q4 und Q5; und Vth ist die Schwellenspannung eines jeden der MOS-Transistoren Q4 und Q5. Der erste Differentialverstärker 12 hat die maximale Empfindlichkeit, wenn Vi-VO-Vth = 0 gilt. Wenn der erste Differentialverstärker 12 jedoch unter dieser Bedingung aufgebaut wird, wird sein Gegenwirkleitwert gm reduziert, wodurch eine lange Zeitdauer benötigt wird, um den zweiten Differentialverstärker 13 auf die nächste Stufe zu steuern. Um den Gegenwirkleitwert zu steigern und eine hohe Leseempfindlichkeit zu liefern, muß eine Potentialdifferenz AV zwischen den Bit-Leitungen BLi und BLi groß gewählt werden.

Wenn ein in der Bit-Leitung fließender Strom als Ib vorgegeben wird, bestimmt sich eine Einschwingzeit td von einem niedrigen Pegel auf einen hohen Pegel und umgekehrt bezüglich des Bit-Leitungs-Potentials wie fblgt:

td = Cb-AV/lb, ... (2)

wobei Cb die Bit-Leitungs-Kapazität ist. Wenn die Potentialdifferenz AV groß gewählt wird, wird die Einschwingzeit td bezüglich des Bit-Leitungs-Potentials groß.

Wie o.ben beschrieben wurde, ist die Empfindlichkeit des Leseverstärkers mit einer Reihenschaltung von zwei MOS-Differentialverstärkern umgekehrt proportional zu seinem Gegenwirkleitwert gm. Es ist schwierig, gleichzeitig Signalverzögerungszeiten der Bit-Leitungen und der Leseschaltungsanordnung zu verkürzen.

Deshalb ist es Aufgabe der Erfindung, einen hochempfindlichen Hochgeschwindigkeits-Leseverstärker zu schaffen.

Erfindungsgemäß wird ein Leseverstärker zum Liefern differentieller Eingangssignale von einer MOS-Schaltung an einen ersten Differentialverstärker vorgesehen, der bewirkt, daß der erste Differentialverstärker die differentiellen Eingangssignale verstärkt und zum Liefern differentieller Ausgangssignale vom ersten Differentialverstärker an einen zweiten Differentialverstärker, wobei der zweite Differentialverstärker veranlaßt wird, die differentiellen Ausgangssignale zu verstärken, gekennzeichnet dadurch, daß der erste Differentialverstärker ein Paar.von bipolaren Transistoren als differentielle Eingangselemente aufweist und der zweite Differentialverstärker ein Paar von MOS-Transistoren als differentielle Eingangselemente aufweist.

Weitere Ausbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
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Im weiteren wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Figuren beschrieben. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines konventionellen Leseverstärkers in einem Halbleiterspeicher;

Fig. 2 ein schematisches Blockdiagramm eines Leseverstärkers gemäß einer Ausführungsform der Erfindung;

Fig. 3 ein Schaltungsdiagramm des in Fig. 2 gezeigten Leseverstärkers ;

Fig. 4 ein Schaltungsdiagramm eines Leseverstärkers gemäß

einer weiteren Ausführungsform der Erfindung;

Fig. 5 und 6 jeweils Ausschnitte zur Verdeutlichung der Herstellung der in Fig. 3 gezeigten Schaltung;

Fig. 7 ein Schaltungsdiagramm eines Leseverstärkers
gemäß einer weiteren Ausführungsform der Erfin

dung ;

Fig. 8 ein Schaltungsdiagramm eines Pegelkonverters des in Fig. 7 gezeigten Leseverstärkers; und'

Fig. 9 ein Schaltungsdiagramm eines Leseverstärkers

gemäß noch einer weiteren Ausführungsform der
Erfindung.

Fig. 2 zeigt die grundlegende Anordnung eines Leseverstärkers

gemäß einer Ausführurjpform der Erfindung. Gleiche Bezugszeichen wie in Fig. 1 bedeuten die gleichen Teile in Fig. 2 und eine
detaillierte Beschreibung wird deshalb vermieden. Bit-Leitungen BLi und BLi sind mit einem ersten Differentialverstärker 15 mit bipolaren Transistoren als differentielle Eingangselemente jeweils über Bit-Leitungsauswahl-MOS-Transistoren Q14 und Q15 verbunden, die gemäß einem Ausgangssignal CDi von einem Spaltendecoder gesteuert werden, und welche jeweils zur Auswahl der Bit-Leitungen BLi und BLi dienen. Ausgangssignale von dem ersten
Differentialverstärker 15 werden an einen zweiten Differentialverstärker 16 mit MOS-Transistoren als differentielle Eingangselemente geliefert und von diesem verstärkt. Ein Ausgangssignal von dem zweiten Differentialverstärker 16 wird von einem CMOS-Inverter 17 als Pufferstufe invertiert und verstärkt. Auf diese Weise erscheint ein Ausgangssignal am Ausgangsanschluß des Inverters 17.

Fig. 3 ist ein Schaltungsdiagramm der ersten und zweiten Differentialverstärker 15 und 16 in Fig. 2. Speicherdaten (differentielle Eingangssignale) werden von einem nicht gezeigten MOS-Speicher an bipolare npn-Transistoren Q16 und Q17, die als differentielle Eingangselemente des ersten Differentialverstärkers 15 dienen, über die Bit-Leitungsauswahl-MOS-Transistoren Q14

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•und Q15 der Fig. 2 geliefert. Die Emitter der Differential-Eingangstransistoren Q16 und Q17 sind gemeinsam verbunden zur Aufnahme einer zweiten Stroinversorgungsspannung V₃₅ durch eine Stromquelle I. Die Kollektoren der Transistoren Q16 und Q17 sind mit einer ersten Stromversorgung' V_cc jeweils über Lastdiemente (2. B. Widerstände Rl und R2) verbunden. Die Gate-Elektroden eines Paars von η-Kanal-MOS-Transistoren Q18 und Q19, die als differentielle Eingangselemente des zweiten Differentialverstärkers 16 dienen, sind jeweils mit einem Knotenpunkt N4 zwischen dem Widerstand Rl und dem Transistor Q16 und, einem Knotenpunkt N5 zwischen dem Widerstand R2 und dem Transistor Q17 verbunden. Ein Ende eines jeden der MOS-Transistoren Q18 und Q19 ist mit der ersten Stromversorgung V_c_ über einen entsprechenden p-Kanal-MOS-Transistor Q21 und Q22, die eine Stromspiegelschaltung bilden, verbunden. Das andere Ende eines jeden der MOS-Transistoren Q18 und Q19 ist mit der zweiten Stromversorgung V₅₅ verbunden. Eine Spannung am Knoten N6 zwischen den MOS-Transistoren Q21 und Q19 wird invertiert und verstärkt durch den CMOS-Inverter 17 mit den MOS-Transistoren Q22 und Q23, wodurch ein Ausgangssignal entsteht.

In dem oben beschriebenen Schaltkreis bildet sich, wenn eine Differenz zwischen den Spannungen Vl und V2 auf den Bit-Leitungen BLi und BLi als V vorgegeben wird (d.h. ^V = Vl - V2), ein Verhältnis eines durch den Transistor Q16 fließenden Stroms il zu einem durch den Transistor Q17 fließenden Strom i2 gemäß dem Betrieb des bipolaren Transistors wie folgt:

wobei q die Elektronenladung, k die Boltzmann-Konstante, und T die absolute Temperatur ist. Eine Spannungsdifferenz ΔV zwischen den Ausgangssignalen von dem ersten Differentialverstärker 15 ist wie folgt:

wobei der Gegenwirkleitwert gm l/R ist und nicht von AV und AVl abhängt. Gemäß Gleichung (4) ist AVl = Ri(l-l/e) für AV = 25 mV. Eine Spannung, die ungefähr zwei Drittel der Spannung für V = ·· beträgt, wird mit einem vorgegebenen Gegenwirkleitwert gm erzeugt, wodurch gute Empfindlichkeit erieLcht wird.

Beim zweiten Differentialverstärker 16 ist das Gatter eines p-Kanal-MOS-Transistors Q20 mit seiner Drain-Elektrode yerbunden. Darüberhinaus sind die Gate-Source-Spannungen V_QS der Transistoren Q20 und Q21 gleich. Wenn die Transistoren im wesentlichen auf dem gleichen Potential gehalten werden, wird ein durch den MOS-Transistor Q20 fließender Strom i3 im wesentlichen gleich einem durch den MOS-Transistor Q21 fließenden strom i4, wodurch eine Stromspiegelschaltung gebildet wird. Unter der Annahme, daß ein Signal hohen Pegels an das Gatter des MOS-Transistors Q18 gelegt wird, wird ein Signal von niedrigem Pegel an das Gatter des MOS-Transistors Q19 gelegt. Wenn der MOS-Transistor eingeschaltet wird, wird seine Drain-Seite auf niedrigen Pegel gesetzt. Deshalb werden die MOS-Transistoren Q20 und Q21 weiter leitfähig geschaltet und durch die Wirkung des Signals niedrigen Pegels, das an die Gate-Elektrode des MOS-Transistors Q19 geliefert wird, wird die Spannung am Knotenpunkt N6 zwischen den MOS-Transistoren Q21 und Q19 plötzlich hoch. Wenn jedoch das Gate-Potential des Transistors Q18 niedrig ist und das Gate-Potential des Transistors Q19 hoch ist, wird ein umgekehrter Betrieb wie oben beschrieben ausgeführt. Die Gate-Spannungen (an den Knotenpunkten N4 und N5) der Transistoren Q18 und Q19 werden zwischen die erste Versorgungsspannung V_cc und die zweite Versorgungsspannung V₃₃ gelegt. Auf diese Weise, da sich das Ausgangssignal nicht von der oberen Grenze V-, und der unteren Grenze V_ee weg ändert, wird ein geformtes Ausgangssignal durch den Inverter 17 erhalten, das sich zwischen der oberen und der unteren Grenze ändert.

Wie oben beschrieben, kann der erste Differentialverstärker IB mit bipolaren Transistoren als differentielle Eingangselemente ein kleines Signal ohne Abnahme seines Gegenwirkleitwertes verstärken. Andererseits braucht der zweite Differentialverstärker 16 mit MOS-Transistoren al's¹ dif ferentielle Eingangselemente eine lange Zeit zur Verstärkung eines kleinen Signals. Jedoch kann ein relativ großes Signal, das von dem ersten Differentialverstärker 15 verstärkt wird, vom zweiten Differentialverstärker 16 mit einem großen Gegenwirkleitwert gm verstärkt werden. Anders als beim bipolaren Transistor wird beim MOS-Transistor ein Basisstrom von Il/ßnpn (wobei ßnpn das Stromübertragungsverhältnis (gemeinsamer Emitter) ist) benötigt. Die Speicherzellen und die Vorladungsschaltung weisen MOS-Transistoren auf und das Stromübertragungsverhältnis ßnpn variiert während des Herstellungsprozesses, wodurch die Bit-Leitungs-Spannungseinstellung nachteilig beeinflußt wird. Aus diesem Grunde kann der bipolare differentielle Eingangstransistor einen Darlington-Verstärker gemäß den benötigten elektrischen Eigenschaften aufweisen.

Fig. 4 zeigt einen ersten Differentialverstärker 15 mit Darlington-Verstärkern. Bipolare npn Differential-Eingangstransistoren Q16 und Q24 bilden einen Darlington-Verstärker, der dem ersten Transistor Q16 in Fig. 3 entspricht. Bipolare npn-Transistören Q17 und Q25 bilden einen Darlington-Verstärker, der den n-Kanal-MOS-Transistoren Q18 und Q19 entspricht mit einem Verhältnis 1 : 5. Die Ergebnisse wurden mit jenen der in Fig. 1 gezeigten konventionellen Schaltung verglichen. Wenn die Kanallänge 3 um war und der MOS-Vorladungs-Schaltkreis benutzt wurde, war die Zugriffszeit der konventionellen Schaltung 45 ns, und jene der Schaltung gemäß der in Fig. 3 gezeigten Erfindung 35 ns, was eine Verbesserung der Zugriffszeit um 10 ns bedeutet. Es wurde bei der Simulation auch gefunden, daß dieser Unterschied sich vergrößerte, wenn eine Poterüaldifferenz ΔV zwischen den Bit-Leitungsspannungen erniedrigt wurde, um einen Hochgeschwindigkeitsbetrieb zu erreichen.

Urn einen bipolaren Differentialverstärker zu betreiben, wird ein Basisstrom von Il/ßnpn (wobei ßnpn das Stromübertragungsverhältnis, gemeinsamer Emitter, ist) benötigt. Die Speicherzellen und die Vorladungsschaltung weisen MOS-Transistoren auf und das Stromübertragungsverhältnis ßnpn variiert während der Herstellung, wodurch die Bit-Leitungsspannungs-Einstellung nachteilig beeinflußt wird. Aus diesem Grund kann der bipolare Differential-Eingangstransistor einen Darlington-Verstärker in Übereinstimmung mit den benötigten elektrischen Eigenschaften aufweisen.

Fig. 4 zeigt einen ersten Differentialverstärker 15 mit Darlington-Verstärkern. Bipolare npn-Differential-Eingangstransistoren Q16 und Q24 bilden einen Darlington-Verstärker, der dem Transistor Q16 in Fig. 3 entspricht. Bipolare npn-Transistoren Q17 und Q25 bilden einen Darlington-Verstärker, der dem Transistor Q17 entspricht. Ein Widerstand R3 ist in den . Basis-Emitterpfad des Transistors Q16 eingefügt, und ein Widerstand R4 ist in den Basis-Emitterpfad des Transistors Q17 eingefügt. Die differentiellen Eingangssignale Vl und V2 werden an die Transistoren Q24 und Q25 gelegt. Ein Basisstrom ib zum Treiben der bipolaren Transistoren Q24 oder Q25 wird durch die Gleichung (5) bestimmt:

ib = (Vf/RH + l/ßnpn)/ßnpn, ... (5)

wobei Vf die Sperrspannung in Vorwärtsrichtung der p-n-Flächendiode und RH der Wärmewiderstand ist. Es ist wohlbekannt, daß die Betriebsgeschwindigkeit nicht von dem Wärmewiderstand RH beeinflußt wird, wodurch der Strom ib auf weniger als 1 μΑ begrenzt wird und infolgedessen die Kompatibilität mit dem MOS-Speicher verbessert wird.

Bei der Herstellung eines CMOS-Elements wird im allgemeinen gleichzeitig ein bipolarer Transistor auf einem einzigen Chip gebildet. Insbesondere bei einem CMOS-Verfahren, bei dem Trogbereiche 19 vom η-Typ auf einem p-Typ-Halbleiter-Substrat 18

- wie in Fig. 5 gezeigt, gebildet werden, werden ein p-Kanal-MOS-Transistor QP und ein bipolarer npn-Transistor QB in jeweiligen Trogbereichen 19 gebildet. In diesem Fall, wenn eine p-Typ-Verunreinigung in Source- und Drain-Regionen 20 und 21 diffundiert wird, wird die Verunreinigung zur Bildung einer Basisregion 22 bei einer relativ tiefen Ubergangszonentiefe xj diffundiert. Auf ähnliche Weise wird, wenn die p-Typ-Verunreinigung zur Bildung von Source- und Drain-Regionen 23 und 24 eines η-Kanal-MOS-Transistors QN diffundiert werden, wird die Verunreinigung zur Bildung einer Emitter-Region 25 und einer Kollektor-Kontakt-Region 26 bei relativ flacher Ubergangszonentiefe χj diffundiert. Als Ergebnis wird kein zusätzlicher Schritt zur Bildung des bipolaren Transistors zusammen mit einem CMOS-Transistor auf einem Chip benötigt.

Bei obiger Ausführung wird, wenn die elektrischen Eigenschaften des bipolaren Transistors nicht ausreichend sind, eine innere Basisdiffusionsstufe beim oben erwähnten Verfahren zugefügt zur Verbesserung der Parameter wie z. B. Stromübertragungsverhältnis ßnpn und Cutoff-Frequenz fT. Anders als beim allgemeinen bipolaren Transistor hat der bipolare Transistor in Fig. 5 keinen versenkten Bereich, so daß ein interner Kollektor-Widerstand rc zum Ansteigen tendiert. Wenn ein Emitter mit Minimal-Dimensionen von 2 χ 5 μΐη benutzt wird, beträgt der interne Kollektor-Widerstand rc theoretisch 1 kJl. Jedoch kann das Design des internen Kollektor-Widerstands rc verändert werden, um eine Gegenmaßnahme zu ermöglichen. Insbesondere können die Widerstände der Kollektor-Lastwiderstände Rl und R2 (Fig. 3) so gewählt werden, daß sie hinreichend größer sind als der interne Kollektor-Widerstand rc. Um den internen Kollektor-Widerstand rc zu erniedrigen, kann andererseits eine Region hoher Verunreinigung 26 zum Kontakt mit der Kollektor-Region 19 so gebildet werden, daß sie die Basisregion 22 umgibt. Alternativ kann auch eine Emitterfläche vergrößert werden. Es soll ausdrücklich bemerkt werden, daß der

interne Kollektor-Widerstand rc nicht mit dem Verstärkungsfaktor _e(q/^kT)ÄV zusammenhängt, so daß die Leseempfindlichkeit nicht verschlechtert wird.

Fig. 7 zeigt einen Leseverstärker gemäß e-ine-r weiteren Ausführungsform der Erfindung. Diese Schaltung dient dazu, den Stromverbrauch einer Stromquelle I, die mit den Emittern der Differential-Eingangs-Transistoren Q16 und Q17 in Fig. 3 und Fig. 4 verbunden ist, zu verringern. Gleiche Bezugszeichen wie in Figuren 3 und 4 bezeichnen gleiche Teile in Fig. 7, weshalb eine detaillierte Beschreibung weggelassen wird. Die Emitter der bipolaren Transistoren Q24 und Q25 mit jeweils mit Bit-Leitungen BLi und BLi verbundenen Basiszonen sind mit einer zweiten Stromquelle V„_s über n-Kanal-MOS-Transistoren Q26 und Q27 jeweils verbunden, welche ein Chip-Freigabesignal Cl" an den Gate-Elektroden erhalten. Die Emitter der bipolaren npn-Transistören Q16 und Q17 sind mit der zweiten Stromquelle V_cc über den Kollektor-Emitterpfad eines bipolaren npn-Transistors Q28 und einen Widerstand R5 verbunden.

Fig. 8 zeigt eine Basis-Treiber-Schaltung (Pegelkonverter) des bipolaren npn-Transistors Q-28. Da der Auswahlpegel und der Nicht-Auswahlpegel der MOS-Transistoren Q26 und Q27 jeweils 5 V und 0 V sind, wird das Chip-Freigabesignal' CE über zwei Inverter an die Gatter der MOS-Transistoren Q26 und Q27 geliefert, um sie zu steuern. Da der Auswahlpegel des bipolaren Transistors Q28 bei 1,2V liegt und der Nicht-Auswahlpegel bei 0 V, wird der bipolare Transistor Q28 durch Konvertieren des Pegels des Chip-Freigabesignals CE durch den Pegelkonverter in Fig. 8 betrieben. Der Ausgangsanschluß eines Inverters 27 zur Aufnahme des Chip-Freigabesignals CE an seinem Eingangsanschluß wird mit den Gate-Elektroden eines p-Kanal-MOS-Transistors Q29 und eines η-Kanal-MOS-Transistors Q30 jeweils verbunden. Ein Ende des MOS-Transistors Q29 ist jeweils mit einem Ende des MOS-Transistors Q30 verbunden. Das andere Ende des MOS-Transistors Q29 ist mit einer ersten Stromversorgung V

■ über einen Widerstand R6 und das andere Ende des MOS-Transistors Q30 ist mit einer zweiten Stromversorgung V₃₅ verbunden. Eine Serienschaltung eines bipolaren npn-Transistors Q31 und eines Widerstands R7 und R8 ist zwischen der ersten und der zweiten Stromversorgung Vp_C und V₃₃ verbunden. Der Kollektor-Emitterpfad eines bipolaren npn-Transistors Q32 ist parallel zwischen der Source- und der Drain-Elektrode des MOS-Transistors Q30 eingefügt. Die Basis des Transistors Q32 ist mit einem Knotenpunkt zwischen den Widerständen R7 und R8 verbunden. Die Basis des Transistors Q31 ist mit einem Knotenpunkt zwischen den MOS-Transistoren Q29 und Q30 und dem bipolaren npn-Transistor Q32 verbunden. Ein Treibersignal DS für den Transistor Q28 erscheint am Knotenpunkt.zwischen dem Emitter des Transistors Q31 und dem Widerstand R7.

Im folgenden wird der Betrieb des Pegelkonverters mit der oben beschriebenen Anordnung beschrieben. Im Lesebetrieb werden die aus der Speicherzelle über die Bit-Leitungen BLi und BLi ausgelesenen Daten pegelverschoben und von den Darlington-Verstärkern mit den Transistoren Q26 und Ql6 und den Transistoren Q25 und Q17 jeweils verstärkt. In diesem Fall, da die i-te Spalten-Speicherzelle ausgewählt wird, wird das Chip-Freigabesignal CE von hohem Pegel an die MOS-Transistoren Q26 und Q27 geliefert. Deshalb werden die MOS-Transistoren Q26 und Q27 im ON-Zustand gehalten, und ihre ON-Widerstände werden als Konstant-Stromquelle benutzt. Andererseits, im Standby-Betrieb, werden die MOS-Transistoren Q26 und Q27 im OFF-Zustand gehalten, und der Stromverbrauch wird verringert. Wenn in diesem Fall das Chip-Freigabesignal CE auf hohen Pegel geht, geht der Ausgang des Inverters 27 in der Basis-Treiber-Schaltung (Pegelkonverter) in Fig. 8 auf niedrigen Pegel. Der MOS-Transistor Q29 wird eingeschaltet und der MOS-Transistor Q30 abgeschaltet. Dann fließt ein Strom in die Basis des Transistors Q31 über den Widerstand R6 und den MOS-Transistor Q29, so daß der Transistor Q31 eingeschaltet wird. In diesem ON-Zustand des Transistors Q31 fließt

' ein Strom von der ersten Stromversorgung V_cc zur Basis des Transistors Q32 über den Transistor Q31 und den Widerstand R7, so daß der Transistor Q32 eingeschaltet wird. Ein Basisstrom des Transistors Q31 wird geshuntet, und das Chip-FreigabesignäLCE wird vom MOS-Signalpegel auf den bipolaren Transistor-Signalpegel in Übereinstimmung mit den ON-Widerständen der Transistoren Q31 und Q32 pegelkonvertiert. Der Transistor Q28 wird eingeschaltet, so daß der Lesebetrieb der Spannungen auf den Bit-Leitungen BLi und BLi durchgeführt wird. Die Leseaus- \ gangssignale am Knotenpunkt N4 zwischen dem Widerstand Rl und dem Transistor Q16 und am Knotenpunkt N5 zwischen dem Widerstand R2 und dem Transistor Q17 werden an den zweiten Differentialverstärker 16 geliefert. Die Leseausgangssignale werden an die MOS-Differential-Eingangsverstärker Q18 und Q19 des zweiten Differentialverstärkers 16 geliefert, so daß die Verstär- · kung des MOS-Signalpegels vorgenommen wird. Deshalb wird, z. B., wenn die Spannung am Knotenpunkt N4 zwischen dem Widerstand Rl und dem Transistor Q16 auf hohem Pegel liegt, und die Spannung am Knotenpunkt N5 zwischen dem Widerstand R2 und dem Transistör Q17 auf niedrigen Pegel gesetzt ist, der MOS-Transistor Q19 eingeschaltet und der MOS-Transistor Q18 abgeschaltet. Eine Spannung niedrigen Pegels wird vom Knotenpunkt N6 zwischen den MOS-Transistoren Q19 und Q21 an den CMOS-Inverter 17 geliefert. Deshalb wird der MOS-Transistor Q22 eingeschaltet und der MOS-Transistor Q23 abgeschaltet, so daß das Ausgangssignal auf hohen Pegel eingestellt wird. Andererseits, wenn die Spannung am Knotenpunkt N4 zwischen dem Widerstand Rl und dem Transistor Q16 auf niedrigen Pegel eingestellt wird und die Spannung am Knotenpunkt N5 zwischen dem Widerstand R2 und dem Transistor Q17 auf hohen Pegel eingestellt wird, wird der MOS-Transistor Q18 eingeschaltet und der MOS-Transistor Q19 abgeschaltet. Deshalb wird ein Signal hohen Pegels an den CMOS-Inverter 17 geliefert. Der MOS-Transistor Q22 wird abgeschaltet und der MOS-Transistor Q23 eingeschaltet. Infolgedessen wird das Ausgangssignal auf niedrigen Pegel gestellt.

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Gemäß der oben beschriebenen Schaltungsanordnung kann der Hochempfindlichkeits-, Hochgeschwindigkeitsbetrieb im Standby-Betrieb mit nahezu null Stromverbrauch ablaufen, wenn der Leseverstärker auf eine Halbleitereinrichtung angewandt wird. 5

Fig. 9 zeigt einen Leseverstärker gemäß einer weiteren Ausführungsform der Erfindung. Der Leseverstärker nach Fig. 9 ist im wesentlichen der gleiche wie der nach Fig. 7, außer daß ein Widerstand R9 zwischen dem MOS-Transistor Q26 und der zweiten Stromversorgung V__ und ein' V/iderstand RIO zwischen dem MOS-Transistor Q27 und der zweiten Stromversorgung V_gs eingefügt ist. Beim Leseverstärker gemäß .dieser Anordnung dienen die MOS-Transistoren Q26 und Q27 jeweils als Emitter-Stromabschal t-Schalter der Transistoren Q24 und Q25 im Standby-Betrieb. Die Widerstände R9 und RIO dienen jeweils als Konstant-Stromquellen. Bei dieser Ausführungsform kann die gleiche Wirkung wie in den vorher beschriebenen Ausführungsformen erreicht werden.

Claims

Tokyo Shibaura Denki Kabushiki, Kaisha, Kawasaki-Shi/Japan

Leseverstärker

PATENTANSPRÜCHE

Leseverstärker zum Liefern differentieller Eingangssignale (Vl, V2) von einer MOS-Schaltung an einen ersten Differentialverstärker (15), der den ersten Differentialverstärker (15) die differentiellen Eingangssignale verstärken läßt, und zum Liefern differentieller Ausgangssignale von dem ersten Differentialverstärker (15) an einen zweiten Differentialverstärker (16), und der den zweiten Differentialverstärker (16) die differentiellen Ausgangssignale verstärken läßt, dadurch gekennzeichnet, daß der erste Differentialverstärker (15) ein Paar von Bipolar-Transistören (Q16, Q17) als differentielle Eingangselemente hat und der zweite Differentialverstärker (16) ein Paar von MOS-Transistoren (Q18, Q19) als differentielle Eingangselemente aufweist.
2. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die MOS-Schaltung Speicherzellen (llil, Ili2, ..., llij, ..., Hin) aufweist.
- 3. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß der erste Differentialverstärker (15) aufweist: ein Paar von so angeordneten Bipolar-Transistoren (016, Q17), daß ein Ende eines des Paars von Bipolar-Transistoren (Q16, Q17) mit einem Ende des anderen des Paares von Bipolar-Transistoren (Q16, Q17) verbunden ist und mit Basiszonen, an die die differentiellen Eingangssignale (Vl, V2) jeweils angelegt werden; ein Paar von so angeordneten Lastelementen (Rl, R2), daß eines des Paars von Lastelementen (Rl, R2) zwischen dem anderen Ende eines des Paars von Bipolar-Transistoren (Q16, Q17) und einer ersten Stromversorgung (ν_ηη) angeordnet ist, und das andere Ende des Paares von Lastelementen (Rl, R2) zwischen dem anderen Ende des anderen des Paars von Bipolar-Transistoren (Q16, Q17) uru der ersten Stromversorgung (V_cc) angeord- net ist; eine Stromquelle (I) zwischen einem gemeinsamen Knotenpunkt zwischen dem Paar von Bipolar-Transistoren (Q16, Q17) und einer zweiten Stromquelle (V<,_).
4. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß der erste Differentialverstärker (15) aufweist: ein Paar von ersten und zweiten Bipolar-Transistoren (Q24, Q25) mit Basiszonen, die differentielle Eingangssignale (Vl, V2) aufnehmen und jeweils ein Ende mit einer ersten Stromquelle (V_n-) verbunden haben; ein Paar von MOS-Transistoren (Q26, Q27) zwischen dem anderen Ende des ersten Bipolar-Transistors (Q24) und einer zweiten Stromversorgung (V₅₃) und zwischen dem anderen Ende des zweiten Bipolar-Transistors (Q25) und der zweiten- Stromquelle (V₅₅)> gesteuert in Übereinstimmung mit einem Chip-Freigabesignal (CE); ein Paar von dritten und vierten Bipolar-Transistoren (016, Q17), die mit den ersten und zweiten Bipolar-Transistoren (Q24, Q25) jeweils in Darlington-Schaltung verbunden sind und so angeordnet sind, daß ein Ende des dritten Bipolar-Transistors mit einem Ende des vierten Bipolar-Transistors (Q17) verbunden ist; ein Paar von Lastelementen (Rl, R2) zwischen dem anderen Ende des dritten Bipolar-Transistors (Q16) und der ersten Stromversorgung (V_cc) und jeweils zwischen dem anderen Ende des vierten Bipolar-Transistors (Q17) und der

- ersten Stromversorgung (V_cc); eine Konstant-Stromquelle zwischen der zweiten Stromversorgung (V₂₃) und einem gemeinsamen Knotenpunkt zwischen dem dritten und vierten Bipolar-Transistor (Q16, Q17).
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5. Verstärker nach Anspruch 4, dadurch gekennzeichnet, daß die Koristant-Stromquelle aufweist: einen Bipolar-Transistor (Q28), der abhängig von einem Ausgangssignal (DS) aus einem Pegelkonverter zum Konvertieren des Chip-Freigabesignals (CE) von einem MOS-Signalpegel auf ein TTL-Signalpegel (Transistor-Transistor Logic) gesteuert wird; ein Lastelement (R5) in Reihe mit dem Bipolar-Transistor (Q28).
6. Verstärker nach Anspruch 5, dadurch gekennzeichnet, daß der Pegelkonverter aufweist: einen Inverter (27), der das Chip-Freigabesignal (CE) empfängt; einen ersten MOS-Transistor (Q29) einer ersten Leitfähigkeitstype, dessen eine Gate-Elektrode mit einem Ausgangsanschluß des Inverters (27) verbunden ist; einen ersten Widerstand (R6) zwischen einem Ende des ersten MOS-Transistors (Q29) und der ersten Stromversorgung (V_nn); einen zweiten MOS-Transistor (Q30) einer zweiten Leitfähigkeitstype zwischen dem anderen Ende des ersten MOS-Transistors (Q29) und der zweiten Stromversorgung (V_ccJ_f dessen eine Gate-Elektrode mit dem Ausgangsanschluß des Inverters (27) verbunden ist; einen ersten Bipolar-Transistor (Q31), von dem ein Ende mit der ersten Stromversorgung (V_cc) verbunden ist und eine Basiszone mit einem Knotenpunkt zwischen dem ersten MOS-Transistor (Q29) und dem zweiten MOS-Transistor (Q30) verbunden ist; zweite und dritte Widerstände (R7, R8) in Reihe zwisehen dem anderen Ende des ersten Bipolar-Transistors (Q31) und der zweiten Stromversorgung (V₃₅); ein zweiter Bipolar-Transistor (Q32) parallel zwischen dem zweiten MOS-Transistor (Q30), und mit einer Basiszone, die mit einem Knotenpunkt zwischen dem zweiten und dritten Widerstand (R7, R8) verbunden ist,

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7. Verstärker nach Anspruch 4, dadurch gekennzeichnet, daß der erste Differentialverstärker (15) erste und zweite Widerstände (R9, RIO) aufweist, die jeweils zwischen der ersten Stromversorgung (V ) und einem des Paars von MOS-Transistoren (Q26, Q27) und zwischen der zweiten Stromquelle (V₁₃J₃) und dem ande-

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ren des Paars von MOS-Transistoren (Q26, Q27) verbunden sind.
8. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Differentialverstärker (16) aufweist: ein Paar von MOS-Transistoren (Q18, Q19), die jeweils die differentiellen Ausgangssignale von dem ersten Differentialverstärker (15) empfangen; eine Stromspiegelschaltung zum Liefern eines Konstantstroms an das Paar von MOS-Transistoren (Q18, Q19).