JPH03252989A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03252989A JPH03252989A JP2049903A JP4990390A JPH03252989A JP H03252989 A JPH03252989 A JP H03252989A JP 2049903 A JP2049903 A JP 2049903A JP 4990390 A JP4990390 A JP 4990390A JP H03252989 A JPH03252989 A JP H03252989A
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- JP
- Japan
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- data
- amplifier circuit
- lines
- circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000003321 amplification Effects 0.000 claims abstract description 13
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 13
- 230000004913 activation Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にメモリセルのデータ
によるビット線対の差電位をセンス増幅回路により増幅
して出力する構成の大容量の半導体メモリに関する。
によるビット線対の差電位をセンス増幅回路により増幅
して出力する構成の大容量の半導体メモリに関する。
従来、この種の半導体メモリは、メモリセルのデータを
ビット線対上に差電位として伝達し、このビット線対の
差電位をセンス増幅回路で増幅し出力する構成となって
いた。
ビット線対上に差電位として伝達し、このビット線対の
差電位をセンス増幅回路で増幅し出力する構成となって
いた。
従来の半導体メモリの一例を第５図に、その各部の動作
波形を第６図に示す。
波形を第６図に示す。
この回路は、ダイナミックＲＡＭ型の構成となっており
、ワードＩＩＪＩＷＬと、第１及び第２のビット線ＢＬ
、ＢＴ−から戒るビット線対と、ワード線ＷＬ及びビッ
ト線対（ＢＬ、、ＢＬ）と接続するダイナミック型のメ
モリセル１と、活性化信号ＳＥ、ＳＥにより活性化して
ビット線ＢＬ、ＢＬ間の差電位を増幅しビット線ＢＬ、
ＢＬに出力するフリップフロップ型のセンス増幅回路２
と、第１及び第２のデータ線り、Ｄから成るデータ線対
と、選択信号ＹＳＷによりビット線対（ＢＬ。
、ワードＩＩＪＩＷＬと、第１及び第２のビット線ＢＬ
、ＢＴ−から戒るビット線対と、ワード線ＷＬ及びビッ
ト線対（ＢＬ、、ＢＬ）と接続するダイナミック型のメ
モリセル１と、活性化信号ＳＥ、ＳＥにより活性化して
ビット線ＢＬ、ＢＬ間の差電位を増幅しビット線ＢＬ、
ＢＬに出力するフリップフロップ型のセンス増幅回路２
と、第１及び第２のデータ線り、Ｄから成るデータ線対
と、選択信号ＹＳＷによりビット線対（ＢＬ。
ＢＬ）の信号をデータ線対（Ｄ、Ｄ）へ伝達制御するス
イッチ回路４と、データ線り、Ｄ間の差電位を第２次増
幅して出力するデータ増幅回路５とを有する構成となっ
ている。
イッチ回路４と、データ線り、Ｄ間の差電位を第２次増
幅して出力するデータ増幅回路５とを有する構成となっ
ている。
ワード線ＷＬが選択レベルになると、メモリセル１のデ
ータがビット線対（ＢＬ、ＢＬ）に伝達される。活性化
信号ＳＥ、ＳＥによりセンス増幅回路２が活性化すると
ビット線ＢＬ、ＢＬ間の差電位がゆっくり増幅される。
ータがビット線対（ＢＬ、ＢＬ）に伝達される。活性化
信号ＳＥ、ＳＥによりセンス増幅回路２が活性化すると
ビット線ＢＬ、ＢＬ間の差電位がゆっくり増幅される。
これは、大容量化に伴ない、ビット線Ｂ Ｌ 。
ｙ「の寄生容量の総量が大きくなったため、ビット線Ｂ
Ｌ、ＢＬの充電電流、放電電流が増大して電流ピークが
大きくなることを防いだものである。また、電源線（電
源電圧Ｖｃｃ）、接地線（レベルＧＮＤ）のインピーダ
ンスも大きくなり、高速に増幅できなくなる。
Ｌ、ＢＬの充電電流、放電電流が増大して電流ピークが
大きくなることを防いだものである。また、電源線（電
源電圧Ｖｃｃ）、接地線（レベルＧＮＤ）のインピーダ
ンスも大きくなり、高速に増幅できなくなる。
ビット線対（ＢＬ、πニー）間の差電位が大きくなり、
データ線対（Ｄ、Ｄ＞の接続によりセンス増幅回路２が
誤動作をきたさない電位に達した後、選択信号ＹＳＷを
イネーブルにしてビット線対（ＢＬ、ＢＬ）の信号をデ
ータ線対（Ｄ、Ｄ）へ伝達し、データ増幅回路５により
第２次増幅してリードデータＲＤとして外部へ出力する
。
データ線対（Ｄ、Ｄ＞の接続によりセンス増幅回路２が
誤動作をきたさない電位に達した後、選択信号ＹＳＷを
イネーブルにしてビット線対（ＢＬ、ＢＬ）の信号をデ
ータ線対（Ｄ、Ｄ）へ伝達し、データ増幅回路５により
第２次増幅してリードデータＲＤとして外部へ出力する
。
上述した従来の半導体メモリは、大容量化によりヒツト
線ＢＬ、ＢＬの寄生容量が大きく、センスも増幅回路２
によるビット線ＢＬ、ＢＬ間の差電位の増幅速度が遅く
、スイッチ回路４によりビット線対（ＢＬ、１３工）の
信号をデータ線対（Ｄ、Ｄ）へ伝達するタイミングは、
ビット線対（ＢＬ、ＢＬ）の差電位が所定のレベルに達
するまで待って行う構成となっているので、メモリ容量
の大容量化が進むにつれて、データ読出し時間（アクセ
ス時間）がますます長くなるという欠点がある。
線ＢＬ、ＢＬの寄生容量が大きく、センスも増幅回路２
によるビット線ＢＬ、ＢＬ間の差電位の増幅速度が遅く
、スイッチ回路４によりビット線対（ＢＬ、１３工）の
信号をデータ線対（Ｄ、Ｄ）へ伝達するタイミングは、
ビット線対（ＢＬ、ＢＬ）の差電位が所定のレベルに達
するまで待って行う構成となっているので、メモリ容量
の大容量化が進むにつれて、データ読出し時間（アクセ
ス時間）がますます長くなるという欠点がある。
本発明の目的は、大容量化が進んでも、データ読出し時
間を短縮することができる半導体メモリを提供すること
にある。
間を短縮することができる半導体メモリを提供すること
にある。
本発明の半導体メモリは、第１及び第２のビット線を備
えたビット線対と、ワード線と、前記ビット線対及びワ
ード線と接続するメモリセルと、前記第１及び第２のビ
ット線間の差電位を増幅し出力するセンス増幅回路と、
このセンス増幅回路により増幅された前記第１及び第２
のビット線間の差電位を所定のタイミングで差動増幅す
る差動増幅回路と、第１及び第２のデータ線を備えたデ
ータ線対と、前記差動増幅回路の出力信号を前記第１及
び第２のデータ線へ伝達するスイッチ回路と、前記第１
及び第２のデータ線間の差電位を増幅するデータ増幅回
路とを有している。
えたビット線対と、ワード線と、前記ビット線対及びワ
ード線と接続するメモリセルと、前記第１及び第２のビ
ット線間の差電位を増幅し出力するセンス増幅回路と、
このセンス増幅回路により増幅された前記第１及び第２
のビット線間の差電位を所定のタイミングで差動増幅す
る差動増幅回路と、第１及び第２のデータ線を備えたデ
ータ線対と、前記差動増幅回路の出力信号を前記第１及
び第２のデータ線へ伝達するスイッチ回路と、前記第１
及び第２のデータ線間の差電位を増幅するデータ増幅回
路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１及び第２のビット線ＢＬ。
ド線ＷＬと、ビット線対（ＢＬ、ＢＬ）及びワード線Ｗ
Ｌと接続するダイナミック型のメモリセル１と、第１の
活性化信号ＳＥ、ＳＥにより活性化し、ビット線ＢＬ、
ＢＬ間の差電位を増幅してピッＩ・線ｎＬ、ＢＬに出力
するフリップフロップ型のセンス増幅回路２と、このセ
ンス増幅回路２により増幅されたビット線ＢＬ、ＢＬ間
の差電位を、第２の活性化信号Ｗ「により活性化して所
定のタイミングで差動増幅する差動増幅回路３と、第１
及び第２のデータ線り、Ｄｔ−備えたデータ線対と、選
択信号ＹＳＷに従って差動増幅回路３の出力信号をデー
タ線り、Ｄへ伝達制御するスイッチ回路４と、データ線
り、Ｄ間の差電位を第２次増幅するデータ増幅回ｇ５と
、このデータ増幅回路５の出力信号を反転増幅するイン
バータ６とを有するｍＬとなっている。
Ｌと接続するダイナミック型のメモリセル１と、第１の
活性化信号ＳＥ、ＳＥにより活性化し、ビット線ＢＬ、
ＢＬ間の差電位を増幅してピッＩ・線ｎＬ、ＢＬに出力
するフリップフロップ型のセンス増幅回路２と、このセ
ンス増幅回路２により増幅されたビット線ＢＬ、ＢＬ間
の差電位を、第２の活性化信号Ｗ「により活性化して所
定のタイミングで差動増幅する差動増幅回路３と、第１
及び第２のデータ線り、Ｄｔ−備えたデータ線対と、選
択信号ＹＳＷに従って差動増幅回路３の出力信号をデー
タ線り、Ｄへ伝達制御するスイッチ回路４と、データ線
り、Ｄ間の差電位を第２次増幅するデータ増幅回ｇ５と
、このデータ増幅回路５の出力信号を反転増幅するイン
バータ６とを有するｍＬとなっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
ワード線ＷＬの信号、ビット線ＢＬ、ＢＬの電Ｙ「を備
えたビット線対（ＢＬ、ＢＬ）と、ワー位、及び活性化
信号ＳＥ、ＳＥは従来例と同様に変化する。
えたビット線対（ＢＬ、ＢＬ）と、ワー位、及び活性化
信号ＳＥ、ＳＥは従来例と同様に変化する。
活性化信号ＤＥは、活性化信号ＳＥ、ＳＥがイネーブル
になった直後に低レベルとなり、差動増幅回路３を活性
化する。
になった直後に低レベルとなり、差動増幅回路３を活性
化する。
活性化した差動増幅回路３は、センス増幅回路２により
増幅されはじめたビット線ＢＬ、ＢＬ間の差電位を更に
差動増幅していく。
増幅されはじめたビット線ＢＬ、ＢＬ間の差電位を更に
差動増幅していく。
節点Ａ、Ａの差電位は、この差動増幅回路３のゲイン分
だけ、ビット線ＢＬ、ＢＬの差電位に対して大きくなる
。このため、スイッチ回路４をオンする選択信号ＹＳＷ
のイネーブルのタイミングを早めることができ、データ
線対（Ｄ、Ｄ）の差電位の発生、及びリードデータＲＤ
を出力するタイミングを、メモリ容量に殆んど関係なく
早めることができる。
だけ、ビット線ＢＬ、ＢＬの差電位に対して大きくなる
。このため、スイッチ回路４をオンする選択信号ＹＳＷ
のイネーブルのタイミングを早めることができ、データ
線対（Ｄ、Ｄ）の差電位の発生、及びリードデータＲＤ
を出力するタイミングを、メモリ容量に殆んど関係なく
早めることができる。
このように、センス増幅回路２によるビット線ＢＬ、Ｂ
Ｌ間の差電位の増幅スピードが同じであっても、メモリ
セル１のデータ読出しスピード（アクセススピード〉を
早めることができる。
Ｌ間の差電位の増幅スピードが同じであっても、メモリ
セル１のデータ読出しスピード（アクセススピード〉を
早めることができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例が第１の実施例と相違する点は、活性化信号
「ｒを選択信号ＹＳＷのイネーブル後、再び高レベルと
した点、データ線対（Ｄ、Ｄ）とデータ増幅凹ｌｌ＋８
５との間にスイッチ回路７を設け、活性化信号■］の反
転信号ＤＥにより接続制御するようにした点、及びリー
ドデータＲＤの出力用のインバータ６Ａをクロックドイ
ンバータとして上記の反転信号ＤＥにより制御するよう
にした点にある。
「ｒを選択信号ＹＳＷのイネーブル後、再び高レベルと
した点、データ線対（Ｄ、Ｄ）とデータ増幅凹ｌｌ＋８
５との間にスイッチ回路７を設け、活性化信号■］の反
転信号ＤＥにより接続制御するようにした点、及びリー
ドデータＲＤの出力用のインバータ６Ａをクロックドイ
ンバータとして上記の反転信号ＤＥにより制御するよう
にした点にある。
第４図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
活性化信号■「を変え、その反転信号ＤＥによりスイッ
チ回路７及びインバータ６Ａを制御することにより、リ
ードデータＲＤの出力完了後、節点Ａ、ｒ及びデータ線
対（Ｄ、Ｄ）をリセット状態にすることができる。なお
インバータ６ＡはリードデータＲＤを保持している。
チ回路７及びインバータ６Ａを制御することにより、リ
ードデータＲＤの出力完了後、節点Ａ、ｒ及びデータ線
対（Ｄ、Ｄ）をリセット状態にすることができる。なお
インバータ６ＡはリードデータＲＤを保持している。
この実施例においては、差動増幅回路３が活性化してい
る期間を短かくすることができ、この消費電力が低減さ
れるという利点がある。
る期間を短かくすることができ、この消費電力が低減さ
れるという利点がある。
以上説明したように本発明は、センス増幅回路の出力信
号を差動増幅回路にまり差動増幅してデータ線対へ伝達
する槽底とすることにより、メモリ容量が大容量化して
も、データ読出し時間（アクセス時間）を短縮すること
ができる効果がある。
号を差動増幅回路にまり差動増幅してデータ線対へ伝達
する槽底とすることにより、メモリ容量が大容量化して
も、データ読出し時間（アクセス時間）を短縮すること
ができる効果がある。
１・・・メモリセル、２・・・センス増幅回路、３・・
・差動増幅回路、４・・・スイッチ回路、５・・・デー
タ増幅回路、６．６Ａ・・・インバータ、７・・・スイ
ッチ回路、ＢＬ、ＢＬ−・・・ビット線、Ｄ、Ｄ・・・
データ線、ＷＬ・・・ワード線。
・差動増幅回路、４・・・スイッチ回路、５・・・デー
タ増幅回路、６．６Ａ・・・インバータ、７・・・スイ
ッチ回路、ＢＬ、ＢＬ−・・・ビット線、Ｄ、Ｄ・・・
データ線、ＷＬ・・・ワード線。
Claims (1)
- 第１及び第２のビット線を備えたビット線対と、ワー
ド線と、前記ビット線対及びワード線と接続するメモリ
セルと、前記第１及び第２のビット線間の差電位を増幅
し出力するセンス増幅回路と、このセンス増幅回路によ
り増幅された前記第１及び第２のビット線間の差電位を
所定のタイミングで差動増幅する差動増幅回路と、第１
及び第２のデータ線を備えたデータ線対と、前記差動増
幅回路の出力信号を前記第１及び第２のデータ線へ伝達
するスイッチ回路と、前記第１及び第２のデータ線間の
差電位を増幅するデータ増幅回路とを有することを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049903A JPH03252989A (ja) | 1990-02-28 | 1990-02-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049903A JPH03252989A (ja) | 1990-02-28 | 1990-02-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252989A true JPH03252989A (ja) | 1991-11-12 |
Family
ID=12843976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049903A Pending JPH03252989A (ja) | 1990-02-28 | 1990-02-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252989A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363197A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPS63175293A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
-
1990
- 1990-02-28 JP JP2049903A patent/JPH03252989A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363197A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPS63175293A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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