JPH0758588B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0758588B2 JPH0758588B2 JP61307140A JP30714086A JPH0758588B2 JP H0758588 B2 JPH0758588 B2 JP H0758588B2 JP 61307140 A JP61307140 A JP 61307140A JP 30714086 A JP30714086 A JP 30714086A JP H0758588 B2 JPH0758588 B2 JP H0758588B2
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- JP
- Japan
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- signal
- circuit
- sense amplifier
- preamplifier
- activation signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はダイナミック型の半導体記憶装置に関し、そ
の配線を減少させて高集積化を図るものに関するもので
ある。
の配線を減少させて高集積化を図るものに関するもので
ある。
第３図は従来の半導体記憶装置の一例である１トランジ
スタ１キャパシタ型のダイナミックRAMの読み出し動作
に関与する回路を示す概略構成図である。該従来装置で
は、センス回路1,該センス回路１に隣接するセンスアン
プ信号用デコード回路２及びアドレス回路３は半導体チ
ップ中央に設けられ、センスアンプ駆動回路4,プリアン
プ５及びプリアンプ活性化信号用デコード回路６はメモ
リセルアレイ近傍に設けられている。またセンスアンプ
信号用デコード回路２とセンスアンプ駆動回路４はセン
スアンプ活性化信号S08,▲▼を伝える信号線7,8
により接続され、アドレス回路３とプリアンプ活性化信
号用デコード回路６はアドレス信号RA8,▲▼を伝
える信号線9,10により接続されている。尚、図中他のS
08,▲▼信号,RA8,▲▼信号の信号線は省略
している。
スタ１キャパシタ型のダイナミックRAMの読み出し動作
に関与する回路を示す概略構成図である。該従来装置で
は、センス回路1,該センス回路１に隣接するセンスアン
プ信号用デコード回路２及びアドレス回路３は半導体チ
ップ中央に設けられ、センスアンプ駆動回路4,プリアン
プ５及びプリアンプ活性化信号用デコード回路６はメモ
リセルアレイ近傍に設けられている。またセンスアンプ
信号用デコード回路２とセンスアンプ駆動回路４はセン
スアンプ活性化信号S08,▲▼を伝える信号線7,8
により接続され、アドレス回路３とプリアンプ活性化信
号用デコード回路６はアドレス信号RA8,▲▼を伝
える信号線9,10により接続されている。尚、図中他のS
08,▲▼信号,RA8,▲▼信号の信号線は省略
している。
このダイナミックRAMの読み出し動作を説明するための
ブロック図を第４図に示す。メモリセルからの読み出し
信号は、メモリセル近傍に設けられたプリアンプ５によ
り増幅され、隣接するプリアンプ活性化信号用デコード
回路６で発生したプリアンプ制御信号PAE8,▲
▼に従って読み出し信号RD1,RD2となり、次段のメイン
アンプ（図示せず）に伝達される。
ブロック図を第４図に示す。メモリセルからの読み出し
信号は、メモリセル近傍に設けられたプリアンプ５によ
り増幅され、隣接するプリアンプ活性化信号用デコード
回路６で発生したプリアンプ制御信号PAE8,▲
▼に従って読み出し信号RD1,RD2となり、次段のメイン
アンプ（図示せず）に伝達される。
第５図は前記プリアンプ活性化信号用デコード回路６の
構成例を示す。即ち、アドレス信号RA8,▲▼とプ
リアンプ活性化信号PAEとのAND出力がプリアンプ制御信
号PAE8,▲▼となる。
構成例を示す。即ち、アドレス信号RA8,▲▼とプ
リアンプ活性化信号PAEとのAND出力がプリアンプ制御信
号PAE8,▲▼となる。
次にセンス回路１の動作について説明すると、第６図に
示すようにセンス回路１で発生したセンスアンプ信号S0
は、隣接するセンスアンプ信号用デコード回路２におい
てアドレス信号RA8,▲▼によりデコードされてセ
ンスアンプ活性化信号S08,▲▼に変換される。
示すようにセンス回路１で発生したセンスアンプ信号S0
は、隣接するセンスアンプ信号用デコード回路２におい
てアドレス信号RA8,▲▼によりデコードされてセ
ンスアンプ活性化信号S08,▲▼に変換される。
第７図は前記センスアンプ信号用デコード回路２の構成
例を示す。即ち、アドレス信号RA8,▲▼とセンス
アンプ信号S0とのAND出力がセンスアンプ活性化信号
S08,▲▼となる。
例を示す。即ち、アドレス信号RA8,▲▼とセンス
アンプ信号S0とのAND出力がセンスアンプ活性化信号
S08,▲▼となる。
次に、RA8,PAE,PAE8,S0,S08の各信号のタイミングチャ
ートを第８図に示す。図中破線で示す信号は▲
▼，▲▼，▲▼，▲▼信号にそれ
ぞれ対応する。PAE8信号は、RA8信号及びPAE信号のAND
出力であるためPAE信号のタイミングにより規定され
る。またS08信号は、RA8信号及びS0信号のAND出力であ
るためにS0信号のタイミングにより規定される。
ートを第８図に示す。図中破線で示す信号は▲
▼，▲▼，▲▼，▲▼信号にそれ
ぞれ対応する。PAE8信号は、RA8信号及びPAE信号のAND
出力であるためPAE信号のタイミングにより規定され
る。またS08信号は、RA8信号及びS0信号のAND出力であ
るためにS0信号のタイミングにより規定される。
従来の半導体記憶装置は以上のように構成されているの
で、メモリセルアレイ近傍に設けられたセンスアンプ駆
動回路４及びプリアンプ活性化信号用デコード回路６を
半導体チップ中央に設けられたセンスアンプ信号用デコ
ード回路２及びアドレス回路３に接続するのにS08,▲
▼,RA8,▲▼の各信号を伝えるための４本の
信号線が必要となり、高集積化の面で好ましくないとい
う問題点があった。
で、メモリセルアレイ近傍に設けられたセンスアンプ駆
動回路４及びプリアンプ活性化信号用デコード回路６を
半導体チップ中央に設けられたセンスアンプ信号用デコ
ード回路２及びアドレス回路３に接続するのにS08,▲
▼,RA8,▲▼の各信号を伝えるための４本の
信号線が必要となり、高集積化の面で好ましくないとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、信号線を少なくして高集積化を図ることがで
きる半導体記憶装置を得ることを目的とする。
たもので、信号線を少なくして高集積化を図ることがで
きる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、プリアンプ活性化信
号用デコード回路を駆動するために、センスアンプ信号
用デコード回路から出力されるセンスアンプ活性化信号
を用いるようにしたものである。
号用デコード回路を駆動するために、センスアンプ信号
用デコード回路から出力されるセンスアンプ活性化信号
を用いるようにしたものである。
この発明においては、プリアンプ活性化信号用デコード
回路を駆動するためにセンスアンプ活性化信号を用いる
ようにしたので、アドレス回路から上記プリアンプ活性
化信号用デコード回路にアドレス信号を供給するための
信号線を不要とすることができ、装置の高集積化を図る
ことができる。
回路を駆動するためにセンスアンプ活性化信号を用いる
ようにしたので、アドレス回路から上記プリアンプ活性
化信号用デコード回路にアドレス信号を供給するための
信号線を不要とすることができ、装置の高集積化を図る
ことができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置であ
る１トランジスタ１キャパシタ型のダイナミックRAMの
読み出し動作に関与する回路を示す概略構成図であり、
第２図は本実施例のプリアンプ活性化信号用デコード回
路の構成を示す図である。両図において、第３図，第５
図と同一符号は同じものを示すが、本実施例は従来装置
と異なり、プリアンプ活性化信号用デコード回路６にセ
ンスアンプ活性化信号S08,▲▼を供給するように
したものである。
る１トランジスタ１キャパシタ型のダイナミックRAMの
読み出し動作に関与する回路を示す概略構成図であり、
第２図は本実施例のプリアンプ活性化信号用デコード回
路の構成を示す図である。両図において、第３図，第５
図と同一符号は同じものを示すが、本実施例は従来装置
と異なり、プリアンプ活性化信号用デコード回路６にセ
ンスアンプ活性化信号S08,▲▼を供給するように
したものである。
このような構成になる半導体記憶装置では、センスアン
プ活性化信号S08,▲▼とプリアンプ活性化信号PA
EとのAND出力がプリアンプ制御信号PAE8,▲▼
となり、従来装置と同様に動作することとなる。ここで
プリアンプ活性化信号用デコード回路６にアドレス信号
RA8,▲▼のかわりにセンスアンプ活性化信号S08,
▲▼を入力しても従来装置と同様に動作するの
は、第８図に示す従来装置のタイミングチャートからわ
かるように、アドレス信号RA8のかわりにセンスアンプ
活性化信号S08とプリアンプ活性化信号PAEとのAND出力
をとっても、同じく該PAE信号のタイミングで規定され
るプリアンプ制御信号PAE8が得られるからである。従っ
て、本実施例では、アドレス回路３からプリアンプ活性
化信号用デコード回路６にアドレス信号を伝えるための
信号線が不要となり、該信号線を省略して装置の高集積
化を図ることができる。
プ活性化信号S08,▲▼とプリアンプ活性化信号PA
EとのAND出力がプリアンプ制御信号PAE8,▲▼
となり、従来装置と同様に動作することとなる。ここで
プリアンプ活性化信号用デコード回路６にアドレス信号
RA8,▲▼のかわりにセンスアンプ活性化信号S08,
▲▼を入力しても従来装置と同様に動作するの
は、第８図に示す従来装置のタイミングチャートからわ
かるように、アドレス信号RA8のかわりにセンスアンプ
活性化信号S08とプリアンプ活性化信号PAEとのAND出力
をとっても、同じく該PAE信号のタイミングで規定され
るプリアンプ制御信号PAE8が得られるからである。従っ
て、本実施例では、アドレス回路３からプリアンプ活性
化信号用デコード回路６にアドレス信号を伝えるための
信号線が不要となり、該信号線を省略して装置の高集積
化を図ることができる。
なお、上記実施例では、センス回路１及びアドレス回路
３が半導体チップ中央に設けられた装置について説明し
たが、該回路1,3が設けられる位置は半導体チップ中央
に限定されるものではなく、どこにあってもよく、この
場合でも上記実施例と同様の効果を奏する。
３が半導体チップ中央に設けられた装置について説明し
たが、該回路1,3が設けられる位置は半導体チップ中央
に限定されるものではなく、どこにあってもよく、この
場合でも上記実施例と同様の効果を奏する。
以上のように、この発明の半導体記憶装置によれば、プ
リアンプ活性化信号用デコード回路を駆動するために、
センスアンプ信号用デコード回路から出力されるセンス
アンプ活性化信号を用いるようにしたので、アドレス回
路からプリアンプ活性化信号用デコード回路にアドレス
信号を伝えるための信号線を省略することができ、装置
の高集積化を図ることができる効果がある。
リアンプ活性化信号用デコード回路を駆動するために、
センスアンプ信号用デコード回路から出力されるセンス
アンプ活性化信号を用いるようにしたので、アドレス回
路からプリアンプ活性化信号用デコード回路にアドレス
信号を伝えるための信号線を省略することができ、装置
の高集積化を図ることができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置であ
るダイナミックRAMの読み出し動作に関与する回路を示
す概略構成図、第２図は本施例のプリアンプ活性化信号
用デコード回路を示す図、第３図は従来の半導体記憶装
置の一例であるダイナミックRAMの読み出し動作に関与
する回路を示す概略構成図、第４図は従来例のダイナミ
ックRAMの読み出し動作を説明するためのブロック図、
第５図は従来例のプリアンプ活性化信号用デコード回路
を示す図、第６図は従来例のセンス回路の動作を説明す
るためのブロック図、第７図は従来例のセンスアンプ信
号用デコード回路を示す図、第８図は本実施例及び従来
例のRA8,PAE,PAE8,S0,S08信号のタイミングチャート図
である。 図において、１はセンス回路、２はセンスアンプ信号用
デコード回路、３はアドレス回路、４はセンスアンプ駆
動回路、５はプリアンプ、６はプリアンプ活性化信号用
デコード回路、RA8,▲▼はアドレス信号、S08,▲
▼はセンスアンプ活性化信号、PAEはプリアンプ
活性化信号、7,8はS08,▲▼信号を伝える信号
線、9,10はRA8,▲▼信号を伝える信号線である。 なお図中同一符号は同一又は相当部分を示す。
るダイナミックRAMの読み出し動作に関与する回路を示
す概略構成図、第２図は本施例のプリアンプ活性化信号
用デコード回路を示す図、第３図は従来の半導体記憶装
置の一例であるダイナミックRAMの読み出し動作に関与
する回路を示す概略構成図、第４図は従来例のダイナミ
ックRAMの読み出し動作を説明するためのブロック図、
第５図は従来例のプリアンプ活性化信号用デコード回路
を示す図、第６図は従来例のセンス回路の動作を説明す
るためのブロック図、第７図は従来例のセンスアンプ信
号用デコード回路を示す図、第８図は本実施例及び従来
例のRA8,PAE,PAE8,S0,S08信号のタイミングチャート図
である。 図において、１はセンス回路、２はセンスアンプ信号用
デコード回路、３はアドレス回路、４はセンスアンプ駆
動回路、５はプリアンプ、６はプリアンプ活性化信号用
デコード回路、RA8,▲▼はアドレス信号、S08,▲
▼はセンスアンプ活性化信号、PAEはプリアンプ
活性化信号、7,8はS08,▲▼信号を伝える信号
線、9,10はRA8,▲▼信号を伝える信号線である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮武 秀司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 池田 勇人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 塚本 和宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (1)
- 【請求項１】ダイナミック型メモリセルと、該メモリセ
ルからの読み出し信号を増幅してメインアンプに出力す
るためのプリアンプと、該プリアンプを制御するための
信号を出力するプリアンプ活性化信号用デコード回路
と、アドレス信号を出力するアドレス回路と、センスア
ンプ駆動回路にセンスアンプを活性化するための信号を
センスアンプ信号用デコード回路を介して出力するセン
ス回路とを備えた半導体記憶装置において、 上記センスアンプ信号用デコード回路から出力されるセ
ンスアンプ活性化信号を上記プリアンプ活性化信号用デ
コード回路に供給することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307140A JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307140A JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160091A JPS63160091A (ja) | 1988-07-02 |
| JPH0758588B2 true JPH0758588B2 (ja) | 1995-06-21 |
Family
ID=17965512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307140A Expired - Fee Related JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758588B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
-
1986
- 1986-12-22 JP JP61307140A patent/JPH0758588B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63160091A (ja) | 1988-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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