JPS63160091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63160091A JPS63160091A JP61307140A JP30714086A JPS63160091A JP S63160091 A JPS63160091 A JP S63160091A JP 61307140 A JP61307140 A JP 61307140A JP 30714086 A JP30714086 A JP 30714086A JP S63160091 A JPS63160091 A JP S63160091A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- preamplifier
- sense amplifier
- activation signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000003213 activating effect Effects 0.000 claims abstract 6
- 230000004913 activation Effects 0.000 claims description 36
- 230000010354 integration Effects 0.000 abstract description 6
- UBKQRASXZMLQRJ-UHFFFAOYSA-N 2-phenylsulfanylethanamine Chemical compound NCCSC1=CC=CC=C1 UBKQRASXZMLQRJ-UHFFFAOYSA-N 0.000 abstract 2
- 238000001637 plasma atomic emission spectroscopy Methods 0.000 abstract 2
- 229920000110 poly(aryl ether sulfone) Polymers 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 101100518696 Arabidopsis thaliana PAE3 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はグイナミソク型の半導体記憶装置に関し、そ
の配線を減少させて高集積化を図るものに関するもので
ある。
の配線を減少させて高集積化を図るものに関するもので
ある。
第３図は従来の半導体記憶装置の一例である１トランジ
スタ１キヤパシタ型のダイナミックＲＡＭの読み出し動
作に関与する回路を示す概略構成図である。該従来装置
では、センス回路１．該センス回路１に隣接するセンス
アンプ信号用尋デコード回路２及びアドレス回路３は半
導体チップ中央に設けられ、センスアンプ駆動回路４．
プリアンプ５及びプリアンプ活性化信号用デコード回路
６はメモリセルアレイ近傍に設けられている。またセン
スアンプ信号用デコード回路２とセンスアンプ駆動回路
４はセンスアンプ活性化信号Ｓ。８゜５ｅｌｌを伝える
信号線７．８により接続され、アドレス回路３とプリア
ンプ活性化信号用デコード回路６はアドレス信号ＲＡ１
．ＲＡ、を伝える信号線９，１０°により接続されてい
る。尚、図中他の５（１１＋１ Ｓ６ａ信号、ＲＡａ
、ＲＡｓ信号の信号線は省略している。
スタ１キヤパシタ型のダイナミックＲＡＭの読み出し動
作に関与する回路を示す概略構成図である。該従来装置
では、センス回路１．該センス回路１に隣接するセンス
アンプ信号用尋デコード回路２及びアドレス回路３は半
導体チップ中央に設けられ、センスアンプ駆動回路４．
プリアンプ５及びプリアンプ活性化信号用デコード回路
６はメモリセルアレイ近傍に設けられている。またセン
スアンプ信号用デコード回路２とセンスアンプ駆動回路
４はセンスアンプ活性化信号Ｓ。８゜５ｅｌｌを伝える
信号線７．８により接続され、アドレス回路３とプリア
ンプ活性化信号用デコード回路６はアドレス信号ＲＡ１
．ＲＡ、を伝える信号線９，１０°により接続されてい
る。尚、図中他の５（１１＋１ Ｓ６ａ信号、ＲＡａ
、ＲＡｓ信号の信号線は省略している。
このダイナミックＲＡＭの読み出し動作を説シするため
のブロック図を第４図に示す。メモリ（ルからの読み出
し信号は、メモリセル近傍に設番：られたプリアンプ５
により増幅され、隣接するフリアンプ活性化信号用デコ
ード回路６で発生し大プリアンプ制御信号Ｐ Ａ Ｅｅ
、 Ｐ Ａ Ｅｓに従っマ読み出し信号ＲＤ＋ 、
ＲＤｔとなり、次段のメインアンプ（図示せず）に伝達
される。
のブロック図を第４図に示す。メモリ（ルからの読み出
し信号は、メモリセル近傍に設番：られたプリアンプ５
により増幅され、隣接するフリアンプ活性化信号用デコ
ード回路６で発生し大プリアンプ制御信号Ｐ Ａ Ｅｅ
、 Ｐ Ａ Ｅｓに従っマ読み出し信号ＲＤ＋ 、
ＲＤｔとなり、次段のメインアンプ（図示せず）に伝達
される。
第５図は前記プリアンプ活性化信号用デコード回路６の
構成例を示す。即ち、アドレス信号ＲＡｓ、ＲＡ＊とプ
リアンプ活性化信号ＰＡＥとのＡＮＤ出力がプリアンプ
制御信号ＰＡＲ，ｌ 、ＰＡＥ３となる。
構成例を示す。即ち、アドレス信号ＲＡｓ、ＲＡ＊とプ
リアンプ活性化信号ＰＡＥとのＡＮＤ出力がプリアンプ
制御信号ＰＡＲ，ｌ 、ＰＡＥ３となる。
次にセンス回路１の動作について説明すると、第６図に
示すようにセンス回路１で発生したセンスアンプ信号ｓ
０は、隣接するセンスアンプ信号用デコード回路２にお
いてアドレス信号ＲＡ１ＲＡ１１によりデコードされて
センスアンプ活性化信号ＳＯＭ＋ ３６ｍに変換され
る。
示すようにセンス回路１で発生したセンスアンプ信号ｓ
０は、隣接するセンスアンプ信号用デコード回路２にお
いてアドレス信号ＲＡ１ＲＡ１１によりデコードされて
センスアンプ活性化信号ＳＯＭ＋ ３６ｍに変換され
る。
第７図は前記センスアンプ信号用デコード回路■ ２
の構成例を示す。即ち、アドレス信号ＲＡ、。
の構成例を示す。即ち、アドレス信号ＲＡ、。
ＲＡ、とセンスアンプ信号Ｓ０とのＡＮＤ出力がヒ
センスアンプ活性化信号５６１１＋ ＳＯｌとなる。
センスアンプ活性化信号５６１１＋ ＳＯｌとなる。
次にＲＡｓ 、ＰＡＥ、ＰＡＥｓ 、Ｓｏ 、Ｓｏｅの
、 各信号のタイミングチャートを第８図に示す１図
中破線で示す信号はＲＡｓ 、ＲＡＥ、ＰＡＥｓ 。
、 各信号のタイミングチャートを第８図に示す１図
中破線で示す信号はＲＡｓ 、ＲＡＥ、ＰＡＥｓ 。
ｓｕｎ信号にそれぞれ対応する。Ｐ Ａ Ｅ ＊信号は
、ＲＡ会倍信号びＰＡＥＡ号のＡＮＤ出力であるためＰ
ＡＥＡ号のタイミングにより規定される。またＳ。８信
号は、ＲＡｌｌ信号及びｓ０信号のＡＮＤ出力であるた
めに３０信号のタイミングにより規定される。
、ＲＡ会倍信号びＰＡＥＡ号のＡＮＤ出力であるためＰ
ＡＥＡ号のタイミングにより規定される。またＳ。８信
号は、ＲＡｌｌ信号及びｓ０信号のＡＮＤ出力であるた
めに３０信号のタイミングにより規定される。
従来の半導体記憶装置は以上のように構成されているの
で、メモリセルアレイ近傍に設けられたセンスアンプ駆
動回路４及びプリアンプ活性化信号用デコード回路６を
半導体チップ中央に設けられたセンスアンプ信号用デコ
ード回路２及びアドレス回路３に接続するのにＳｏｓ、
Ｓｏｓ、 ＲＡｓ 。
で、メモリセルアレイ近傍に設けられたセンスアンプ駆
動回路４及びプリアンプ活性化信号用デコード回路６を
半導体チップ中央に設けられたセンスアンプ信号用デコ
ード回路２及びアドレス回路３に接続するのにＳｏｓ、
Ｓｏｓ、 ＲＡｓ 。
ＲＡ、の各信号を伝えるための４本の信号線が必要とな
り、高集積化の面で好ましくないという問題点があった
。
り、高集積化の面で好ましくないという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、信号線を少なくして高集積化を図ることがで
きる半導体記憶装置を得ることを目的とする。
たもので、信号線を少なくして高集積化を図ることがで
きる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、プリアンプ活性化信
号用デコード回路を駆動するために、センスアンプ信号
用デコード回路から出力されるセンスアンプ活性化信号
を用いるようにしたものである。
号用デコード回路を駆動するために、センスアンプ信号
用デコード回路から出力されるセンスアンプ活性化信号
を用いるようにしたものである。
この発明においては、プリアンプ活性化信号用デコード
回路を駆動するためにセンスアンプ活性化信号を用いる
ようにしたので、アドレス回路から上記プリアンプ活性
化信号用デコード回路にアドレス信号を供給するための
信号線を不要とすることができ、装置の高集積化を図る
ことができる。
回路を駆動するためにセンスアンプ活性化信号を用いる
ようにしたので、アドレス回路から上記プリアンプ活性
化信号用デコード回路にアドレス信号を供給するための
信号線を不要とすることができ、装置の高集積化を図る
ことができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置であ
る１トランジスタ１キヤパシタ型のダイナミックＲＡＭ
の読み出し動作に関与する回路を示す概略構成図であり
、第２図は本実施例のプリアンプ活性化信号用デコード
回路の構成を示す図である。両図において、第３図、第
５図と同一符号は同じものを示すが、本実施例は従来装
置と異なり、プリアンプ活性化信号用デコード回路６に
センスアンプ活性化信号３０＠＋ ３６１１を供給す
るようにしたものである。
る１トランジスタ１キヤパシタ型のダイナミックＲＡＭ
の読み出し動作に関与する回路を示す概略構成図であり
、第２図は本実施例のプリアンプ活性化信号用デコード
回路の構成を示す図である。両図において、第３図、第
５図と同一符号は同じものを示すが、本実施例は従来装
置と異なり、プリアンプ活性化信号用デコード回路６に
センスアンプ活性化信号３０＠＋ ３６１１を供給す
るようにしたものである。
このような構成になる半導体記憶装置では、センスアン
プ活性化信号ＳＯ＊ｒ ｓｏｎとプリアンプ活性化信
号ＰＡＰ、とのＡＮＤ出力がプリアンプ制御信号ＰＡＥ
ｓ 、ＰＡＥｓとなり、従来装置と同様に動作すること
となる。ここでプリアンプ活性化信号用デコード回路６
にアドレス信号ＲＡｓ、ＲＡ８のかわりにセンスアンプ
活性化信号Ｓ。ｌｌ＋ Ｓ。８を人力しても従来装置
と同様に動作するのは、第８図に示す従来装置のタイミ
ングチャートからわかるように、アドレス信号ＲＡ ｅ
のかわりにセンスアンプ活性化信号５ｏｉｌとプリアン
プ活性化信号ＰＡＥとのＡＮＤ出力をとっても、同じく
該ＰＡＥ信号のタイミングで規定されるプリアンプ制御
信号ＰＡＥｓが得られるからである。従って、本実施例
では、アドレス回路３からプリアンプ活性化信号用デコ
ード回路６にアドレス信号を伝えるための信号線が不要
となり、該信号線を省略して装置の高集積化を図ること
ができる。
プ活性化信号ＳＯ＊ｒ ｓｏｎとプリアンプ活性化信
号ＰＡＰ、とのＡＮＤ出力がプリアンプ制御信号ＰＡＥ
ｓ 、ＰＡＥｓとなり、従来装置と同様に動作すること
となる。ここでプリアンプ活性化信号用デコード回路６
にアドレス信号ＲＡｓ、ＲＡ８のかわりにセンスアンプ
活性化信号Ｓ。ｌｌ＋ Ｓ。８を人力しても従来装置
と同様に動作するのは、第８図に示す従来装置のタイミ
ングチャートからわかるように、アドレス信号ＲＡ ｅ
のかわりにセンスアンプ活性化信号５ｏｉｌとプリアン
プ活性化信号ＰＡＥとのＡＮＤ出力をとっても、同じく
該ＰＡＥ信号のタイミングで規定されるプリアンプ制御
信号ＰＡＥｓが得られるからである。従って、本実施例
では、アドレス回路３からプリアンプ活性化信号用デコ
ード回路６にアドレス信号を伝えるための信号線が不要
となり、該信号線を省略して装置の高集積化を図ること
ができる。
なお、上記実施例では、センス回路１及びアドレス回路
３が半導体チップ中央に設けられた装置について説明し
たが、該回路１．３が設けられる位置は半導体チップ中
央に限定されるものではなく、どこにあってもよく、こ
の場合でも上記実施例と同様の効果を奏する。
３が半導体チップ中央に設けられた装置について説明し
たが、該回路１．３が設けられる位置は半導体チップ中
央に限定されるものではなく、どこにあってもよく、こ
の場合でも上記実施例と同様の効果を奏する。
以上のように、この発明の半導体記憶装置によれば、プ
リアンプ活性化信号用デコード回路を駆動するために、
センスアンプ信号用デコード回路から出力されるセンス
アンプ活性化信号を用いるようにしたので、アドレス回
路からプリアンプ活性化信号用デコード回路にアドレス
信号を伝えるための信号線を省略することができ、装置
の高集積化を図ることができる効果がある。
リアンプ活性化信号用デコード回路を駆動するために、
センスアンプ信号用デコード回路から出力されるセンス
アンプ活性化信号を用いるようにしたので、アドレス回
路からプリアンプ活性化信号用デコード回路にアドレス
信号を伝えるための信号線を省略することができ、装置
の高集積化を図ることができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置であ
るダイナミックＲＡＭの読み出し動作に関与する回路を
示す概略構成図、第２図は本施例のプリアンプ活性化信
号用デコード回路を示す図、第３図は従来の半導体記憶
装置の一例であるダイナミックＲＡＭの読み出し動作に
関与する回路を示す概略構成図、第４図は従来例のダイ
ナミックＲＡＭの読み出し動作を説明するためのブロッ
ク図、第５図は従来例のプリアンプ活性化信号用デコー
ド回路を示す図、第６図は従来例のセンス回路の動作を
説明するためのブロック図、第７図は従来例のセンスア
ンプ信号用デコード回路を示す図、第８図は本実施例及
び従来例のＲＡＩ、ＰＡＥ、ＰＡＢｓ 、Ｓｏ 、ＳＯ
２信号のタイミングチャート図である。 図において、１はセンス回路、２はセンスアンプ信号用
デコード回路、３はアドレス回路、４はセンスアンプ駆
動回路、５はプリアンプ、６はプリアンプ活性化信号用
デコード回路、ＲＡｓ、ＲＡ、はアドレス信号、５ｌｌ
ｌ＋ ｓｏｓはセンスアンプ活性化信号、ＰＡＥはプ
リアンプ活性化信号、７゜８はＳ。！ｌ＋ｓＯ１信号を
伝える信号線、９．１０はＲＡｓ 、 ＲＡｓ信号を伝
える信号線である。 なお図中同一符号は同−又は相当部分を示す。
るダイナミックＲＡＭの読み出し動作に関与する回路を
示す概略構成図、第２図は本施例のプリアンプ活性化信
号用デコード回路を示す図、第３図は従来の半導体記憶
装置の一例であるダイナミックＲＡＭの読み出し動作に
関与する回路を示す概略構成図、第４図は従来例のダイ
ナミックＲＡＭの読み出し動作を説明するためのブロッ
ク図、第５図は従来例のプリアンプ活性化信号用デコー
ド回路を示す図、第６図は従来例のセンス回路の動作を
説明するためのブロック図、第７図は従来例のセンスア
ンプ信号用デコード回路を示す図、第８図は本実施例及
び従来例のＲＡＩ、ＰＡＥ、ＰＡＢｓ 、Ｓｏ 、ＳＯ
２信号のタイミングチャート図である。 図において、１はセンス回路、２はセンスアンプ信号用
デコード回路、３はアドレス回路、４はセンスアンプ駆
動回路、５はプリアンプ、６はプリアンプ活性化信号用
デコード回路、ＲＡｓ、ＲＡ、はアドレス信号、５ｌｌ
ｌ＋ ｓｏｓはセンスアンプ活性化信号、ＰＡＥはプ
リアンプ活性化信号、７゜８はＳ。！ｌ＋ｓＯ１信号を
伝える信号線、９．１０はＲＡｓ 、 ＲＡｓ信号を伝
える信号線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ダイナミック型メモリセルと、該メモリセルから
の読み出し信号を増幅してメインアンプに出力するため
のプリアンプと、該プリアンプを制御するための信号を
出力するプリアンプ活性化信号用デコード回路と、アド
レス信号を出力するアドレス回路と、センスアンプ駆動
回路にセンスアンプを活性化するための信号をセンスア
ンプ 信号用デコード回路を介して出力するセンス回路とを備
えた半導体記憶装置において、 上記センスアンプ信号用デコード回路から出力されるセ
ンスアンプ活性化信号を上記プリアンプ活性化信号用デ
コード回路に供給することを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307140A JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307140A JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160091A true JPS63160091A (ja) | 1988-07-02 |
| JPH0758588B2 JPH0758588B2 (ja) | 1995-06-21 |
Family
ID=17965512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307140A Expired - Fee Related JPH0758588B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758588B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283184A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
-
1986
- 1986-12-22 JP JP61307140A patent/JPH0758588B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283184A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758588B2 (ja) | 1995-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5297231A (en) | Digital signal processor interface for computer system | |
| JP3468140B2 (ja) | メモリモジュールシステム | |
| JPH04144276A (ja) | 半導体集積回路 | |
| GB2332964A (en) | A semiconductor memory device employing single data rate (SDR) and double data rate (DDR) | |
| KR20040098904A (ko) | 메모리소자의 데이터 입력장치 | |
| JP2005346922A (ja) | 同期型半導体記憶装置 | |
| JP2005235374A (ja) | メモリ装置及びメモリシステム | |
| JPH0146954B2 (ja) | ||
| JPS63160091A (ja) | 半導体記憶装置 | |
| JPH06195968A (ja) | 集積半導体メモリ装置 | |
| KR970072329A (ko) | 반도체 장치 | |
| KR100313514B1 (ko) | 하이브리드 메모리 장치 | |
| US6181631B1 (en) | Semiconductor memory device with a reduce access time by devising a layout of a circuit without elaborate modification | |
| JPH05108554A (ja) | メインコントローラ内に内蔵したバスコントローラの動作システム | |
| JP2917949B2 (ja) | 電力増幅装置及び電力増幅方法 | |
| US6021062A (en) | Semiconductor memory device capable of reducing a load imposed upon a sense amplifier to shorten a sensing time | |
| US6034898A (en) | Dynamic random access memory for increasing a data output driver current | |
| JP2005322370A (ja) | グローバルデータバス接続回路を備えるマルチポートメモリ素子 | |
| JPH10116243A (ja) | メモリ装置 | |
| JPH10228777A (ja) | 半導体メモリ装置 | |
| JPH0485797A (ja) | 半導体記憶装置 | |
| KR100227269B1 (ko) | 반도체 메모리 장치 | |
| JPH065084A (ja) | 半導体メモリ装置 | |
| KR100525109B1 (ko) | 고속 디램용 글로벌 입출력라인 리페어 장치 | |
| KR950005572B1 (ko) | 라이트 데이타 패쓰 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |