JPH02123799U - - Google Patents

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JPH02123799U
JPH02123799U JP3000289U JP3000289U JPH02123799U JP H02123799 U JPH02123799 U JP H02123799U JP 3000289 U JP3000289 U JP 3000289U JP 3000289 U JP3000289 U JP 3000289U JP H02123799 U JPH02123799 U JP H02123799U
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JP
Japan
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write
address
memory
input
generates
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JP3000289U
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Pending legal-status Critical Current

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Landscapes

  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例を示すブロツク結
線図、第２図は従来のメモリ装置を示すブロツク
結線図、第３図は第２図を説明するための説明図
である。 図において、１はアドレス発生回路、５は第１
のアドレスデコーダ、１０はスイツチ回路、１５
は書込み／読出し制御回路、１７は書込みデータ
発生回路、１９は第１のメモリ素子、２０は第２
のメモリ素子、２１は第３のメモリ素子、２２は
第４のメモリ素子、２４は第２のアドレスデコー
ダ、２６はメモリセル、２８はデータバツフアで
ある。なお図中同一符号は同一又は相当部分を示
す。

Claims (1)

    【実用新案登録請求の範囲】
  1. アドレス信号を発生するアドレス発生回路と、
    上記アドレス信号を入力としＮ（Ｎは正整数）個
    のメモリ選択信号を出力する第１のアドレスデコ
    ーダと、上記Ｎ個のメモリ選択信号を入力とし入
    力側と出力側との接続を任意に設定できるスイツ
    チ回路と、書込み／読出し制御信号を発生する書
    込み／読出し制御回路と書込みデータを発生する
    書込みデータ発生回路と上記スイツチ回路から出
    力されるＮ個のメモリ選択信号のうちの１個づつ
    をそれぞれ入力とし、上記アドレス信号及び書込
    み／読出し制御信号を共通に入力されて、上記書
    込みデータを当該アドレスに書込みまたは読出し
    を行う第１のメモリ素子から第Ｎのメモリ素子ま
    でのＮ個のメモリ素子を備えたことを特徴とする
    メモリ装置。
JP3000289U 1989-03-16 1989-03-16 Pending JPH02123799U (ja)

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JP3000289U JPH02123799U (ja) 1989-03-16 1989-03-16

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JP3000289U JPH02123799U (ja) 1989-03-16 1989-03-16

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JPH02123799U true JPH02123799U (ja) 1990-10-11

Family

ID=31254676

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JP3000289U Pending JPH02123799U (ja) 1989-03-16 1989-03-16

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