TW516036B - Semiconductor memory device - Google Patents

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TW516036B TW090105929A TW90105929A TW516036B TW 516036 B TW516036 B TW 516036B TW 090105929 A TW090105929 A TW 090105929A TW 90105929 A TW90105929 A TW 90105929A TW 516036 B TW516036 B TW 516036B
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Shinji Tanaka
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Description

516036 五、發明說明α) [發明之領域] 本發明有關於可高速動作之半導體記憶裝置。 [背景技術之說明] 近年來之電腦裝載有主記憶器和快取記憶器。主記憶器 一般使用動態存取記憶器（DRAM)等，具有大容量但是動作 緩慢。因此，為著將主記憶器之資料之一部份暫時的保 存，以高速處理對特定位址之頻繁存取，所以利用容量較 小但是可高速動作之快取記憶器。一般之快取記憶器使用 靜態隨機存取記憶器（SRAM)等。 在此種裝載有快取記憶器之系統中，有時需要讀出非常 大量之資料，對其進行修正和寫回之動作。例如，圖像資 料之校正處理等就是此種處理。 ‘ 1 6是概念圖，用來說明讀出資料，然後對其修正和寫 回之操作。 參照圖1 6，在記憶器有位址Μ 0〜Μ 1 3，在快取記憶器有 位址C0〜C4。其中，快取記憶器之位置C0〜C4之1個可收 納之資料量等於主記憶器之位址Μ 0〜Μ1 3中之1個可收納之 資料量。 下面將說明順序的讀出被收納在主記憶器之位址Μ 0〜 Μ1 3之資料，在C P U進行資料之修正，再度的寫回主記憶器 之位址Μ0〜Μ13時之動作。 首先，在步驟S1，主記憶器之位址Μ0所收納之資料，被 複製到快取記憶器之位址C 0，和被讀入到C P U。然後，C P U 輸出修正後之資料。通常，修正後之資料被暫時的取入到
C:\2D-CODE\90-06\90105929.ptd 第5頁 516036 五、發明說明（2) 快取記憶器。另外，在快取記憶器沒有空的區域時，取入 到快取記憶器之資料就被轉送到主記憶器。因此，'在現在 之時刻，修正後之資料被保持在快取記憶器之位址c 〇，不 轉送到主記憶器。 然後，在步驟S2〜S5，主記.憶器之位址Ml〜M4之資料亦 同樣的，分別被複製到快取記憶器之位址C1〜C4，利用 CPU將修正後之資料輸出到各個快取記憶器，用來重寫快 取記憶器之位址C1〜C4之保持資料。 在該時刻’快取記憶為'成為未存在空區域之狀悲。因此 ，其以後之處理是進行將修正後之資料寫回主記憶器之處 理，然後進行從主記憶器到快取記憶器之資料之讀出。 然後，在步驟S6，進行將被收納在快取記憶器之位址C0 之修正後之資料寫回主記憶器之位址M0，在步驟S7，主記 憶器之位址M5所保持之資料被讀入到快取記憶器之位址 C0。 然後，在步驟S8，將被收納在快取記憶器之位址C 1之資 料寫回主記憶器之位址Ml，在步驟S9，主記憶器之位址M6 所保持之資料被讀入到快取記憶器之位址C 1。 然後，以同樣之方式進行從快取記憶器到主記憶器之資 料之寫回，和從主記憶器到快取記憶器之資料之讀出。在 此種情況，在主記憶器中，對於離開一定位址之分別連續 之讀出位址和寫入位址，可以交替的進行資料讀出和資料 寫入。 v® 1 7表示習知之半導體記憶裝置之概略構造。
C:\2D-mDE\90-06\90105929.ptd 第6頁 516036 五、發明說明（3) =圖17 ’半導體記憶裝置511接受來自被裝載在電腦 糸，洗專之記憶器控制裝置519之控制信號cs ,RAS，CAs， WE和位址信號ADR，群組信^ANK，藉以進行資讎τ 授受。 半導體記憶裝置具備有：控制電路512， CS，RAS，CAS，WE和位址信號ADr教々义 ^ ，群組位址信號BANK， 輸=立址RA和行位址CA ’和依照資料Dm輸出資料輪入 佗唬DIN，另外’依照被讀出之資料輸出信號刚丁將 DATA輸出到控制裝置519 ;列解碼器513 ;行解碼器”々； 放大電路帶5 1 6 ;和記憶單元陣列5 1 7。 列解碼器5 1 3依照從外部指定之列位址RA使多個字線町 中=1根成為活性化狀態。另外，行解碼器5丨4依照從外部 ，定之行位址CA使多個行選擇線CSL中之i根成為活性化^ 態。另外，位於活性化狀態之字線WL和行選擇線CS]L之交 點之記憶單元，從記憶單元陣列之中選擇。 活性命令ACT和用以指定字線之位址信號ADR，該位 址信號ADR被辨識為列位址“。施加讀出命令RD或寫入命 々WRT和用以指定行選擇線之位址信號adr，該位址信號 ADR被辨識為行位址ca。讀出命令rd和寫入命令用來對 各個被指定之位址之記憶單元，指示進行讀出/寫入動、 作0 '屬1 8是電路圖，用來表示圖丨7之習知之記憶單元陣列 5 1 7之構造。 麥照圖1 8，記憶單元c e 1丨〇 〇〜C e 1 1 2 1之各個之構成包含
516036 五、發明說明（4) 有：電容器，以其一端社 ;和電晶體，連接到電定電位之單元板電位Vcp 控制。其另外一端連接=器之另外一端。電晶體被字線WL 大器24, 44被設置成與/位=線BL或位元線/BL。感測放 應，另夕卜設有t晶體22 ^構成之•元線對偶對 口♦ R ϊ p n m十时 ，4 2，依一與位元線對偶對庫之作 綱Q，用來將位元線BL和位元 二電 ::另广位元狐”心依照行選擇線㈣^之二 =別被控制之選擇閑26’ 56，分別連接到局部ι〇線⑴，、'.工 局部10線LIO, /LI0，經由利用信號I〇sw〇成為導通狀態 之閘電路6 0，分別連接到總體丨〇線〇丨〇，/G丨〇。 在總體10線G 10, /G 10連接有讀出放大器64和寫入資料驅 動電路62。讀出放大器64對總體1〇線gi〇, / G 1〇之電位進行 放大，藉以輸出信號D0UT。另外，寫入資料驅動電路62所 具有之功能是依照資料輸入信號D丨N，互補式的驅動總體 1〇線GI〇，/GI0 。 “ 再度的苓照圖1 6，這時，在具有快取記憶器之電腦上， 進行從主記憶器之位址M4到快取記憶器之位址C4之資料之 讀出（S5 )，以CPϋ進行讀出之資料之修正，將修正後之資 料暫時的保持在快取記憶器。然後，在進行從快取記憶器 之位址c 〇到主記憶器之位址Μ 0之資料之寫回後（s 6)，進行 從主記憶器之位址M5到快取記憶器之位址c〇之資料讀出 (S7)。 、…、 v倒19是動作波形圖，用來說明對使用有同步型半導體記
第8頁 516036
憶裝置（SDRAM)之主記憶器進行存取之情況。 圖16之主記憶器之位址MO, M4, M5，在圖19中分別相當於 (列位址RA，行位址CA >(〇〇〇, 〇〇〇)，（〇〇1，〇〇〇)，（〇〇ι 〇〇1)。另外，組群位址BANK假定全部為Q。另外，位址㈣ M4，M5分別對應到圖18中之各個記憶單元CeU〇〇 ，
Cellll。 。丄hu， Βΐϋ圖在時刻T1，輸入命令以和位址001，信號 等擇圖18，記憶單元Ce⑴。，W⑴，將該 放大哭、:：Γ斤保持之貧料傳達到位元線BL。然後，感測 印活性化信號so上升為心 差進行放大。在圮#單开Γ ]彳〗n對位兀線對偶之電位 為” H"，”L,|之彳主、、兄日Γ / CeUU之保持資料分別 BU變成為: ’位元侧變成為Η位準，位元線 位元線BL互I:值波形圖中未顯示者，位元驗成為與 在日守刻Τ 2，輸入讀出命令R D和位址"〇 "
=:J，SL0。F_26 之 。如此-來 J 絰由该電晶體傳達位元線^成為V通狀悲’ Η位準。然後，信號I〇SW〇變成^隹使局部丨〇線LI〇成為 曰a 用來使 GI〇變成為Η位準。然後讀出晶體使總體10線 資料輸出信號DGUT變成為Η位準。㈣對其進行放大 然後’快取記憶器之資料 之貝枓被重寫’重寫之資料尚未被轉 五、發明說明（6) 送到主記憶器。 在時刻丁 3 ，輸人子§古 電位變成為L位準，記V7/ PRE ^如此一來，字線WL1之 BLEQ變成Η位準，感測：：：舁位兀線分離。然後，信號 感測放大器被非活\生 σσ活性化^號別變成為L位準， 然後在時列Τ4，Ϊ 來使位元線對偶等化。 , 輸入活性命令ACT和位址丨丨0 0 0丨丨 來’ 4吕唬BLEQ變成幻a、隹 UU0 。如此一 然後字細被Λ為化L” 線對偶德
Cel丨〇〇，celm。如此一來’選擇記憶單元 到對應之位元線對偶：寺=單元所保持之資料分別達 後，與記憶單元之：；ί料：Γ1放大器進行動作。然 為L位準’Η位準。持貝枓對應之位元線⑽，BU分別成 單ic:i:，二：：：；記，器之位址c°之資料寫回記憶 料DATA之Η位準之信月號。寫入中帽丁和位址及作為資 =此一來，資料輸入信號DIN變成為 線GIO變成為H位準。缺後+ U此、、、心toI〇
10線LIO變成為Η位準’、。1 ；：虎0⑽受成H位準，因此局部 進 ”、皁另外，因為行選擇線CSL0變成為H 來二二部:〇、=10之11位準傳達到資料位元線BL0， 用5己fe早兀CeU 00之保持資料重寫成為位準。 J時刻T6，輸入預充電命令pRE，使字線wl〇非活性化。 ::二號BLEQ、變成為Η位準’感測放大器活性化信號s〇 艾榮：、'、L位準，感測放大器被非活性化，用來使位元線對 偶等化。
第10頁 C:\2D-CODE\90-06\90105929.ptd 五、發明說明（7) 在時刻T 7，认 、 成1位準，位元^ 〒令似和位址"001"，信號BLEQ變 化。 之等化被解除用來使字線WL1活性 在時刻T S ΧΛ CSL "皮活性化：^:令㈣和位址I0”，行選擇線 狀態，經由電曰二 來：閘電路56中之電晶體變成導通 U〇 1來使居曰;Τη ,線BL1之電位傳達到局部麟 IOSW0變成位、〜UQ之電位變成為L位準。然後信 10線G 10變成Ai f，、、、坐由閘電路60中之電晶體用來使總體 L位準作為^料立準。讀出放大器64對其進行放大，輸出 4 u 貝枓輪出信號D0UT。 如上所述，在 進行讀出或寫入連接到同一群組之不同字線之記憶單元 各需要3個之么八之N况吟，對於讀出，寫入之各個循環， RD，pRE，對=:。亦即，對於讀出循環需要命令ACT， 續之位址重；r、读焉入循環需要命令ACT，WRT，PRE。在從連 之3件之日士門设$出之情況時，該動作需要叢發讀出之情況 依：此V方式造成:身料之有效轉送率大幅的降低。 ^ % ’在裝載有習知構造之SDRAM等之主記憶 态之電腦中，卷％ ， ,, 料，對其修正^ 記憶器之容量之非常大之資 姑、、， 進行寫回操作之情況時，會有對主記憶器 轉运之有效轉送率變成非常低之問題。 [發明之概要] 本發明之目的是提供半導體記憶裝置，即使在讀出超過 、取f丨思杰之各量之非常大之資料，對其修正，然後進行 寫回^木作之^况時，亦可以應用在有效轉送率不會降低之
C:\2D-CODE\90-06\90105929.ptd 第11頁 ：)丄（)036 發明說明（8) 主記憶器。 情ΐΓ月ί:”一種半導體記憶裝置，具備有:多個記 路，和多個第2連接電路。連接電路’多個資料保持電 與二記= 。多個字線分別被設置成 與多個記憶單元之各行對應W夕固位兀線對腾別被設置成 成與多個位元線對偶對應7次二個感測放j益分別被設置 元線對偶共用，用來進彳Γ貝；線對偶被設置成由多個位 第i連接電路依之記之授受。多個 偶選擇性的分別連接到資’用來使/個值元線對 別被設置成與多個位元線對低+馬°多個貢料保持電路分 依照本；連接到多個位元線對偶。 多個記憶單元陣列堍：：：一種半導體記憶裝i，具備有 各個記憶單境=ΓΛ，和選擇電路。 丁 。丨干Ν現包含有··多個愔留 行列狀；多個字線，分 U、早兀破配置成 ;’夕個位凡線對偶，分別被設置成與多個吃：：列對 對應；多個感測放大器，分別被設置成It :早：之行 對應·’局部資料線對偶，被設置 個：立:線對偶 依仃位址，用來使多個位元線 妾兒路 ^刀別破設置成
C:\2D-CODE\90-06\90105929.ptd 第12頁 516036 五、發明說明（9) _____ 與多個位元線對偶對應；和多個 ~ 個貢料保持電路分別連接弟連接電路，用來使多 —塊角午碼電路依照被施加之 ：二偶 元陣列塊之任何1個。、阳 ’用來選擇多個記愔的 用决$ / 廷擇電路依照塊解碼+ & 早 用末進行與多個記憶充广碼电路之輪出， 雙。 j尾中之任何1個之資料授 選擇電路包含有：總體資料線 憶單元陣列姊丘田· 、 、馬被5又置成由多個々 塊共用，多個開關電路，分別被1 / c 4早兀陣列塊對應，用來使多：？破：置成與多個 ::線：偶選擇性的與總體資料線對偶連：陣：卜部 电路，依照塊解碼電路之輸出， 開關驅動 何1個活性化。 耒使夕個開關電路之任 輪，動電路具有保持部用來保持上述之塊解碼電路之 保持利用：i::二要：點是因為設有資料保持電路用來 位址和讀出:憶！rf料，在匕 本：：要指定讀出位址，可以進行高之情况 ^ f之其他優點是在記憶單元陣列塊有多個之_ 二：為對於具有資料被保持在資料保持電路之庀’二二 陣列塊，該却# 口口-丄 打电格之舌己憶單亓 。己丨思早凡陣列塊之資訊被保持，所 :列位址進行塊選擇之情況時，亦 士利 經由下面聯合附圖之對 可以進行高速之讀出。 受進仃位址指定’ 本發明之詳細說明，當可對本發 第13頁 C:\2D-CODE\90-06\90l05929.ptd 516036 五、發明說明αο) 明之上述和其他目白勺、特徵、觀念和優點更加明白。 [較佳實施例之說明] 下面將茶照圖面用來詳細的說明本發明之實施例。另 外’圖中之相同兀件編號表示相同或相當之部份。 [實施例1 ] 圖1疋概略方塊圖’用來說明本發明之實施例1之半 記憶裝置之構造。
參照圖1 ’半導體記憶裝置！被裝載在電腦等，用來接受 來自記憶器控制裝置9之控制信號CS，RAS，CAS，WE和AX ，及位址化號人01^，群組位址信號BANK。另外，半導體記 憶ϊ Ϊ在與器控制裝置9之間進行資料data之授受： 半導體§己憶裝置1包含右·快生丨 rc D . c r . 0 有·拴制黾路2，依照控制信號 C^RASP AS’WE和“’及位址信細，匪，用來輸 =列位址RA和行位址"，藉以對記憶單元陣列輸出該資料 輸入信號DIΜ，或接受來自4 ^ 一 、 画；列解碼器3，從ί:;:二：…料輸出信號 根成為活性化狀態·，行解^^^使與列位應對應之1 選擇線CSL中之i根活2碼^ _ 位址使多個行 使多個問鎖選擇線LSL中之丄祀活^杰5 ’依知灯位址CA 知访女帝改册R，田十 根性化；記憶單元陣列7 ; 間之資：授；。“仲介記憶單元陣列7和控制電路2之
進成為ί 閃鎖選擇線UL之指定是以命令LRD W ^使與行位址C Α成為1對1對應之閃鎖 選擇線活性化。閃鎖選擇線LSL被Mu Μ Μ㈣
516036 五、發明說明（11) 的進行選擇。 圖2是動作波形圖，用來說明使用本發明之半導體記憶 裝置作為記憶單元之情況時之概略動作。 參照圖2，所說明之情況是從群組"〇 "之列位址"〇 〇 1"所 指定之區域進行讀出，然後對群組"0Π之列位址"0 0 0 π所指 定之區域進行寫入。在此種情況，用以輸入作為列位址之 ” ο ο Γ之活性化命令ACT，在時刻Τ 1被輸入，該輸入只有在 初次需要。 在時刻T5〜T7，於第2次以後當交替的進行讀出和寫入 時，讀出之進行是利用不需要列位址之指定之閂鎖讀出命 令LRD。另外，對於寫入命令"了，繼續使用在時刻T4被指 定之列位址。因此，在時刻τ 5以後不需要——的進行位址 指定’寫入命令WRT和讀出命令lrd可以連續的交替輸入。 在依照本發明所構成之SDRΑΜ中，對於相同群組之分離 位址亦可以進行連續之存取，不會使有效轉送率降低。 圖3是電路圖’用來說明圖1之記憶單元陣列7之構造。 參照圖3 ’記憶單元陣列7包含有：記憶單元Ce 1 1 0 0〜
Ce 1 1 2 1 ’排列成行列狀；位元線BL〇，用來連接記憶單元 Cel 1 00 ’ Cel 11 0，位元線/BL〇。用來連接記憶單元Cel 12〇 ;位兀線BL1 ’用來連接記憶單元Cei丨〇1，Cel u丄；和位 元線/bli ’用來連接記憶單元Cen 21。 圖3中表不多個記憶單元中之代表性之6個記憶單元。記 憶單兀陣列7更包含有：字線WL〇，用來選擇記憶單元 CellOO ’CellOl ;字線wu，用來選擇記憶單元Celu〇，
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11 1 ’和子線W L 2 ’用來選擇記憶單元c e u 2 〇，c e 1 1 2 1 二^個記憶單元Cel丨〇〇〜Celm包含有：電容器叫，以其 立而結合在單元板電位VcP ;和電晶體MT，連接在電容器 MQ，另外一端和位元線之間，以其閘極連接到字線。 5亥圮憶單元陣列7更包含有：電晶體2 2，4 2，依照信號 BLEQ進行導通，用來使位元線虬^此丨分別與位元 /BL1連接；感測放大器24，依照感測放大器活性化信號別 ，活性化，用來對位元線BL〇和位元線/BL〇之間所產生之 電位差進行擴大；感測放大器44，依照感測放大器活性化 ^號so被活性化，用來對位元線BL1和位元線/Bu之間所 產生之電位差進行擴大；閘電路26，依照行選擇線以“之 活性化，使位元線BL0，/BL0分別連接到局部1〇線11() /u〇 •’閘電路56，依照行選擇線CSL1之活性化，使位元線bu /BL1分別連接到局部];〇線11〇, / U〇。 ’ 閘電路26包含有：電晶體7〇，連接在位元線BL〇和局部 線L I 0之間，以其閘極連接到行選擇線CSL〇 ;和電晶體 72，連接在位元線/BL0和局部10線几1〇之間，以其閘極 接到行選擇線CSL0。另外，間電路56具有與閘電路26 之構造，所以不再重複其說明。 該記憶單元陣列7更包含有：閃鎖3〇，被設置成對應 位元線BL0，/BL0構成之位元線對偶；閃鎖5〇，被設置、 應到由位元線B L1，/ B L1構成之位元線對偶；閘電路2 8， $ 照信號TG被活性化，用來使位元線虬〇, /BL〇連接到門依 30 ·，和閘電路48，依照信號TG被活性化，用來使位元線
C:\2D-CODE\90-06\90105929.ptd 第16頁 516036 五、發明說明（13) BL1，/BL1連接到閂鎖50。閘電路28包含有··電晶體68，連 接f位元線BL0和閂鎖30之間，以其閘極接受信號κ ;和 電晶體66 ,連接在位元線/BL〇和閂鎖3〇之間，以其閘極接 受信號信號TG。另外，閘電路48具有與閘電路28同樣之構 造，所以不再重複其說。 該S憶單元陣列7更具備有：閃鎖線LL〇, /LL〇，經由傳達 互補之資料，用來將資料保持在閂鎖3 〇 ;和閂鎖線“丄， /LL 1，經由將互補資料傳達到閂鎖5 〇用來保持資料。 "該記憶單元陣列7更包含有：電晶體32，依照信號LEQ進 行導通’用來連接閃鎖線LL0和閃鎖線/ll〇 ;和電晶體 52，依照信號LEQ進行導通，用來連接閂鎖線1^1和閂鎖線 /LL1。 该A憶單兀陣列7更包含有：閘電路3 4，依照閂鎖選擇線 LSL0用來使閂鎖線LLO, /LL0分別連接到局部10線[1〇, / LI〇 ;和閘電路58，依照閂鎖選擇線LSL1被活性化，用來使閃 鎖線LL1，/LL1分別連接到局部10線11〇, /u〇。閘電路34包 含有：電晶體7 6，被設在閂鎖線ll和局部I 〇線l I 〇之間，以 其閘極連接到閂鎖選擇線LSL ;和電晶體74，連接在閂鎖 線/LL和局部I 〇線/L I 〇之間，以其閘極連接到閂鎖選擇線 LSL。另外，閘電路58具有與閘電路34同樣之構造，所以 不再重複其說。 在圮憶單元7之出口設有閘電路6 q，依照信號丨〇sw〇用來 使局部10線LIO, /LIO分別連接到總體1〇線(^1〇, /GI〇。閘電 路60包含有：電晶體78，連接在局部1〇線1^1〇和總體1〇線
C:\2D_C0DE\90-Q6\90105929.ptd 第17頁 516036 五、發明說明（14) GI0之間，以其閘極接受信號I〇sw〇 ;和電晶體㈣，、 局部10線/L I 0和總體I 0線/G I 0之間，以i ^ ’連接在 IOSWO。 /、閉極接受信號 傳達到總體I 0線G I 0, /G I 0之資料，被傳送到⑨ 64和被放大，作為資料輸出信號D〇UT的被輸出鳴出敌大器 口另外，設有寫入資料驅動電路62，用來^受資 號D IIV，經由總體I 〇線將寫入資料傳達到記情扣、_/、'輸入信 圖4是電路圖，用來說明利用各個命令控二=陣列。 擇線CSL，閂鎖選擇線LSI活性化之構造。工3 ^使行選 芩照圖4，行解碼器4和閂鎖解碼器5均接受 分別用來進行選擇線CSL ’閂鎖選擇線UL之 址’ ，器選擇部92被包含在圖丨之控制電路 為：：饮解 之一部份。 r 彳工剌電路2 該解碼器選擇部92包含有··閘電路94， =，^續，«進行解碼藉以^^；1制人信 閘電路96，當控制信號Αχ為[位準時，檢測閘帝' D卩7 ， ί =親卿位準；和反相器⑽，用來使二電二所6; L位準之出命令心被輸入時，對行解碼器4輪出 制選擇部92更包含有:NAND電路iqq，用來接受$ 咖D電路^ 反相器1〇2，用來接受 輪入時，對門Λ 其反相’當有閃鎖讀出命令L⑽被 對閂鎖角午碼器5輸出成為Η位準之信號。
即，解碼器選擇部92，在依照控制信號CS，RAS，CAS
516036
二E，：： ’被輸入有讀出命令時’依照控制信號Ax用來 決疋疋使仃％碼器4活性化，或是使閃鎖解 圖5是電路圖，用來表示成為圖!之控制電路;之部份 之信號產生電路11 2之構造。 參照圖5，信號產生電路112包含有：問電路ii4 ,用來接 文控制b #uCS，RAS，CAS，WE藉以檢測預充電命令pRE， m充電：令pre之輸入時，輸出η位準；串聯：接之反 相 18，120 ’ 122和124，用來接受閑電路114之輸 出，NAND電路126，用來接受反相器118，124之輸出；和 反相器128，用來接受“〇電路126之輸出刖’
以輸出信號TG。 /、 岸曰 該信號產生電路112更包含有：NAND電路丨3〇，用來為 閘電路114之輸出和反相器12〇之輸出；反相器132，用^ 2麵電路130之輸出，使其反相，藉以輸出信號⑽； NAND私路134，以其第1輸入接受反相器124之輸出，藉以 輸出信號BLEQ ;和閘電路丨36，在信號BLEQ為[1位準，3而且 有命令ACT被輸入時，輸出L位準。在“〇電路ι34之第2輸 入，被施加有閘電路i 3 6之輸出。 別
口信號TG，LEQ，與預充電命令PRE同步的產生。因此，信 號— leg之產生可以利用經由從用以檢測預充電命令ρΜ 之閘電路1 1 4到反相器丨丨6〜丨24被延遲之信號。因為信號 TG，LEQ是單發脈波，所以可以以NA〇電路126，13〇製作 ’經由輪入使3段之奇數段反相器之相位偏移後之預充電 檢測信號之延遲信號用來製成。
516036 五、發明說明（16) 當閘電路1 1 4檢測到預充電命令PRE時 出節點首先變成Η位準。然後，被傳達…路114之輸 器之輸出節點在信號傳達到之電：令之反相 亦即，NAND電路130之2個輸入暫時均S J為Η位準。 NAND電路130之輸出變成為L位準。該L位準=所以 份之反相器之延遲時間之後’回職 心： 使NAND電路130之輸出反相’藉以獲得信號用反相W32 同樣的，利用NMD電路126和反相器丨2/用來獲得 T。Vs ί ί ί :度對應到預充電命令之檢測結果傳達至;：相 益18之輸出和反相器124之輸出之時間差。要反，才 LEQ之脈波幅度擴大時，可以使^〇電路之輸入 相器之段數之差擴大為5段，7段等。 ，、有反 另外，信號LEQ需要比信號TG早開始，將問電路14 出^從閘電路114算起之第3段之反相器之輸出，施加到用 ^輸出士信號卿之瞧電路丄30。另夕卜，要使信號κ比信號 LfQ忮日守，可以將從閘電路114算起之第2段和第5段之反相 态之輸入施加到NAND電路126。 圖6是動作波形圖，用來說明實施例丨之半導體記憶 之動作。 麥照圖6，在時刻T1，輸入活性命令ACT和位址” 〇〇1” ， 因此信號BLEQ下降到L位準，位元線對偶之等化被解除， 然後字線WL1活性化成為η位準。 字線WL1選擇之記憶單sCeU 1〇，CeU丨丨所保持之資料 傳達到位凡線，然後感測放大器活性化信號3〇變成為H位
五 發明說明（17) 準’對位元線對偶所產生、 果是位元線BLO變成為H彳 p — 是進行放大。t 形圖中未顯示者位=’“咖變成為L值準Ϊ 在時亥m，輸入人儿與位元線儿具有互補之值波 ,,Γςτ η 貝出命令RD和位址"〇〇〇" ，％ 之值。 、、泉CSL0。因此利用閘電路“將位元 遠擇行選擇 I〇iU〇，用來使局部1〇線LIO之電位變成j傳達到局部 然後信號IOSWO變成為H你進，奸山=成為Η位準。 體總體10線GIO亦成為Η位準。缺：：J:6〇所含之電晶 ，：用來使資料輸出信號刚i變成為Η=，4對其進行 選摆壯…门士預充％叩令PRE。因此字線WL1變成a非 k擇狀恶’同時對閃鎖3〇，5〇進行資料 ，士為非 一定期間信號LEQ變成為H位準閃 百先’使 化…失去泉對偶LL，/L^ BL，/BL之值複f到ρ二二、月間之11位準’將位元線對偶 ]鎖、、泉對偶LL，/LL。J：姓果是問錯綿 LL0變成為η位準，閂销岣丨丨]以士们 /、、、、口果疋門鎖線 +門鎖線LL1變成為L位準。圖中未顯示 者，、閃鎖線/LL和閃鎖線LL具有互補之值。 f後、’化#bBLEQ變成為Η位準，感測放大器活性化信號 义成為L位準。如此一來，感測放大器24，44被非活性 化’用來使位元線對偶等化。 別 在=刻Τ4 ’輸入活性命令ACT和位址” 〇〇〇"。因此信號 BLEQ ’交成L位準’位元線對偶之等化被解除，選擇字線 WL〇 °字線WL0所選擇之記憶單元CellOO，Cell01之資料分 傳達到位元線BL0，BL1後使感測放大器24，44活性化，
第21頁 C:\2D-CODE\90-06\90l05929.ptd 上 UUJt) 五、發明說明（18) 然後元位線BLO變成為L位準 A在時刻T5，輸入寫入命令m二準=成為二； 位準，因此總㈣線Gi〇變輪入信細N上升為Η 為Η位準，所以總體ί〇線GI〇成之為電=^因為，號刪變成 局部10線LIO之電位變成為H =傳達到局部1〇線LIO， 位被設定在ίί位準，所以資料值订遠擇線CSL0因為其電 成為Η位準，然後記到位元祕〇，其電位變 M H"位準。 ' 1 00之保持貧料被重寫成為 門入閃鎖讀出命令LRD和位址，'。。1”。因此， ’、廷擇、.泉LSL1之電位變成為H位 局㈣線LI。，局則。線 / h後因為k號1 〇SW0變成為Η位準，所以局邻丨〇玲 與 =〇線GI0連接，總體1〇、義之電位變成為^ D0UT買出放大器64輸出L位準作為資料輸出信號 料^日ί刻。I，輸_入寫入命令㈣和位址隊及作為寫入資 口J纟’因為貧料輸入信號D I N變成為L位 L/進 0觸〇變成為l位準。然後信號臓〇變成 電位n，此貢料傳達到局部10線[10，局部10線[10之 準，位準。選擇行選擇線CSL1 ’電位變成為Η位 H川線之資料傳達到位元線犯，位元㈣ =準，然後，記憶單元之保持資料被重寫 第22頁 C:\2D-CODE\90-06\90l05929.ptd 516036 五、發明說明（19) “另夕卜’在貫施例1中因為是以S D R A Μ為例，所以圖5之閣 電路114根據所接受到之控制信號cs，RAS，CAS，WE之組 合用來產生信號TG，LEQ，但是本發明亦可以應用在其他 之兄憶裝置。在該種情況使用其他之控制方法在保 |己 iF-g- σ貝 ㈢ 心平凡之-貝料之位元線對偶回到初期狀態之時序之前， ，^ #bLEQ / Κ活性化。另外，在本實施例1中，所說明者 疋資料之叢务長度為1之情況，但是在使用其以外之叢發 長度之情況時，亦可以完全同樣的進行高速讀出寫入。 壮t以上之說明，在本實施例1之半導體記憶裝置中，即 動二定位址之位置交替存取之情況時，基本上1個 一乍:、要個命令即可，所以可以保持高有效轉送率。 L貫施例2 ] 付、干 實施例1中是當輪入預充電命令PRE之情況，連接到活 性化之字線之却批— 丨月，几逆接到/古 但是與^上Π ^早兀之資料，無條件的被轉送到閂鎖。 情“=電腦中由於擠入處理等，不少 SDRAM之復新動用作動作！關之預充電命令。帛極端之實例是 :利用：容元件作為記憶單元之· 的進仃復新動作暗，合 假如不疋期 開妒哕彳I靳3由於洩漏而失去所保持之資料。在 開始σ亥復新動作之前，s 卞二貝付在 電命令PRE使活性化之 之群組實行預充 在進行復新動作之德 仃非活性化。但是，實際上 再度的將資料轉逆刭門 乍、、裇 '、、貝進仃，為者 成為浪費之處；1閃鎖’所以使用命令似，RD，PRE變
發明說明（20) 為著解決此種問韻，卢每^ 從外部控制門、 貝知例2中，設置新的裝置用來 ?工制對閂鎖之資料轉送。 W ’疋電路圖，一— 1 4 2之構造。 末表不貫施例2所使用之信號產生電路 信號產生電路} 4 2， — 不同是在圖5所示 > 丄Γ人圖5所不之信號產生電路1 1 2之 1 電路146用來代替NAND電路12fi . ^ "Γ ，匕3有 15〇用來代替NANDf ，和包含有^肋電路 相器U8，124之^*+路13() °NAND電路146以其輸入接受反 除了間電路114之^ 信號AX °另外，NAND電路150 之輸入時控制信^ H構造時’只有在預充電命令m TG。 山成為H位準之期間，才產生信號LEQ，
亦即，使用預充電命令pRE 準，可以從外部控制是否 輸;^之控制信號Αχ之位 鎖。 、、料彳之位兀線對偶轉送到閂 利用上述方式之構造 "， 送。因此，在谁> ^ ^外部控制對閂鎖之資料赫 仕進仃復新動 只九貝杆轉 應閃鎖之保持資、十月況，吾沒有有效對 情況，就不需要進行^:資；=控制器可以判斷之 [實施例3 ] 文同逮的保持有效轉送率。 實施例1和實施例2 解碼器。另外’在之，k中，没有行解碼器和門鎖 _ 配線，仃選擇
C:\2D-CODE\90-06\90105929.ptd 第24頁 516036 五、發明說明（21) 線CSL由行解碼器用來 由閃鎖解碼器用來選 、擇；矛口問鎖選擇線Lsl， 閂鎖。一般為著以小θ h: ^與各個記憶單元行對應之 以陣列内之尺寸以常;：現:r%容記憶 ::要極力的避免浪費之配線，防:::憶 圖8是概略方塊圖，用. — 181之構造。 /、貫施例3之半導體記憶裝置 半導體記憶裝置1δι接受來自被裝載 i:= 189之控制信號cs，s，cas，⑽αχ :，群組位址信號Βανκ。另外，半 衣H進行與記憶控制裝置189之間之資料ΜΤΑ之授受。 丰¥月豆記憶裝置包含有：控制電路182 CS’RAS，CAS’咖及位址信細，臟，用以 列位址RA和行位址CA，藉以對記憶單元陣列輸出資料月輸入 信號DIN或接受來自記憶單元陣列之資料輸出信號d〇 '; 列解碼器183，用來使多個字線仉中之與列位址RA對應之工 根成為活性化狀態；行解碼器丨8 4，依照行位址CA，^ 使多個行選擇線CSL中之1根活性化；記憶單元陣列187 了 和放大電路帶1 8 6，用來進行記憶單元陣列丨8 7和控’ 1 8 2之間之資料接受之仲介。 卫1包 圖9是電路圖，用來表示圖8之記憶單元陣列丨8 7之構 造。 參照圖9，其與圖3所示之記憶單元陣列7之構造之不同
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疋除了圖3所示之記憶單元陣列丨87之構造外， 八 ，電路1 9 2, 1 94，以其輪人接受行選擇線cslq之電^有内 =制信號ΙΑχ ;和問電路196，198，以其輸人接受行口 線CSL1之電位和内部控制信號丁 Αχ。另夕卜，對於在記憶單 凡陣列7所設置之閃鎖選擇線LSL〇，Ls : 列187中則未設置。 在dfe早疋陣 閘電路192在行選擇線CSL0活性化成為H位準，和内邻护 制信號I Αχ為L位準時’使信號NS0活性化成為Η位準 ： 他之情況，信號NS0被設定為L位準。信號NS〇施加到閘電、 路26，當信號NS0被活性化時’閘電路26使位元線阢〇， /BL0分別連接到局部1()電線LI〇，/ LI〇。 閘電194在行選擇線CSL0之電位為H位準，和内部控制作 號I Αχ為Η位準時，使信號LS0活化成為H位準。在其:之^ 況信號LS0被設定為L位準。信號LS0施加到閘電路34，告 信號LS0被活性化時，閘電路34使閂鎖線以…/u〇分別^ 接到局部10線LIO, /LI0。 77 間電路196在行選擇線CSL1活性化成為η位準，和内部控 制信號I Αχ為L位準時’使信號NS1活性化成為η位準。在^ 他之情況’信號NS1被設定在L位準。信號NSi施加到間電' 路56，當信號NS1被活性化時，閘電路56使位元線BL1 , /BL1分別連接到局部1〇線LIO, / LI0。 閘電路198在行選擇線CSL1之電位為Η位準，和内部控制 信號I Αχ為Η位準時，使信號LS1活性化成為η值準。在其他 之情況，信號LSI被設定在L位準。信號LSI施加到閑電路
C:\2D-CODE\90-06\90105929.ptd 第26頁 516036 五、發明說明（23) 58，當信號LSI被活性化時，閘電路58使閂鎖線LL1，/LL1 分別連接到局部I 0線L I 0, /L I 〇。 記憶單元陣列1 8 7之其他部份之構造與圖3所說明之記憶 單元陣列7相同，所以不再重複其說明。 如上所述，在本實施例中，依照行解碼器所活性化之行 選擇線和與閂鎖讀出命令對應之被活性化之内部控制信號 I A X ’以閘電路1 9 2〜1 9 8，選擇被設置成與各個記憶單元行 對應之閃鎖。因此，不需閂鎖解碼器，在記憶單元陣列内 不需要閂鎖選擇LSL，所以記憶單元陣列之尺寸可以減小。 [實施例4 ] 一般之半導體記憶裝置具有多個記憶單元陣列塊，要選 擇其中之1個時，大多使用列位址之一部份。 在通常之讀出時，為著進行列位址之指定，可以選擇包 含该§己fe單元列之塊。但是，在設有與各個行對應之閂鎖 之情況時，如實施例1〜實施例3所述，在來自閂鎖之資料 之讀出命令輸入時，必需進行列位址之輸入，需要記錄先 前被選擇之字線所屬之塊。 圖1 〇是方塊圖，用來表示實施例4之半導體記憶裝置所 使用之記憶單元陣列和其周邊電路之構造。 參照圖1 0，在實施例4之半導體裝置中，記憶單元陣列 218包含有記憶單元陣列塊^#1〜ma#4，和與各個記憶單 元陣列塊對應之感測放大器帶SA#1〜SA#4。設有用以進1 記憶單元陣列2 1 8之行選擇之行解碼器2 1 4，和設有問鎖角午 碼器2 1 6，被設置成與行對應，用來選擇閂鎖。
516036 五、發明說明（24) " -- 用以選擇記憶單元陣列之列之選擇電路2丨2包含有：塊解 碼器222，用來接受從列位址之最上位起之數個位元，藉 以進行記憶單元陣列塊之選擇，和輸出塊選擇信號BS 〇〜 BS3 ;和列解碼器2 24〜2 3 0，被設置成分別與各個記憶單 元陣列塊M A # 1〜Μ A # 4對應’用来接受到位址r a，對其進行 解碼，藉以進行列選擇。列解碼器2 24〜23()分別被塊選擇 L被B S 0〜B S 3活性化。 曰在記憶單元陣列2 1 8，用以進行資料之授受之輸入/輸出 選擇電路2 2 0包含有：I〇SW驅動器24 0〜246，分別依照塊選 擇k號630〜BS3被活性化；和閘電路2 3 2〜2 3 8，依照信號 IOSW0〜IOSW3使讀自感測放大器帶SA#1 〜SA#4之資料分別彳藝 傳達到總體1〇線GI〇，/ GIO。 IOSW驅動器240〜246均接受信號BLEQ，内部控制信號 I Αχ和開關驅動信號I 〇swd。 b 圖11是電路圖，用來表示圖1〇之IOM驅動器240之構造。 參照圖1 1，I 0 S W驅動器2 4 0包含有：計時反相器2 5 2，當 信號BLEQ為L位準時被活性化，用來接受塊選擇信號⑽^， 將其反相和輸出；計時反相器2 54，當信號乩即為}1位準時 被活性化，用來接受計時反相器25 2之輸出，將其反相和 輸出到節點N12A ;和NAND電路2 5 6，用來接受開關驅動信 號IOSWD，内部控制信號ιαχ和節點N12A之電位。 I 0 S W驅動裔2 4 0更包含有閘電路2 5 8，在内部控制信镜 ΙΑχ為L位準，而且塊選擇信號BSi和開關驅動信號i〇SWdU均 為Η位準時，使輸出成為L位準。NAND2 5 6之輸出為節點:
C:\2D-CODE\90-06\90105929.ptd 第28頁 516036 五、發明說明（25) '一"' ----- Ν12Β，閘電路2 5 8之輸出為節點N12C。 SW驅動器240更包含有NAND電路260，其輸入連接到節 點Ν12Β和節點N12C，用來輸出信號I〇SWi。 亦即，計時反相器2 5 2，2 54構成保持部，用來暫時的保 持塊選擇信號。另外，NAND電路2 5 6，2 6 0和閘電路2 5 8，、 依S?、内部控制信號I a χ，輸出現在被輸入之塊選擇信號， 和保持部所保持之塊選擇信號之其中之一。 。另外，塊選擇信號BSi對應到圖1 〇之塊選擇信號BS〇，信 號IOSWi對應信號IOSW〇。 " 圖10之I0SW驅動器242，244，24 6具有與圖11所示之 I〇S W驅動态2 4 0同樣之構造，所以不再重複其說明。另外 ’在I0SW驅動器242之情況時，信號BSi，I〇SWi分別對應 到信號BS1，I0SW1，在I0SW驅動器244之情況時，信號BSi ，IOSWic分別對應到信號“2，I〇SW2，在1〇31驅動器246 之情況7，信號BSl，losWi分別對應到信號“3，I0SW3。 圖1 2疋動作波形圖，用來說明實施例4之半導體記憶裝 I參照圖12，與列位址"〇〇〇"對應之字線屬於塊〇，列位址 'ι〇〇π之對應字線屬於塊i。在時刻了丨，輸入活性命令ACT 。輸入列位址”100” ，因此信號BLEQ變成為L位準，選擇字 線WL100。另外，塊選擇信號BSU^L位準上升到Η位準。 在％刻Τ 2，輸入讀出命令r D。輸入行位址” 〇 〇 〇 ” ，因此 開關驅動信號I0SWD被活性化成為η位準。這時，内部控制 信號ΙΑχ為L位準，與記憶單元陣列塊ΜΑ#1對應之⑺㈣^動
C:\2D-CODE\90-06\90105929.ptd 第29頁 516036 五、發明說明（26) 一 器242内之節點付12(：(〇變成為 變成為ίί位準。 其、，、口果疋h唬I0SW1 掷=刻T3，輸人預充電命令pRE。因此字眺 •交成為L位準，信號BLEQ變成為电位 254之動作，佶严^Rrrn 士 * τ 半利用计¥反相器 m 使七虎BCEQ成為1位準時之塊選擇信號BSl、 值被保持在節點1 2 A i。節點n 1 2 A f "Μ々+ " 之 節點咖⑷之電位變成Μ 2準 節點咖⑷分別表示刪驅二:2外^ Ν1?Α。#认 切以以，240之内部之節點 =伴：預充電命令PRE 3寺，將列位址” 100”之吃:單 凡所保持之貧料轉送到閂鎖。 < 屺U早 在日守刻T 4，再度輸入活性命令， 因此選摆宕妗wt η甘+ ACT 輸入列位址π 〇 〇 〇 ”。 ⑽變成為二… 4=Τ5宫輸入寫入命侧。輸入行位址"。〇。"，對-己 ^早凡進仃寫入。開關驅動 對5己 内部控制信號成為H位準，因為 。其結果是Ϊ二二準’所以節點1 2C ( 〇 )變成為L位準 不疋1口就1OSW0變成為Η位準。 干 在日守刻Τ 6，輪入問# 士士 ^ IOSW1變成為η位m 、喝〒令。因此開關驅動信號 马Η位準。利用此， 之閂鎖中讀出資料。 喱動作進仃攸仃位址” 〇 〇 ) π 在時刻T 7，輪入宜λ人八 變成為Η位準。e日:。M WRT。因此開關驅動信號IOSWD 隨（〇)之電位控7信號^為1位準，節點 旱。然後，對行位址|,001”之記憶單元進行寫入位 第30頁 C:\2D-CODE\90-06\90105929.ptd
如上所述貝％例4之半導體記壯 選擇之塊，即使在依照列位址、/思衣置可以記憶先前被 況時，亦可以進行從閂由a 订選擇之記憶器構造之情 [實施觸 出。 /、有在讀出動作時才選擇閂鎖 入有貢料，當將其他之記憶單 前寫入在閂鎖之資料會失去， 將貢料寫入到閂鎖變成沒有意 在實施例1〜實施例4中， 選擇線L S L 0即使在閃鎖已寫 元之資料轉送到閂鎖時，以 所以從記憶單元陣列之外部 義。 m 、但仓是’用A個人電腦之用途中，實際上與應用之連續讀 出/寫入動作無關的，對讀出之資料亦會發生即時之重寫 。例如丄可以利用具有錯誤校正功能（Err〇r Correctlon) 之記憶為、控制裝置之動作用來因應此種情況。 在=錯誤校正功能之系統中，主記憶器附加資位元用 來記憶冗餘位7L。記憶器控制裝置接受資料位元和冗餘位 元，當檢測到碩出資料有錯誤時，將訂正將之資料轉移 CPU，和將正確之資料寫回在主記憶器内之保持有錯誤夕之1 資料之位址。 '
實施例5所示之半導體記憶裝置利用1次之操作將寫入 閂鎖之資料’轉送到連接在1根字線之所有記憶單元，細 由設置此種功能，可以對閂鎖進行寫入動作。 圖1 3是電路圖，用來表示實施例5之進行解碼器和問 解碼器之控制之構造。 。 參照圖1 3，控制部2 70是例如被包含在圖1之構造之^ ^
五、發明說明（28) 電路2中之部份。 控制部2 7 0包含右·卩彳兩故9 7 9 CAS田卞仏、日丨t有 依照控制信號CS，RAS，
Axlut； : f'^96 5 為L位準.矛:;包路2 72之輸出制位準時，其輸出變成 护制邻2/ηΐ副，用來使閘電路96之輸出反相。 4 2 70更包含有：ΝΑ〇電路1〇〇，用來接受間電路M2 之：出制彳§#bAX ;和反相器丨。2，用來使ΝΑ〇電路1Q° 衿=:8ί輸出/ t使行解碼器4活性化，反相器102之
Lms為η位ί解碼益5活性化。另外，問電路272在控制 Ίσ观K A b為ϋ位準而且控制作赛「ς 「Δ 位準。 且？工市」1口說，CAS為L位準時，輸出η 令Γ二：：：2二之電路是當被輸入讀出命令或閃鎖命 1彳2 I工#bAx使行解碼器4或閂鎖解碼器5之任何 -^個活性化。 構：1。4疋包路圖’用來表示實施例5之信號產生電路2 74之 參照圖14，信號產生電路m是在圖5所示之作號產生電 = ,構造包含有NAND電路m，…用來代替nand電路 ，126，更包含有：閘電路2 8 0，用來檢測活性命令；串 聯連接之反相器282〜2 94，用來接受閘電路28〇之 ； NAND電路296，用來接受反相哭284 2Q4夕认 Δ ·』λΤΛλτη+ +极又夂相為284, 2 94之輸出和控制信號 Αχ，和NAND卷路2 98，用來接€NAND電路2 9 6, 2 78之輸出。 另外，在NAND電路278, 276被輸入有控制信號Αχ。另
五、發明說明（29) 外，NAND電路2 98輸 以檢測預充電命八 ° & 。除了用以檢測閘電路1 1 4藉 份，用來從檢測i性‘ L之二f路外，追加有輸出電路部 ，設置使該等合成 7 f电路28〇之輪出，輸出脈波 為大於閃鎖線對偶之；載：纟’位元線對偶之負載電容因 構建成為使NAND電路29β載谷，所以信號產生電路274被 路278所產生之脈波之幅度。之脈波之帖度大於ΝΑΟ電 圖1 5疋動作波形圖， 备 置之動作。 ϋ月κ鈀例5之半導體記憶裝 參照圖15，在時刻T1 ，輸 信號Ax被設定在H位準。因。這時控制 置- 制仏號Ax為Η位準，所以列位址"001”之$ ,障 早π之貧料被轉送到對應之閂鎖，依昭 。己匕 閃鎖線LL0變成為η位準。 線BL0之值使 在時刻Τ2，輸入活性命令ACT。因此選擇字線WL0，記情 早：讀出到位元線’使位元線BL〇變成為L位準。〜 ::刻T3 :輸入寫入命令WRT。因為從外部輸入η位準之 二枓輸入k EDIN ’所以位元線BLG變成為Η位準早 種操作，對列位址” 0 0 0 "和行位址” 0 0 0 " \此 進行資料之寫入。 ；曰疋之记fe早兀 在時刻T4，輸入預充電命令。這時因為控制信號a 位準’所以問鎖選擇線LSL0被活性化。讀出行位址"〇〇〇，， 之閂鎖所保持之資料’閂鎖線LL0變成為H位準。讀出之太 料傳達到局部10線LI0和總體1〇線G 1〇，輪出Η位準"作為
C:\2D-CODE\90-06\90105929.ptd 第33頁 516036 五、發明說明（3〇) 料輸出信號DOUT。 號二 V:入閃鎖寫入命令lwrt。這時，因為控制作 資卢鎖選擇線LSL◦。將從㈣^ 為W立準’ 卢傳查V1出後之閃鎖，資料輸入信號din ί ,χ TL α ^ ^ W L 0 ^ ,χ ^ # ^ € # ^ ^ g , 在時刻τ心入ί;ΐ: =之；^單元進行存取。 ί大器活性化信號，成L位準，所以相 —/被非性化。然後，信號BLEQ變成為Η位準，使位 兀線對偶回到初期狀態之中間電位。
Ax為L·位準，所以不進行 口為拴制化唬 被設定右Η #進护 仃貝枓之轉迗假如，控制信號Αχ ,守，因為連接在字線WL〇之記憶單元之資料 被寫入到閂鎖，所以在時刻75寫入到行血址"0 0 0 "之、合、 失去。另外，當將資料從閂鎖寫入到連接曰 記憶單元時，因Λ雲亜佔A -仏i加 竹疋之子線之 灿&仏 U為而要使位兀線對偶回到被預充電之初期 狀悲^所以必品使已活性化之字線暫時的非活性化。 位元‘ 2等化輸：：“CT。仏唬BLEQ變成為L位準，解除 位兀線之荨化。其次，信號TG變成為Η位帛，將閃鎖線 偶之貧料傳達到位元線對偶，同時選擇字線虬1。、’、、、、 通常是依照這時連接在字線WL1之記憶單元之值使位元 線對偶之電位進行變化，當感測放大器活性化信諕 為Η位準時，從以感測放大器放大該電位差，用°來;^定艾位 第34頁 C:\2D-C0DE\90-06\90105929.ptd 五、發明說明（31) 元線對偶之電命 ------ 記憶單元之電荷总但是從閂鎖線對偶供给 η鎖之資料it抒=，卢斤以位元線對偶之=荷量遠大於 定位元線對傳之丁，’利用感測放大器；1:照被儲存在 在時刻T8，位。 f其放大，藉以決 單元依照閂鎖^ /八預充電命令PRE。連挺少〜 λ ^ ^ 、之保持資料祐 在子線WL1之記憶 “成；科之轉送。貝科被重寫’使字物非活性化用 以上是對閂鎖之 之方法之詳細說日月寫入動作和將寫入資料轉送到記憶單元 利用此種方式之 :連接在行選擇線和當鎖進行列位址之操作就可以 寫入，可以在實際使用時單元進行任意之編^ 亦即，在實施例5中，V"持〃非常高之資料之轉送率。 鎖進行資料之寫入，和可以以攸圮憶單元陣列之外部對閂 接在字線之記憶單元。因=將重寫之閂鎖之資料轉送到連 址，當有來自具有錯誤訂正工’=於來自主記憶器之讀出位 刻之重寫要求時，亦可以因力此之記憶器控制電路等之立 之要求，可以實現此種方"不使有效之資料轉送率降低 雖然上面已經詳細的描；；=記憶裝置。 述之說明只作舉例之用而無音σ j本發明，但宜瞭解者上 精神和範圍只有所附之申=用^限制本發明，本發明之 元件編號之說明 引範圍限制。 ! 丨導體記憶裝置 z 控制電路 C:\2D-CODE\90-06\90105929.ptd 第35頁 516036 五、發明說明（32) 3 列解碼器 4 行解碼器 5 閂鎖解碼器 6 放大電路帶 7 記憶單元陣列 9 記憶器控制裝置 26, 34, 58 閘電路 BLO, /BL0 位元線 LLO,/LL0 閂鎖線 LSL 閂鎖選擇線 LIO,/LI0 局部I 0線 GIO, /GI0 總體I 0線 116 〜124 反相器 130,134 NAND電路 CellOl，Cell02 記憶單元
C:\2D-CODE\90-06\90105929.ptd 第36頁 516036 圖式簡單說明 圖1是概略方塊圖，用來說明本發明之實施例1之半導體 記憶裝置之構造。 圖2是動作波形圖，用來說明使用本發明之半導體記憶 裝置作為記憶單元之情況時之概略動作。 圖3是電路圖，用來說明圖1之記憶單元陣列7之構造。 圖4是電路圖，用來說明利用各個命令控制信號使行選 擇線CSL，閂鎖選擇線LSL活性化之構造。 圖5是電路圖，用來表示圖1之控制電路2之一部份之信 號產生電路112之構造。 圖6是動作波形圖，用來說明實施例1之半導體記憶裝置 之動作。 圖7是電路圖，用來表示實施例2所使用之信號產生電路 1 4 2之構造。 圖8是概略方塊圖，用來表示實施例3之半導體記憶裝置 1 8 1之構造。 圖9是電路圖，用來表示圖8之記憶單元陣列1 8 7之構 造。 圖1 0是方塊圖，用來表示實施例4之半導體記憶裝置所 使用之記憶單元陣列及其周邊電路之構造。 圖11是電路圖，用來表示圖10之I0SW驅動器240之構 造。 圖1 2是動作波形圖，用來說明實施例4之半導體記憶裝 置之動作。 圖1 3是電路圖，用來表示進行實施例5之行解碼器和閂
C:\2D-CODE\90-06\90105929.ptd 第37頁 516036 圖式簡单說明 鎖解碼器之控制之構造。 圖14是電路圖，用來表示實施例5之信號產生電路274之 構造。 圖1 5是動作波形圖，用來說明實施例5之半導體記憶裝 置之動作。 圖1 6是概念圖，用來說明讀出資料，對其修正然後寫回 之操作。 圖1 7表示習知之半導體記憶裝置之概略構造。 圖1 8是電路圖，用來表示圖1 7之習知之記憶單元陣列 5 1 7之構造。 圖1 9是動作波形圖，用來說明對使用有同步型半導體記 憶裝置（SDRAM)之記憶單元進行存取之情況。
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Claims (1)

  1. /、申凊專利範圍 t 一種半導體記憶裝置，其特徵是具備有： 二,2憶單元，被配置成行列狀； 應t個字線’分別被設置成與上述多個記憶單元之各列對 各元線對偶，分別被設置成與上述多個記憶單元之 對i個感測敌大器’分別被設置成與上述多個位元線對偶 資步斗 璧+ 進行與外：’被設置成由上述多個位元線對偶共用，用 多個第1連接之：憶資料之授受； 個位元線對接偶'路，依照被施加之行位址，用來使上述 多個資料保：：擇性的分別連接到上述之資料線對偶； 偶對應；和屯路’分別被設置成與上述之多個位元線 多個第2連接+以 連接到上二多二用來使上述之多個資料保持電路八 2·如申請個位元線對偶。 ’路分 更具備有控制電路，依 +2體記憶裝置，其中 何一個活字化，從了、彳選擇動作使上述多個字線之 、、，到進行上述位元線^述f個感測放大器之活性化 述之多個第2連接電路、、舌、之資料初期化止之期間，使上 線對偶到上述多個％料^^生化’用來進行從上述多個位元 3 ·如申請專利範圍第/項、雙、路之資料轉送。 上述之半導體記憶襄置項严、半導體記憶裝置，其中 _ 〜衣 疋同步型半導體記憶裝置；
    C:\2D-CODE\90-06\90105929.ptd 516036 六、申請專利範圍 上述之控制電路包含有： 命令檢測部，經由對上述多個位元線對偶之電位進行預 充電，用來進行上述位元線對偶之初期化，用來檢測預充 電命令之輸入；和 脈波產生部，依照上述之命令檢測部之輸出，以指定之 時間使上述之多個第2連接電路活性化，藉以輸出脈波信 號。 4. 如申請專利範圍第3項之半導體記憶裝置，其中 上述之脈波產生部依照來自外部之控制信號選擇性的被 活性化，用來輸出上述之脈波信號。 5. 如申請專利範圍第2項之半導體記憶裝置，其中 更具備有多個第3連接電路，依照被施加之行位址，用 來使上述之多個資料保持電路選擇性的分別連到上述之資 料線對偶。 6. 如申請專利範圍第5項之半導體記憶裝置，其中更具 備有： 第1位址解碼電路，依照上述之行位址，用來選擇上述 多個第1連接電路之任何1個；和 第2位址解碼電路，依照上述之行位址，用來選擇上述 多個第3連接電路中之任何1個。 7. 如申請專利範圍第5項之半導體記憶裝置，其中更包 含有： 位址解碼電路，依照上述之行位址，用來選擇上述記憶 單元之行之任何1個；和
    C:\2D-CODE\90-06\90105929.ptd 第40頁 六、申請專利範圍 開電路，依照抑 、— -- 解碼電路 所選擇之行對庫二'1§號，用來選擇奐 使其活性化之上述第】，第3連接電 〇 , , ^之任何1個， ϋ · °凊專利範圍第1項> 士 更具備有控制電路，依：：導體記憶裝置，其中 任何1個被活性化，和’、?、、列選擇動作使上述多個字線之 時，使上述之多個 述之感測放大杰為非活性狀態 多個資料保持電路連接電路活性化，用來進行從上述 9·如申請專利圍述多個位元線對偶之資料轉送。 上述之半導體記置'之半導體記憶裝置，其中 上述之控制電路疋同步型半導體記憶裝置； 命令檢測部，淮 :· 檢測活性命人夕& ·述之記憶單元之列之活性化，用來 ▽之輸入；和 時間使上述：J夕依!!上述之命令檢測部之輸出，以指定之 號。 夕個第2連接電路活性化，藉以輸出脈波信 - 3 α &種半導體記憶裝置’其特徵是具備有多個記憶單 兀陣列塊， 上述之各個記憶單元陣列塊包含有： ^個記憶單元，被配置成行列狀； 多個字線’分別被設置成為與上述多個記憶單元之列對 應， 多個位兀線對偶，分別被設置成與上述多個記憶單元之 行對應； 第41頁 C:\2D-CODE\90-06\90105929.ptd 、、申請專利範圍 ^__________ 夕個感測放大器，分別被設置成 …， 上述夕個位線對偶對 局部資料線對偶，被設置成由上述 丄用來進行與外部之記憶資料之浐^夕個位元線對偶共 元二個第1連接電路，依照行位址，：’、、 、夕對偶選擇性的分別連接到上述〃使上述之多個位 對；料保持電路，分別被設C偶； 對^應、； 上4之多個仇元線 =個第2連接電路，用來使上述之 少、 妾到上述之多個位元線對偶；和夕固貧料保持電路分 塊解碼電路，依昭址# 士夕和更具備有 刀 記憶單元陣列境 Υ、、 ^ ϋ 址，用來選擇卜 選擇電何1個；和 ^擇上地多個 上、十、夕 依照上述之塊解碼電路 迷夕個記憶單亓奉 之輪出，用 上述$ # @ t陣列塊中之任何1個$ n 來進行與 迷之造擇電路包含有： u之貢料授受；/、 共用 總體資料線對偶，被設 i Iw I — r* I \j w A I思早元 多個開關電路，i ^ Uw 分別被設置成斑μ、、 ^^ ^7用來使上述多個記憶單元陆夕個記憶單亓Ν 枓線對偶選擇性的*上述之總體：=陣歹““ λ迷：二_ 開關驅動電路，貝料線對偶連接· 。^ 上述多個開關電路 ~馬笔路之輸出， 上述之Μ奶g 何個活性化； 用來仿 t開關驅動|软^ 1古 電路之輸出。 ，、有保持部用來保持上述之 K塊解石J 上4多個記憶 Μ日日^… 几陣列塊
    C:\2D-CODE\90-06\90105929.ptd 516036 六、申請專利範圍 11.如申請專利範圍第1 0項之半導體記憶裝置，其中 上述之開關驅動電路更具有驅動信號產生部，用來接受 上述之塊解碼電路之輸出和上述之保持部之輸出，依照其 任何1方，使上述之開關電路活性。
    C:\2D-CODE\90-06\90105929.ptd 第43頁
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