JPS6025098A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6025098A JPS6025098A JP58132303A JP13230383A JPS6025098A JP S6025098 A JPS6025098 A JP S6025098A JP 58132303 A JP58132303 A JP 58132303A JP 13230383 A JP13230383 A JP 13230383A JP S6025098 A JPS6025098 A JP S6025098A
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- register
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関する。特に、ダイナミック型ラ
ンダムアクセスメモリ（Ｒａｎｄｏｒｎ Ａｃｃｅｓｓ
Ｍ ｅｒｎｏ ｒ ｙ ： ＲＡ Ｍ ）の大容量性及
びスタティック型ＲＡＭの高速性を兼ね備えたＲＡＭに
おけるダイナミック論理メモリセル群とスタティック論
理データ入出力回路とのメモリインターフェース回路に
関する。
ンダムアクセスメモリ（Ｒａｎｄｏｒｎ Ａｃｃｅｓｓ
Ｍ ｅｒｎｏ ｒ ｙ ： ＲＡ Ｍ ）の大容量性及
びスタティック型ＲＡＭの高速性を兼ね備えたＲＡＭに
おけるダイナミック論理メモリセル群とスタティック論
理データ入出力回路とのメモリインターフェース回路に
関する。
以下は、便宜上、ＮチャンネルＭＯ８ＦＥＴｆ：用いた
メモリ回路について説明するが、ＰチャンネルＭＯ８Ｆ
ＥＴを用いたメモリ回路についても本質的には同様であ
る。
メモリ回路について説明するが、ＰチャンネルＭＯ８Ｆ
ＥＴを用いたメモリ回路についても本質的には同様であ
る。
ＲＡＭは１６にビット以上のメモリ容ｉＫなると、集積
回路のピンネックとチップサイズの拡大化とを回避する
ために、公知のように、２クロツフマルチアドレス方式
が採用されている。すなわち、 ＲＡ Ｓ （ＲＯＷ
Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）及びＣＡＳ（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）という２個のク
ロックがあり、前者は１トランジスタ型メモリセル配列
の９７レツシ工動作をコントロールし、後者は読出及び
引込というデータ入出力動作のコントロールに寄与する
。以下ＲＡＭの動作を図面を用いて説明する。
回路のピンネックとチップサイズの拡大化とを回避する
ために、公知のように、２クロツフマルチアドレス方式
が採用されている。すなわち、 ＲＡ Ｓ （ＲＯＷ
Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）及びＣＡＳ（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）という２個のク
ロックがあり、前者は１トランジスタ型メモリセル配列
の９７レツシ工動作をコントロールし、後者は読出及び
引込というデータ入出力動作のコントロールに寄与する
。以下ＲＡＭの動作を図面を用いて説明する。
読出サイクルのタイミング波形を第１図に示す。
行アドレスストローブＲＡＳの後に列アドレスストロー
フＣＡ Ｓというように、順序を（財）いて２つのタロ
ツクを活性化する。前者を基準にセットアツプ時間及び
ホールド時間を見込んで行アドレス情報を、後者を基準
に同様にして列アドレス情報を同一ビンから時分割入力
し、その後にメモリ回路の内Ｗ５動作を経て、不動デー
タが出力に現われる。
フＣＡ Ｓというように、順序を（財）いて２つのタロ
ツクを活性化する。前者を基準にセットアツプ時間及び
ホールド時間を見込んで行アドレス情報を、後者を基準
に同様にして列アドレス情報を同一ビンから時分割入力
し、その後にメモリ回路の内Ｗ５動作を経て、不動デー
タが出力に現われる。
ＲＡＭの性能を示す指標としてアクセスタイムがあるが
１行列遅延時間ｔ ＲＣＤが太きいと有効データが出力
にあられれるまでの時間、すなわち、アクセスタイムも
長くなる。アクセスタイムが短い、すなわち、速いもの
ほど高性能なＲＡＭといえる。高速になればなる１１ど
クロックタイミングの制約がきびしくなる。例えば、行
列遅延時間ｔ ＲＣＤ 内に行アドレス情報と列アドレ
ス情報とを切りかえねばならないという状況が発生する
。
１行列遅延時間ｔ ＲＣＤが太きいと有効データが出力
にあられれるまでの時間、すなわち、アクセスタイムも
長くなる。アクセスタイムが短い、すなわち、速いもの
ほど高性能なＲＡＭといえる。高速になればなる１１ど
クロックタイミングの制約がきびしくなる。例えば、行
列遅延時間ｔ ＲＣＤ 内に行アドレス情報と列アドレ
ス情報とを切りかえねばならないという状況が発生する
。
この種のＲＡＭを使用してメモリシステムを構成する場
合、しばしば複数個のアドレス情報のスキュー（Ｓｋｅ
ｗ）をいかに小さく抑えるかという問題にぶつかる場合
がある。アドレスのスキー−が大きいシステムでは、こ
の行列遅延時間ｔＲｃＤ′ｆ。
合、しばしば複数個のアドレス情報のスキュー（Ｓｋｅ
ｗ）をいかに小さく抑えるかという問題にぶつかる場合
がある。アドレスのスキー−が大きいシステムでは、こ
の行列遅延時間ｔＲｃＤ′ｆ。
大きくとる必要があるが、逆に、これによう又アクセス
タイムを遅くしてしまうため、メモリシステムの性能は
低下してしまう。
タイムを遅くしてしまうため、メモリシステムの性能は
低下してしまう。
このため、より高速アクセス可能なページモードと呼ば
れる動作モードがある。ページモードは第２図に示すご
とく１行アドレスストローブＲＡＳをＬｏｗにしたまま
、列アドレスストローブＣＡＳ全トクリングし、且つ１
列アドレス情報のみをランダムに供給することにより、
最初のＲＡＳ／ＣＡＳサイクルで選択されたワード線の
複数メモリセルを高速アクセスできるという公知の動作
モードである。しかしながら、該ページモードでは高々
１５０ナノセ力ンド前後のアクセスタイムしか得られな
いため、これよりも高速で動作する、例えば５０ナノセ
力ンド前後のアクセスタイムが要求される映像データ処
理システム等のようなシステムではスピード不足である
。
れる動作モードがある。ページモードは第２図に示すご
とく１行アドレスストローブＲＡＳをＬｏｗにしたまま
、列アドレスストローブＣＡＳ全トクリングし、且つ１
列アドレス情報のみをランダムに供給することにより、
最初のＲＡＳ／ＣＡＳサイクルで選択されたワード線の
複数メモリセルを高速アクセスできるという公知の動作
モードである。しかしながら、該ページモードでは高々
１５０ナノセ力ンド前後のアクセスタイムしか得られな
いため、これよりも高速で動作する、例えば５０ナノセ
力ンド前後のアクセスタイムが要求される映像データ処
理システム等のようなシステムではスピード不足である
。
このため１列アドレスストローブＣＡＳのみはページモ
ードの動作をダイナミックからスタティックに変更し、
より速い動作を得ようとする提案がなされている。本提
案は第３図に示すように。
ードの動作をダイナミックからスタティックに変更し、
より速い動作を得ようとする提案がなされている。本提
案は第３図に示すように。
列アドレス系回路（斜線部）のうちのセンスアンプと入
出力データバスＤおよびＤとの間に、読出データを一時
蓄えるためのレジスタを装置し、これを列アドレス情報
に応答して、高速で選択するスタティック回路を導入し
ている。
出力データバスＤおよびＤとの間に、読出データを一時
蓄えるためのレジスタを装置し、これを列アドレス情報
に応答して、高速で選択するスタティック回路を導入し
ている。
該提案の列アドレス系回路の基本構成を第４図に示す。
１トランジスタ型ダイナミツクメモリとスタティックメ
モリの内部基本動作については公知であるので、詳細な
説明は省略する。ワード線による複数メモリセル（とも
に図示せず）の選択さらに該複数メモリセルからの読出
データのセンスアンプＳＡＯ、ＳＡＩ・・・による増幅
後、各ディジット電位は記憶内容に対応してそれぞれ電
源レベルおよび接地レベルとなる。このディジット線デ
ータ保持信号ＲＧＬＫよって、一時的にレジスタブロッ
クＲＧＯ、ＲＧＩ・・・内へ待避させてしまうと、ダイ
ナミック論理系のディジット線とスタティック論理系の
レジスタブロックＲＧＯ、ＲＧｌ・−・とが絶縁される
ので、これをスタティックデコーダ（図示せず）により
デコーダされた読出制御信号ＲＥＹＯ、ＲＥＹＩ−・・
に応答してアクセスすれば、従来のページモードよりも
高速にアクセス動作を行うことができる。
モリの内部基本動作については公知であるので、詳細な
説明は省略する。ワード線による複数メモリセル（とも
に図示せず）の選択さらに該複数メモリセルからの読出
データのセンスアンプＳＡＯ、ＳＡＩ・・・による増幅
後、各ディジット電位は記憶内容に対応してそれぞれ電
源レベルおよび接地レベルとなる。このディジット線デ
ータ保持信号ＲＧＬＫよって、一時的にレジスタブロッ
クＲＧＯ、ＲＧＩ・・・内へ待避させてしまうと、ダイ
ナミック論理系のディジット線とスタティック論理系の
レジスタブロックＲＧＯ、ＲＧｌ・−・とが絶縁される
ので、これをスタティックデコーダ（図示せず）により
デコーダされた読出制御信号ＲＥＹＯ、ＲＥＹＩ−・・
に応答してアクセスすれば、従来のページモードよりも
高速にアクセス動作を行うことができる。
しかし、このようなオープンディジット型のセンスアン
プＳＡ０．８Ａ１・・−を用いたメモリセルアレイでは
センスアンプＳＡＯ，Ｓ′Ａ１・・・がディジット線の
ピッチに合うよう高密度に配置されているうえにレジス
タブロックＲＧＯ、ＲＧＩ・・・を追加しなければなら
ないので１回路配置上の制約がさらに厳しくなり、ひい
てはチップサイズの拡大を招くという欠点が生じる。
プＳＡ０．８Ａ１・・−を用いたメモリセルアレイでは
センスアンプＳＡＯ，Ｓ′Ａ１・・・がディジット線の
ピッチに合うよう高密度に配置されているうえにレジス
タブロックＲＧＯ、ＲＧＩ・・・を追加しなければなら
ないので１回路配置上の制約がさらに厳しくなり、ひい
てはチップサイズの拡大を招くという欠点が生じる。
本発明の目的は、回路レイアウトの際に生ずる制約を緩
和し、かつ回路構成の簡素化を狙ったメモリ回路を提供
することにある。
和し、かつ回路構成の簡素化を狙ったメモリ回路を提供
することにある。
本発明の回路は複数ワード線のうちの１本の活性化に応
答してＮ個のメモリセルがＮ本のディジット線分介して
並行アクセスされる少なくとも１つのダイナミック型メ
モリセル群と、該メモリセル群からの読出データを増幅
するために前記デイクタ１４９に挿入接続された前記デ
ィジット線対応のセンスアンプと、該センスアンプの出
力を保持するための該センスアンプ対応のスタティック
型レジスタと、前記センスアンプの一方の出力に接続さ
れた前記ディジット線の遠端と該センスアンプ対応の前
記レジスタの入力との間に接続された前記センスアンプ
対応のレジストゲートと、前記１本のワード線の活性化
に応答して入力する前記Ｎ個のレジスタの出力のうちか
らアドレス信号に応答して１つを選択出力する前記レジ
ヌタ対応のスタティック型読出ゲートとを設け、前記セ
ンスアンプ出力を前記レジスタに保持した後は前記レジ
ストゲートを閉じるようにしたことを０徴とする。
答してＮ個のメモリセルがＮ本のディジット線分介して
並行アクセスされる少なくとも１つのダイナミック型メ
モリセル群と、該メモリセル群からの読出データを増幅
するために前記デイクタ１４９に挿入接続された前記デ
ィジット線対応のセンスアンプと、該センスアンプの出
力を保持するための該センスアンプ対応のスタティック
型レジスタと、前記センスアンプの一方の出力に接続さ
れた前記ディジット線の遠端と該センスアンプ対応の前
記レジスタの入力との間に接続された前記センスアンプ
対応のレジストゲートと、前記１本のワード線の活性化
に応答して入力する前記Ｎ個のレジスタの出力のうちか
らアドレス信号に応答して１つを選択出力する前記レジ
ヌタ対応のスタティック型読出ゲートとを設け、前記セ
ンスアンプ出力を前記レジスタに保持した後は前記レジ
ストゲートを閉じるようにしたことを０徴とする。
次に本発明について図面を参照して詳細に説、明する。
本発明の一実施例の基本構成を第５図に、該基本構成に
対する一回路例を第６図にそれぞれ示す。
対する一回路例を第６図にそれぞれ示す。
°第５図と第６図とを参照すると、本実施例は対をなす
ディジット線ＤＬＯと］）ＬＯ，ＤＬＩ！：ＤＬＩ・・
・の間に挿入接続されたオープンティジット型のセンス
アンプＳＡＯ、ＳＡＩ・・・と、スタティック型のレジ
スタブロックＲＧＩ Ｏ、ＲＧＩ １・・・と、レジス
トゲートＧＯＯ，ＧＩＯ・・・と、喘ｊｈユ ゛ ′
−、′− ＃対をなすスタティック型の訪５出ゲートＧＯＩとＧＯ
２，ＧｌｌとＧ１２・・・とを含んでいる。ダイナミッ
ク型メモリセル群のうちのメモリセルＭＥ００とＭＥＯ
Ｉのみが示され、他のメモリセルは多数のワード線とと
もに図示を省略されている。
ディジット線ＤＬＯと］）ＬＯ，ＤＬＩ！：ＤＬＩ・・
・の間に挿入接続されたオープンティジット型のセンス
アンプＳＡＯ、ＳＡＩ・・・と、スタティック型のレジ
スタブロックＲＧＩ Ｏ、ＲＧＩ １・・・と、レジス
トゲートＧＯＯ，ＧＩＯ・・・と、喘ｊｈユ ゛ ′
−、′− ＃対をなすスタティック型の訪５出ゲートＧＯＩとＧＯ
２，ＧｌｌとＧ１２・・・とを含んでいる。ダイナミッ
ク型メモリセル群のうちのメモリセルＭＥ００とＭＥＯ
Ｉのみが示され、他のメモリセルは多数のワード線とと
もに図示を省略されている。
第６図において、ワード線ＷＬＯとダイーワード腺１）
Ｙ Ｒとが活性化されると、メモリセルＭＥ００とＭ
ＥＯＩとからの読出データはセンスアンプ５ＡＩＯと５
ＡＩＩとにより、増幅信号ＳＥで増幅された後に、ディ
ジット線対ＤＬＯ、ＤＬＯおよびＤＬＩとＤＬＩには記
憶内容に応答して電龜レベルと接地レベルとの情報が現
われる。なおディジット線ＤＬＯ，ＤＬＩ・・・はダミ
ーワード線Ｄ Ｙ ｌ（の活性化の直前に活性化される
プリチャージ信号Ｄ Ｈに応答して作動するリファレン
スセル１？ Ｓ Ｏ、ＲＳ １・・・を介して接地電位
Ｊ：りや＼高い電位にプリチャージされる。
Ｙ Ｒとが活性化されると、メモリセルＭＥ００とＭ
ＥＯＩとからの読出データはセンスアンプ５ＡＩＯと５
ＡＩＩとにより、増幅信号ＳＥで増幅された後に、ディ
ジット線対ＤＬＯ、ＤＬＯおよびＤＬＩとＤＬＩには記
憶内容に応答して電龜レベルと接地レベルとの情報が現
われる。なおディジット線ＤＬＯ，ＤＬＩ・・・はダミ
ーワード線Ｄ Ｙ ｌ（の活性化の直前に活性化される
プリチャージ信号Ｄ Ｈに応答して作動するリファレン
スセル１？ Ｓ Ｏ、ＲＳ １・・・を介して接地電位
Ｊ：りや＼高い電位にプリチャージされる。
そのディジット線対ＤＬＯ、ＤＬＯおよびＤＬｌ 、Ｄ
Ｌ１７１：の情報がいずれか片方のディジット線から、
データ保持信号ＲＧ、Ｌの上昇によってレジスタブロッ
クＲＧＩＯとＲＧＩＩとに伝達される。その後に、レジ
スタ活性化信号ＲＧＥが上昇し、レジスタブロックＲＧ
Ｉ ＯとＲＧＩ １とが活性化される。
Ｌ１７１：の情報がいずれか片方のディジット線から、
データ保持信号ＲＧ、Ｌの上昇によってレジスタブロッ
クＲＧＩＯとＲＧＩＩとに伝達される。その後に、レジ
スタ活性化信号ＲＧＥが上昇し、レジスタブロックＲＧ
Ｉ ＯとＲＧＩ １とが活性化される。
メモリセルＭＥＯＯとＭＥＩＩと記憶内容それぞれがセ
ンスアンプ５ＡＩＯおよびＳＡＩ、１によって増幅され
、例えばディジット線ＤＬＯが電源電位（以後Ｈｉｇｈ
レベルと称する）、デイクタＩＩＤＬＯが接地電位（以
後Ｉ、ｏｗレベルと称する）である場合、レジスタブロ
ックＲＧＩＯの接点Ｎ１とＮ２トハ予めｌ（ｉｇｈレベ
ルに充電されているが、接点Ｎ□の電荷はレジストゲー
トＧ００とトランジスタＱ、と全通じて引き抜かれ、接
点Ｎ□はＨｉｇｈレベル、接点Ｎ２はＬＯＷレベルとな
り、レジスタブロックＲＧＩＯ内の情報は１０”に決ま
る。
ンスアンプ５ＡＩＯおよびＳＡＩ、１によって増幅され
、例えばディジット線ＤＬＯが電源電位（以後Ｈｉｇｈ
レベルと称する）、デイクタＩＩＤＬＯが接地電位（以
後Ｉ、ｏｗレベルと称する）である場合、レジスタブロ
ックＲＧＩＯの接点Ｎ１とＮ２トハ予めｌ（ｉｇｈレベ
ルに充電されているが、接点Ｎ□の電荷はレジストゲー
トＧ００とトランジスタＱ、と全通じて引き抜かれ、接
点Ｎ□はＨｉｇｈレベル、接点Ｎ２はＬＯＷレベルとな
り、レジスタブロックＲＧＩＯ内の情報は１０”に決ま
る。
また、ティジット線ＤＬＯがＬＯＷレベル、ディジット
線ＤＬＯが）（ｉｇｈレベルの場合は、接点Ｎ１の容量
を接点Ｎ２の容量より大きくすることで容量のアンバラ
ンスを持たせ、接点Ｎ１はＬＯＷレベル、 接点Ｎ、Ｕ
ｈｉｇｈレベルとなり、レジスタブロックＲＧＩＯ内の
情報は１１“に決まる。
線ＤＬＯが）（ｉｇｈレベルの場合は、接点Ｎ１の容量
を接点Ｎ２の容量より大きくすることで容量のアンバラ
ンスを持たせ、接点Ｎ１はＬＯＷレベル、 接点Ｎ、Ｕ
ｈｉｇｈレベルとなり、レジスタブロックＲＧＩＯ内の
情報は１１“に決まる。
レジスタブロックＲＧＩ Ｏ、ＲＧＩ １・・・内の情
報が決定した後に、データ保持信号ＲＧＬは下降し、デ
ィジット線ＤＬＯ，ＤＬＩ・・・とレジスタブロックＲ
ＧＩ Ｏ、ＲＧＩ １・・・とは絶縁される。そして、
外部アドレス入力情報に応答して、読出制御信号ＲＥＹ
Ｏが上昇し、読出データバスＤＯ。
報が決定した後に、データ保持信号ＲＧＬは下降し、デ
ィジット線ＤＬＯ，ＤＬＩ・・・とレジスタブロックＲ
ＧＩ Ｏ、ＲＧＩ １・・・とは絶縁される。そして、
外部アドレス入力情報に応答して、読出制御信号ＲＥＹ
Ｏが上昇し、読出データバスＤＯ。
ＤＯの電位はそれぞれトランジスタＱａ 、Ｑｓ 、Ｑ
３と読出ゲートＧＯＩおよびトランジスタＱ ％１ Ｑ
２＋Ｑ３と読出ゲートＧ０２のレシオで決まる値に決定
する。その差電位は数１００ｍＶ となり、直ちに読出
データバスＤＯ、Ｄｏに追加された差動アンプが高速で
動作する。
３と読出ゲートＧＯＩおよびトランジスタＱ ％１ Ｑ
２＋Ｑ３と読出ゲートＧ０２のレシオで決まる値に決定
する。その差電位は数１００ｍＶ となり、直ちに読出
データバスＤＯ、Ｄｏに追加された差動アンプが高速で
動作する。
以上の読出モード時における動作波形図を第８図に示す
。
。
このように、センスアンプ情報をスタティック型のレジ
スタブロックＲＧＩ Ｏ、ＲＧＩ １・・・に待避させ
るのに、ディジット線灯のいずれか片方からと９込めは
よいので、オープンディジット型のセンスアンプＳＡＤ
、０ 、ＳＡＤ、１・・・を用いた場合。
スタブロックＲＧＩ Ｏ、ＲＧＩ １・・・に待避させ
るのに、ディジット線灯のいずれか片方からと９込めは
よいので、オープンディジット型のセンスアンプＳＡＤ
、０ 、ＳＡＤ、１・・・を用いた場合。
レジスタブロックＲＧ］、Ｏ，ＲＧＩＩ・・・をディジ
ット線の一端にレイアウトでる焙克、チップサイズが増
加することを防ぐことができ、その効果は極めて太きい
。
ット線の一端にレイアウトでる焙克、チップサイズが増
加することを防ぐことができ、その効果は極めて太きい
。
第５図に示した本発明の基本構成に対する他の実施例を
第７図に示す。
第７図に示す。
本実施例は、レジスタブロックＲＧ１０ 、ＲＧｌｌ・
・・の情報を、レジスタブロックＲＧＩＯ，ＲＧｌｌの
節点Ｎ、、Ｎ、から、読み出すのではなく、節点Ｎ２か
ら％読出制御信号ＲＥＹＯ，ＲＥＹ１・・・に応答して
読出データバスＤＯへ伝達しているので、読出データバ
スの占める面積を第６図に示した実施例の半分に削減す
ることができる点を特長とする。しかも、読出データバ
スに現われた信号は、基準電圧（リードバス上に現われ
る物理的１１”と′０”の中間のレベルに設足される）
ｖＲｅｆ との差電位を増幅する差動アンプによＶ、高
速に読み出される。
・・の情報を、レジスタブロックＲＧＩＯ，ＲＧｌｌの
節点Ｎ、、Ｎ、から、読み出すのではなく、節点Ｎ２か
ら％読出制御信号ＲＥＹＯ，ＲＥＹ１・・・に応答して
読出データバスＤＯへ伝達しているので、読出データバ
スの占める面積を第６図に示した実施例の半分に削減す
ることができる点を特長とする。しかも、読出データバ
スに現われた信号は、基準電圧（リードバス上に現われ
る物理的１１”と′０”の中間のレベルに設足される）
ｖＲｅｆ との差電位を増幅する差動アンプによＶ、高
速に読み出される。
以上のように、本発明によると、大容量性ケ有するダイ
ナミックＭＯ８ＲＡＭと高速性を有するスタティックＭ
Ｏ８ＲＡＭとの両特長を兼ね備えたＲＡＭにおいて、こ
れを実現するインターフェース赴レイアウトに影Ｖｆ：
与えることなく、容易にレイアウトが行なえ、しかも従
来よりも高速にアクセスできるＲＡＭを実現することが
できる。
ナミックＭＯ８ＲＡＭと高速性を有するスタティックＭ
Ｏ８ＲＡＭとの両特長を兼ね備えたＲＡＭにおいて、こ
れを実現するインターフェース赴レイアウトに影Ｖｆ：
与えることなく、容易にレイアウトが行なえ、しかも従
来よりも高速にアクセスできるＲＡＭを実現することが
できる。
第１図と第２図とは従来のダイナミックＲＡＭの動作タ
イミング％第３図は従来のＲＡＭのブロック図、融′也
４図はＣＣ来のメモリ回路％第５図と第６図とは本発明
の一実；、、１１例、第７図は本発明の他の実施例およ
び第８図はこれらの実施例に対する動作波形をそれぞれ
示す。 ＳＡＯ、ＳＡＩ 、ＳＡＩ Ｏ、ＳＡＩ １・・・・・
・セン・・・・・・ディジッ）ｉｉＬＤｒＮ ・・・・
・・データ人力螺子、ＤｏｕＴ・・・・・・データ出力
端子、 Ｄ、Ｄ・・・・・・入出力データパス、ＤＩ、
ＤＩ・・・・・・デ；ヲ書込データバス、ＤＯ、ＤＯ・
・・・・・訟、出データバス％ＲＧＬ・・・・・・デー
タ保持信号、ＲＧＥ・・・・・・レジスタ活性化信号。 ＷＥＹＯ，ＷＥＹＩ・・・・・・書込制御信号、ＲＥＹ
Ｕ。 ｌ（、ＥＹｌ・・・・・・読出制御信号、ＭＥＯＯ，Ｍ
ＥＯｌ、・・・・・メモリセル、几Ｓｏ 、）ｉｓｌ・
川・・リファレンスセル、ＤＢ・・・・・・プリチャー
ジ信号、ＳＢ・・・・・・増幅信号、′ＶｖＬＯ・・・
・・・ワード線、ＤＹＲ・・・・・・ダミーワード線、
ＧＯＯ，ＧＩＱ・・印・レジストゲート、ＧＯ１、ＧＯ
２、Ｇｌ ｌ 、Ｇｌ ２・・・・・・読出ゲート、Ｇ
ＩＱ２． Ｑ３． Ｑ４． Ｑ５ ・・・・・・トラン
ジスタ、Ｎ１． Ｎ２・・・・・・節点。 代理人 弁理士 内 原 晋ｌ゛１
イミング％第３図は従来のＲＡＭのブロック図、融′也
４図はＣＣ来のメモリ回路％第５図と第６図とは本発明
の一実；、、１１例、第７図は本発明の他の実施例およ
び第８図はこれらの実施例に対する動作波形をそれぞれ
示す。 ＳＡＯ、ＳＡＩ 、ＳＡＩ Ｏ、ＳＡＩ １・・・・・
・セン・・・・・・ディジッ）ｉｉＬＤｒＮ ・・・・
・・データ人力螺子、ＤｏｕＴ・・・・・・データ出力
端子、 Ｄ、Ｄ・・・・・・入出力データパス、ＤＩ、
ＤＩ・・・・・・デ；ヲ書込データバス、ＤＯ、ＤＯ・
・・・・・訟、出データバス％ＲＧＬ・・・・・・デー
タ保持信号、ＲＧＥ・・・・・・レジスタ活性化信号。 ＷＥＹＯ，ＷＥＹＩ・・・・・・書込制御信号、ＲＥＹ
Ｕ。 ｌ（、ＥＹｌ・・・・・・読出制御信号、ＭＥＯＯ，Ｍ
ＥＯｌ、・・・・・メモリセル、几Ｓｏ 、）ｉｓｌ・
川・・リファレンスセル、ＤＢ・・・・・・プリチャー
ジ信号、ＳＢ・・・・・・増幅信号、′ＶｖＬＯ・・・
・・・ワード線、ＤＹＲ・・・・・・ダミーワード線、
ＧＯＯ，ＧＩＱ・・印・レジストゲート、ＧＯ１、ＧＯ
２、Ｇｌ ｌ 、Ｇｌ ２・・・・・・読出ゲート、Ｇ
ＩＱ２． Ｑ３． Ｑ４． Ｑ５ ・・・・・・トラン
ジスタ、Ｎ１． Ｎ２・・・・・・節点。 代理人 弁理士 内 原 晋ｌ゛１
Claims (1)
- 複数ワード線のうちの１本の活性化に応答してＮ個のメ
モリセルがＮ本のディジット線を介して並行アクセスさ
れる少なくとも１つのダイナぐツク型メモリセル群と、
該メモリセル群からの読出データを増幅するために前記
ディジット線に挿入接続された前記ディジット線対応の
センスアンプと、該センスアンプの出力を保持するため
の該センスアンプ対応のスタティック型レジスタと、前
記センスアンプの一方の出力に接続された前記ディジッ
１４４の遠端′と該センスアンプ対応の前記レジスタの
入力との間に接続された前記センスアンプ対応のレジス
トゲートと、前記１本のワード線の活性化に応答して入
力す木前記Ｎ個のレジスタの出力のうちからアドレス信
号に応答して１つを選択出力する前記レジスタ対応のス
タティック型読出ゲートとを設け、前記センスアンプ出
力を前記レジスタに保持した後は前記レジストゲートを
閉じるようにしたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132303A JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132303A JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025098A true JPS6025098A (ja) | 1985-02-07 |
| JPH0230115B2 JPH0230115B2 (ja) | 1990-07-04 |
Family
ID=15078140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132303A Granted JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
| JPS5698785A (en) * | 1979-11-23 | 1981-08-08 | Texas Instruments Inc | Semiconductor memory device |
-
1983
- 1983-07-20 JP JP58132303A patent/JPS6025098A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
| JPS5698785A (en) * | 1979-11-23 | 1981-08-08 | Texas Instruments Inc | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230115B2 (ja) | 1990-07-04 |
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