JPS61229298A

JPS61229298A - 半導体記憶素子

Info

Publication number: JPS61229298A
Application number: JP60068936A
Authority: JP
Inventors: Ryoichi Kurihara; 良一栗原; Takashi Tabei; 田部井　隆
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-03
Filing date: 1985-04-03
Publication date: 1986-10-13
Anticipated expiration: 2009-12-12
Also published as: JPH06101226B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶素子に関し、特に連続的なデータ
の読み出し、薔き込み動作の高速化を図ったものである
。

〔発明の背景〕

従来の半導体記憶素子は１例えば日経エレクトロニクス
、１９８３年１０月２４日号、ｐ１７５−１９４　。

中野他による「アクセス時間１００ｎｓの２５６にビッ
トＭＯ８ダイナミックＲＡＭＪと題する文献において論
じられている。ここに示されたニブルモード動作は１周
知の如く、メモリセルアレイから４ビット並列にデータ
を読み出して４個の読み出しデータラッチ回路にデータ
を保持し、このラッチ回路のデータを順次ニブルシフト
レジスタによって出力するものである。

第４図に読み出し動作のタイムチャートを示す。

４ビツトの連続的なデータの読み出しは、カラムアドレ
スストローブ信号Ｃτ〕の繰り返しで行なうが、２回目
以降の出力は内部で発生されるニブルアドレスにより４
個のラッチ回路を選択する動作だけのため、従来のペー
ジモードに比ベニプルサイクルタイムｔＮｅは約１／２
に短縮されている。

同様に、第５図に書き込み動作のタイムチャートを示す
。

しかし、この方法では、全ての回路がダイナミック形の
回路で構成されているためメモリアレイから読み出しデ
ータラッチ回路に取り込み後も、連続的な出力のために
カラムアドレスストローブ信号Ｃτ〕のサイクル動作中
はロウアドレスストローブ信号凡Ａｓを活性状態に保つ
必要があり、サイクルタイムｔＲＣの増加を招く欠点が
ある。

〔発明の目的〕

本発明の目的は、連続的なデータ出力時に、ロウアドレ
スストローブ信号を非活性状態にすることにより、サイ
クルタイムを短縮できるという効果を有する半導体記憶
素子を提供することにある。

〔発明の概要〕

本発明の半導体記憶素子は、複数ビットの同時読み出し
が可能なメモリセルアレイであって、ダイナミック形の
回路で構成されたものと、当該メモリセルアレイから同
時に読み出された読み出しデータをラッチするための読
み出しデータラッチ回路であって、各ビットに対応して
それぞれ設けられているものと、Ｐｔ叔の前記読み出し
データラッチ回路を１回路ずつ順次連続的に選択して当
該回路にラッチされている内容を出力させる手段とを有
する半導体記憶素子において、前記読み出しデータラッ
チ回路と前記選択手段とをスタティック形の回路を用い
て４ｓ成したことを特徴とするものである。

〔発明の実施例〕

以下、本発明の一実施例につき図面を用いて詳細に説明
する。

第１図は本発明の一実施例であるダイナミック形の半導
体記憶素子のブロック図である。ダイナミック形の回路
で構成されたメモリセルアレイ１は４ブロツクに分割さ
れ、告ブロックＭＯ・・・Ｍ３には入出力共通データ線
対Ｉ００／１００　、・・・ＩＯ３／　ＩＯ３が接続さ
れる。この入出力共通データ線対Ｉ００／１００゜・・
・Ｉ　Ｏ３／Ｉ０３は、各々スタティック回路で構成さ
れた読み出しデータラッチ回路ＲＤＬＯ，・・・、ＲＤ
Ｌ３に印加され、その出力信号線対は選択用ＭＯＳトラ
ンジスタ対ＱＯａ／ＱＯｂ　、　・・・Ｑ３ａ／Ｑ３ｂ
を経由して出力データ線対ＤＯＢ／■）ＢＫｆｆｉ続さ
れる。出力データ線対ＤＯＢ／ＤＯＢはスタティック回
路で構成された３ステ一ト機能を持つデータ出力回路６
に入力され、読み出しデータ出力信号Ｄｏｕｔを出力す
る。

次に、書き込みデータ信号Ｄｉｎはデータ人力バッファ
２に印加され、その出力である入力データ線対Ｄｉ　Ｂ
／ＤＴＢは誓き込みデータラッチ回路ＷＤＬＯ。

・・・、ＲＤＬ３の入力端子に接続される。薔き込みデ
ータラッチ回路ＷＬ）Ｌ　Ｏ・・・ＲＤＬ３の出力は各
々入出力共直データ線対Ｉ００／１００　、・・・、　
ＩＯ３／１０３に接続され、メモリセルアレイ１のブロ
ックＭＯ。

・・・、Ｍ３への書き込みデータとなる。

読み出しデータラッチ回路比ＤＬＯ，・・・ＲＤＬ。

３及び書き込みデータラッチ回路ＷＤＬＯ，・・・ＲＤ
Ｌ３の各４個、即ち、４ビツトから任意の先頭ビットを
選択するための２ビツトのアドレス信号ＡＬ、ｋｊはア
ドレスバッファ３に印加され、その出力信号ａＯ，ａｌ
はスタティック回路で構成さ豹る選択信号出力回路４に
印加される。

この選択信号出力回路４は、最初にアドレス信号ａｏ、
ａｌをデコードした結果で４本の選択信号５ＥＬＯ、・
・・、ＳｇＬ３のいずれか１本を活性化し以後シフトク
ロック信号ＳＣの印加により、最初に活性化された選択
信号を基準にして順番に１本ずつ活性化する。選択信号
ｓｇｈｏ　、・・・、８ＭＬ３は各々選択用ＭＯＳトラ
ンジスタ対ＱＯａ　／　ＱＯｂ。

・・・、　Ｑ３ａ　／　Ｑ３ｂのゲート′Ｆ＃Ｌ極と普
き込みデータラッチ回路ＷＤＬＯ、・・・、ＲＤＬ３に
接続される。

データの連続的な読み出し及び書き込みを制御するため
の入出カイネーブル信号「σ１はスタティック回路で構
成された制御回路５に印加される。

この制御回路５は選択信号出力回路４へのシフトクロッ
ク１ぎ号ＳＣ、データ出力回路６へのゲート信号ＯＮ、
書き込み動作時にデータ人力バッファ２を制御するデー
タラッチ信号ＤＬを出力する。

第２図は本実ＩＵ例の読み出し動作のタイムチャートで
ある。ＭＯＳダイナミックメモリの動作は当業者には周
知の技術であるので、基本的な詳細動作の説明は鳴略す
る。ロウアドレスストローブ信号）ＬＡＳ、カラムアド
レスストローブｍ号ｃＡＳの活性化により、メモリセル
アレイ１の各ブロックＭＯ、・・・、Ｍ３から各１ビツ
ト、合計４ビツトのデータが同時に読み出され、入出力
共通データ線対ｚｏｏ　／　同、−、ｒａ３／　而を経
由して読み出しデータラッチ回路ＲＤＬＯ，・・・、Ｒ
ＤＬ３に取り込まれる。この時点ＴＩでメモリセルアレ
イ１からのデータ読み出しが完了し、読み出しデータは
スタティック回路で、構成された読み出しデータラッチ
回路ＲＤＬＯ，・・・、１（、ＤＬ３に保持されている
ので、ロウアドレスストローフ信号１（、ＡＳ、カラム
アドレスストローブ信号ＣＡＳは非活性状態への移行が
粁され、したがつ０１次の読み出しあるいは書き込み動
作のためにダイナミック回路で構成された内部回路の初
期化が可能となる。

一方、読み出しデータの外部への連続的なデータ出力は
、入出カイネーブル信号ＩＯＥの連続的な繰り返しによ
り行なわれる。入出カイネーブル信号ｉ０Ｅの１回目の
活性化により、アドレス信号ＡＬ、Ａｉで指定された選
択信号、例えは５ＥＬ１が活性化されてＭＯＳトランジ
スタＱｌａ　／　ＱｌｂがＯＮし、読み出しデータラッ
チ回路凡ＤＬＩに保持されているデータが出力データ紳
対ＤＯＢ　／　尿を通り、データＷカバッファ６に印加
される。同時に制御回路５から出力されるゲート信号Ｏ
Ｅが活性化され、読み出しデータ信号Ｄｏｕｔが出力さ
れる。

次に入出カイネーブル信号工ＯＥが非活性状態に移行す
る立上がりエツジで、シフトクロックＳＣ信号が出力さ
れて選択信号出力回路４が１つシフトされ、引き続く「
σ１の２回目の活性化により。

選択信号５ＥＬＬに代って５ＥＬ２が活性化され。

読み出しデータラッチ回路ＲＤＬ２のデータが読み出し
データ信号Ｄｏｕｔとして出力される。以下、同様にし
て入出カイネーブル侶°号１０　Ｋ　Ｏ）　３回目の活
性化により、読み出しデータラッチ回路１（、ＤＬ３の
データが、４回目の活性化により醗み出しデータラッチ
回路ｕＤＬＯのデータが読み邑しデータ信号ＪＪＱｕｔ
として出力される。

以上の如く１選択信号出力回路４と制御回路５、データ
出力回路６がスタティック回路で構成されているので、
ロウアドレスストローブ信号ＲＡＳが非活性状態へ移行
後も、読み出しデータの連続出力を制御することが可能
になる。

更に、読み出しデータラッチ回路ＲＤＬＯ，・・・凡Ｄ
Ｌ３がスタティック回路で構成されているので、当該読
み出し動作に引続く読み出し動作において、データが読
み出しデータラッチ回路ＲＤＩ。

０、・・・、１ＬＤＬ３に取り込才れるまでは、当該動
作のデータが保持されているため、第２図に示した如く
、当該動作の読み出しデータの出力と次の動作、即ち、
ロウアドレスストローブ化４ＩもＡｓの活性化をも並行
して行なうことが可能である。

第３図は本実施例の書き込み動作のタイムチャートであ
る。本実施例では、書き込みデータラッチ回路ＷＤＬＯ
，・・・、ＷＤＬ３をダイナミック回路で構成している
ため、書き込みデータ信号Ｄｉｎの書き込みデータラッ
チ回路ＷＤＬＯ，・・・、ＷＤＬ３への取り込みは、ロ
ウアドレスストローフ信号１（Ａｓが活性化されている
期間に限られるが、カラムアドレスストローブ信号ＣＡ
８の活性化とは無関係に、ロウアドレスストローブ信号
ＲＡＳの活性化と同時に入出カイネーブル信号ＩＯＥに
よる連続的なデータの取り込ろが可能である。

以上の実施例においては、連続的なデータ出力及びデー
タ入力は４ビツトの場合を示したが、これに限定される
ものではない。また、最大４ビツトあるいは８ビツト等
の連続的なデータ入出力が可能な構成であっても、１ビ
ツトあるいは２ビツト等、最大ビット数以下の任意のビ
ット数で動作を終了することが可能なことは言うまでも
ない。

また、本実施例では通常の１ビツト構成、例えば２５６
にワード×１ビットの構成について示したが。

複数ビット構成のものについても同様に実現できる。更
にまた、本実施例は入出カイネーブル信号ｌ０Ｆｉが追
加されているため、例えば従来の２５６にワード×１ビ
ット構成のものでは、１６ビンパツケージの全ビンを使
用しており、ビン数が不足するという問題があるが、こ
れはデータ入出力ビンを共通化することにより容易に解
決できる。

また、入出カイネーブル信号の代わりに、カラムアドレ
スストローブ信号ＣＡＳ系回路をスタティック回路で構
成することにより、ロウアドレスストローブ信号Ｒ，Ａ
ｓが非活性状態の時のカラムアドレスストローブ信号Ｃ
Ａ８に入出カイネーブル信号の機能を持たせることによ
り、ビン数の増加を防ぐことも可能である。

〔発明の効果〕

本発明にあっては、次の如き効果が得られる。

１、読み出しデータの出力と次の動作のための初期化か
ら次の動作の開始処理を並行して行なえるようにしたの
で、！５！み出し動作のサイクルタイムを短縮すること
ができる。

２、書き込み動作の開始と同時に書き込みデータの取り
込みを可能としたので書き込み動作のサイクルタイムを
短縮することができる。

実際の例をみてみると、例えば２５６Ｋｂのダイナミッ
ク形半導体記憶素子においては、通常の読み出しあるい
は書き込みサイクルタイムは一般に約２６Ｏｎｓ程度で
あるが、ニブルモードで連続４ビツトの読み出しあるい
は書き込みを実行する場合、そのサイクルタイムは約５
００　ｎｓに増加する。しかし、本発明によれば、連続
４ビツトの読み出しあるいは誉き込みの場合でも、サイ
クルタイムの増加がなく、約２６０　ｎｓで実行するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すダイナミック形の半導
体記憶素子のブロック図、第２図は第１図の実施例の読
み出し動作のタイムチャート、第３図は同じく書き込み
動作のタイムチャート、第４図は従来の半導体記憶素子
の読み出し動作のタイムチャート、第５図は同じく書き
込み動作のタイムチャートである。１・・・メモリセルアレイ２・・・データ人力バッファ３・・・アドレスバッファ　４・・・選択信号出力回路
５・・・制御回路　　　　　６・・・データ出力回路１
（、ＤＬＯ・・・ｌ（、ＤＬ３・・・読み出しデータラ
ッチ回路ＷＤＬＯ・・・ＷＤＬ３・・・書き込みデータ
ラッチ回路８ＥＬＯ・・・５ＥＬ３・・・選択信号ＩＯ
Ｅ・・・人出カイネーブル信号ＳＣ・・・シフトクロック信号

Claims

【特許請求の範囲】

　複数ビットの同時読み出しが可能なメモリセルアレイ
であってダイナミック形の回路で構成されたものと、当
該メモリセルアレイから同時に読み出された読み出しデ
ータをラッチするための読み出しデータラッチ回路であ
って、各ビットに対応してそれぞれ設けられているもの
と、複数の前記読み出しデータラッチ回路を１回路ずつ
順次連続的に選択して当該回路にラッチされている内容
を出力させる手段とを有する半導体記憶素子において、
前記読み出しデータラッチ回路と前記選択手段とをスタ
ティック形の回路を用いて構成したことを特徴とする半
導体記憶素子。