JP2007234892A - 半導体記憶装置 - Google Patents

Abstract

【課題】微細化可能な半導体記憶装置を提供すること。
【解決手段】メモリセルを共通接続するワード線と、前記ワード線を選択するロウデコーダ５０と、前記ワード線に駆動電圧を与える第１駆動回路６１−０〜６１−ｍを備えるワード線駆動回路６０とを具備し、前記第１駆動回路６１−０〜６１−ｍは、共通接続された第１乃至第３ゲート電極８１、８２、９２と、前記第１、第２ゲート電極８１、８２間に形成され、前記ワード線に接続された第１ドレイン領域８５と、前記第１、第２ゲート電極８１、８２を挟むように形成され、駆動電圧線ＷＤＲＶに接続された第１ソース領域８９と、前記第３ゲート電極９２に周囲を取り囲まれ、前記ワード線に接続された第２ドレイン領域９０と、前記第１ソース領域８９に接し、前記第３ゲート電極９２の周囲を取り囲み、前記駆動電圧線ＷＤＲＶに接続された第２ソース領域８９とを備える。
【選択図】 図４

Description

この発明は半導体記憶装置に関する。例えば、ワード線に電圧を与えるワード線駆動回路の構成に関するものである。

近年、半導体記憶装置は、メモリセル構造の改良と微細加工技術の進歩とにより、著しく高集積化が進んでいる。

半導体記憶装置は、ロウアドレス信号に基づいてワード線を駆動するためのワード線駆動回路を備えている。そして、メモリセルだけでなくワード線駆動回路に対しても微細化が求められている。そこで、ワード線駆動回路内においてワード線に電圧を与えるためのＭＯＳトランジスタ間の素子分離領域を無くすことで、ワード線駆動回路の微細化を図る提案がなされている（例えば特許文献１参照）
しかし、メモリセルとワード線駆動回路とではレイアウトの規則性が異なるため、微細化の進行度合いも異なる。従って、メモリセルのレイアウトピッチとワード線駆動回路のレイアウトピッチとは、必ずしも整数倍とはならない。その結果、ワード線駆動回路における面積使用効率が悪化し、微細化が困難になるという問題があった。
特開平４−１０７９６６号公報

この発明は、微細化可能な半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおいて同一行にある前記メモリセルを共通接続するワード線と、前記ワード線のいずれかを選択し、選択信号を出力するロウデコーダと、前記ワード線毎に設けられ且つ前記ロウデコーダによって選択された前記ワード線に駆動電圧を印加する第１駆動回路と、前記ワード線毎に設けられ且つ非選択の前記ワード線を接地する第２駆動回路とを備えるワード線駆動回路とを具備し、前記第１駆動回路は、前記選択信号が与えられ、且つ共通接続された第１乃至第３ゲート電極と、前記第１、第２ゲート電極間に形成され、対応する前記ワード線に接続された第１ドレイン領域と、前記第１、第２ゲート電極を挟むようにして形成され、前記駆動電圧を与える駆動電圧線に接続された第１ソース領域と、前記第３ゲート電極によって周囲を取り囲まれるようにして形成され、対応する前記ワード線に接続された第２ドレイン領域と、前記第１ソース領域に接し、且つ前記第３ゲート電極の周囲を取り囲むようにして形成され、前記駆動電圧線に接続された第２ソース領域とを備える。

本発明によれば、微細化可能な半導体記憶装置を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体記憶装置について、図１を用いて説明する。図１は本実施形態に係るＤＲＡＭ（Dynamic Random Access Memory）のブロック図である。図示するようにＤＲＡＭ１は、メモリセルアレイ１０、カラムセレクタ２０、カラムデコーダ３０、センスアンプ４０、ロウデコーダ５０、及びワード線ドライバ回路６０を備えている。

メモリセルアレイ１０は、千鳥状に配置された複数のメモリセルＭＣ、（ｎ＋１）個のビット線対ＢＬ０、／ＢＬ０〜ＢＬｎ、／ＢＬｎ、及び（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍを備えている。メモリセルＭＣの各々は、セルトランジスタＣＴ及びセルキャパシタＣＣを有している。セルキャパシタＣＣは、一方電極が接地され、他方電極がセルトランジスタＣＴのソースに接続されている。同一行にあるセルトランジスタＣＴのゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一行にあるセルトランジスタＣＴのドレインは、ビット線ＢＬ０〜ＢＬｎまたは／ＢＬ０〜／ＢＬｎのいずれかに共通接続されている。

カラムセレクタ２０は、（ｎ＋１）個のＭＯＳトランジスタ２１−０〜２１−ｎ、及び（ｎ＋１）個のＭＯＳトランジスタ２２−０〜２２−ｎを備えている。ＭＯＳトランジスタ２１−０〜２１−ｎのソースはビット線ＢＬ０〜ＢＬｎに接続され、ドレインはセンスアンプ４０に接続される。ＭＯＳトランジスタ２２−０〜２２−ｎのソースはビット線／ＢＬ０〜／ＢＬｎに接続され、ドレインはセンスアンプ４０に接続される。そしてＭＯＳトランジスタ２１−０〜２１−ｎのゲートは、それぞれＭＯＳトランジスタ２２−０〜２２−ｎのゲートに接続され、更にカラム選択線ＣＳＬ０〜ＣＳＬｎにそれぞれ接続されている。

カラムデコーダ３０は、カラムアドレス信号に基づいてカラム選択線ＣＳＬ０〜ＣＳＬｎのいずれかを選択する。
センスアンプ４０は、メモリセルＭＣからビット線対に読み出されたデータを増幅する。
ロウデコーダ５０は、ロウアドレス信号に基づいてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして、ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍを出力する。ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍは、それぞれワード線ＷＬ０〜ＷＬｍに対応づけられている。そして選択されるべきワード線に対応したロウアドレスデコード信号が“Ｌ”レベルとされる。

ワード線ドライバ回路６０は、ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍに基づいて、ワード線ＷＬ０〜ＷＬｍに電圧を印加する。図２はワード線ドライバ回路６０のブロック図である。図示するようにワード線ドライバ回路６０は、ワード線ＷＬ０〜ＷＬｍ毎（すなわちロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍ毎）に設けられたＷＤＲＶ駆動回路６１−０〜６１−ｍ及びＶＮＮ駆動回路６２−０〜６２−ｍを備えている。

ＷＤＲＶ駆動回路６１−０〜６１−ｍは、ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍに基づいて、ワード線ＷＬ０〜ＷＬｍをＷＤＲＶノード（例えば１．５Ｖ）に接続する。またＶＮＮ駆動回路６２−０〜６２−ｍは、ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯｍに基づいて、ワード線ＷＬ０〜ＷＬｍをＶＮＮノード（例えば０Ｖ）に接続する。なお、隣接する２つのＷＤＲＶ駆動回路６１−ｉ（ｉ＝０、２、４…）、６１−（ｉ＋１）、及び隣接する２つのＶＮＮ駆動回路６２−ｉ、６２−（ｉ＋１）を、以下ではそれぞれＷＤＲＶ駆動回路ユニット６３、ＶＮＮ駆動回路ユニット６４と呼ぶ。

次にＷＤＲＶ駆動回路ユニット６３及びＶＮＮ駆動回路ユニット６４の構成について図３を用いて説明する。図３は、ワード線ＷＬ０、ＷＬ１に対応したＷＤＲＶ駆動ユニット６３及びＶＮＮ駆動回路ユニット６４の回路図である。
まずＷＤＲＶ駆動回路ユニット６３について説明する。ＷＤＲＶ駆動回路ユニット６３は、ｐチャネルＭＯＳトランジスタ６５〜７０を備えている。ＭＯＳトランジスタ６５〜６７はＷＤＲＶ駆動回路６１−０を形成し、ＭＯＳトランジスタ６８〜７０はＷＤＲＶ駆動回路６１−１を形成する。ＭＯＳトランジスタ６５〜６７は、ソースがＷＤＲＶノードに接続され、ゲートにロウアドレスデコード信号／ＲＤＯ０が与えられ、ドレインがワード線ＷＬ０に接続される。すなわち、ＭＯＳトランジスタ６５〜６７の電流経路は、ワード線ＷＬ０とＷＤＲＶノードとの間に並列接続されている。ＭＯＳトランジスタ６８〜７０は、ソースがＷＤＲＶノードに接続され、ゲートにロウアドレスデコード信号／ＲＤＯ１が与えられ、ドレインがワード線ＷＬ１に接続される。すなわち、ＭＯＳトランジスタ６８〜７０の電流経路は、ワード線ＷＬ１とＷＤＲＶノードとの間に並列接続されている。上記構成において、ＭＯＳトランジスタ６５、６６はドレイン領域を共有し、ＭＯＳトランジスタ６８、６９はドレイン領域を共有し、更にＭＯＳトランジスタ６６、６７、６９、７０はソース領域を共有する。

次にＶＮＮ駆動回路ユニット６４について説明する。ＶＮＮ駆動回路ユニット６４は、ｎチャネルＭＯＳトランジスタ７１〜７６を備えている。ＭＯＳトランジスタ７１〜７３はＶＮＮ駆動回路６２−０を形成し、ＭＯＳトランジスタ７４〜７６はＶＮＮ駆動回路６２−１を形成する。ＭＯＳトランジスタ７１〜７３は、ソースがＶＮＮノードに接続され、ゲートにロウアドレスデコード信号／ＲＤＯ０が与えられ、ドレインがワード線ＷＬ０に接続される。すなわち、ＭＯＳトランジスタ７１〜７３の電流経路は、ワード線ＷＬ０とＶＮＮノードとの間に並列接続されている。ＭＯＳトランジスタ７４〜７６は、ソースがＶＮＮノードに接続され、ゲートにロウアドレスデコード信号／ＲＤＯ１が与えられ、ドレインがワード線ＷＬ１に接続される。すなわち、ＭＯＳトランジスタ７４〜７６の電流経路は、ワード線ＷＬ１とＶＮＮノードとの間に並列接続されている。上記構成において、ＭＯＳトランジスタ７１、７２はドレイン領域を共有し、ＭＯＳトランジスタ７４、７５はドレイン領域を共有し、更にＭＯＳトランジスタ７２、７３、７５、７６はソース領域を共有する。

ワード線ドライバ回路６０内においては、上記構成のＷＤＲＶ駆動回路及びＶＮＮ駆動回路が、ビット線方向に沿って（ｍ＋１）個ずつ並んでいる。そして、隣接するＷＤＲＶ駆動回路ユニット６３同士では、一方のユニット６３におけるＭＯＳトランジスタ６５と他方のユニット６３におけるＭＯＳトランジスタ６８とがソース領域を共有している。更に隣接するＶＮＮ駆動回路ユニット６４同士では、一方のユニット６４におけるＭＯＳトランジスタ７１と他方のユニット６４におけるＭＯＳトランジスタ７４とがソース領域を共有している。

次にＷＤＲＶ駆動回路ユニット６３及びＶＮＮ駆動回路ユニット６４の平面構成について図４乃至図７を用いて説明する。図４は、ワード線ＷＬ０、ＷＬ１に対応したＷＤＲＶ駆動ユニット６３及びＶＮＮ駆動回路ユニット６４の平面図である。図５は、図４においてゲート電極及びそれと同一レベルに形成された配線層の平面図である。図６は、図５のパターンと共に、ゲート電極より上に形成された第１層目の金属配線層を示す平面図である。図７は、図５のパターンと共に、第１層目の金属配線層より上に形成された第２層目の金属配線層を示す平面図である。なお図６及び図７においては、斜線を付した領域が、第１、第２層目の金属配線層を示す。

まず図４及び図５に示すように、ワード線ＷＬ方向に沿って、半導体基板８０中に素子領域ＡＡ１、ＡＡ２が設けられている。素子領域ＡＡ１、ＡＡ２の間には素子分離領域ＳＴＩが設けられ、両者は電気的に分離されている。素子領域ＡＡ１、ＡＡ２はそれぞれｎ型領域、ｐ型領域である。素子領域ＡＡ１、ＡＡ２上には、ワード線方向に沿ったストライプ形状のゲート電極８１〜８４が形成されている。ゲート電極８１〜８４は、素子領域ＡＡ１、ＡＡ２を跨るようにして設けられ、素子領域ＡＡ１、ＡＡ２間の素子分離領域ＳＴＩ上にも形成されている。ゲート電極８１は、ＭＯＳトランジスタ６５、７１のゲートとして機能する。ゲート電極８２は、ＭＯＳトランジスタ６６、７２のゲートとして機能する。ゲート電極８３は、ＭＯＳトランジスタ６９、７５のゲートとして機能する。ゲート電極８４は、ＭＯＳトランジスタ６８、７４のゲートとして機能する。

素子領域ＡＡ１において、ゲート電極８１、８２間にはＭＯＳトランジスタ６５、６６のドレインとして機能するｐ^＋型不純物拡散層８５が形成され、ゲート電極８３、８４間にはＭＯＳトランジスタ６８、６９のドレインとして機能するｐ^＋型不純物拡散層８６が形成される。また素子領域ＡＡ１において、ゲート電極８１を挟んで拡散層８５と対向する領域には、ＭＯＳトランジスタ６５のソースとして機能するｐ^＋型不純物拡散層８７が形成される。更に素子領域ＡＡ１において、ゲート電極８４を挟んで拡散層８６と対向する領域には、ＭＯＳトランジスタ６８のソースとして機能するｐ^＋型不純物拡散層８８が形成されている。更に素子領域ＡＡ１において、ゲート電極８２、８３間には、ＭＯＳトランジスタ６６、６７、６９、７０のソースとして機能するｐ^＋型不純物拡散層８９が形成されている。ゲート電極８２、８３間には、拡散層８９及びゲート電極８２、８３と離隔された島状の形状のｐ^＋型不純物拡散層９０、９１が、互いに離隔して更に形成されている。拡散層９０、９１は、それぞれＭＯＳトランジスタ６７、７０のドレインとして機能する。そして、拡散層９０の周囲を取り囲むようにしてゲート電極９２が形成され、拡散層９１の周囲を取り囲むようにしてゲート電極９３が形成されている。ゲート電極９２はＭＯＳトランジスタ６７のゲートとして機能し、ゲート電極９３はＭＯＳトランジスタ７０、７６のゲートとして機能する。従って、ビット線に沿った方向において、ゲート電極８１、８２とゲート電極８３、８４は、ゲート電極９２、９３を挟むようにして設けられている。またワード線に沿った方向において、ゲート電極９２とゲート電極９３は、拡散層８９を挟んで対向するようにして設けられている。また、対向するゲート電極９２、９３間の領域を介して、ＭＯＳトランジスタ６６のソースとＭＯＳトランジスタ６９のソースとが接続される。

ゲート電極８１、８２の一端とゲート電極９２の両端は、素子分離領域ＳＴＩ上に形成された配線層９４によって接続される。またゲート電極８３、８４の一端は、素子分離領域ＳＴＩ上に形成された配線層９５によって接続される。

素子領域ＡＡ２において、ゲート電極８１、８２間にはＭＯＳトランジスタ７１、７２のドレインとして機能するｎ^＋型不純物拡散層９６が形成され、ゲート電極８３、８４間にはＭＯＳトランジスタ７４、７５のドレインとして機能するｎ^＋型不純物拡散層９７が形成される。また素子領域ＡＡ２において、ゲート電極８１を挟んで拡散層９６と対向する領域には、ＭＯＳトランジスタ７１のソースとして機能するｎ^＋型不純物拡散層９８が形成される。更に素子領域ＡＡ２において、ゲート電極８４を挟んで拡散層９７と対向する領域には、ＭＯＳトランジスタ７４のソースとして機能するｎ^＋型不純物拡散層９９が形成されている。更に素子領域ＡＡ２において、ゲート電極８２、８３間には、ＭＯＳトランジスタ７２、７３、７５、７６のソースとして機能するｎ^＋型不純物拡散層１００が形成されている。ゲート電極８２、８３間には、拡散層１００及びゲート電極８２、８３と離隔された島状の形状のｎ^＋型不純物拡散層１０１、１０２が、互いに離隔して更に形成されている。拡散層１０１、１０２は、それぞれＭＯＳトランジスタ７３、７６のドレインとして機能する。そして、拡散層１０１の周囲を取り囲むようにしてゲート電極１０３が形成されている。ゲート電極１０３は、ＭＯＳトランジスタ７３のゲートとして機能する。また、ＭＯＳトランジスタ７０のゲートとして機能するゲート電極９３が、拡散層１０２の周囲を取り囲むようにして更に形成されている。従って、ビット線に沿った方向において、ゲート電極８１、８２とゲート電極８３、８４は、ゲート電極９３、１０３を挟むようにして設けられている。またワード線に沿った方向において、ゲート電極９３とゲート電極１０３は、拡散層１００を挟んで対向するようにして設けられている。また、対向するゲート電極９３、１０３間の領域を介して、ＭＯＳトランジスタ７２のソースとＭＯＳトランジスタ７５のソースとが接続される。

ゲート電極８１、８２の他端とゲート電極１０３の両端は、素子分離領域ＳＴＩ上に形成された配線層１０４によって接続される。またゲート電極８３、８４の他端は、素子分離領域ＳＴＩ上に形成された配線層１０５によって接続される。更に、素子領域ＡＡ１、ＡＡ２間の素子分離領域ＳＴＩ上に配線層１０６、１０７が形成され、配線層１０６、１０７によってゲート電極８３とゲート電極９３とが接続されている。

次に図４及び図６を用いて第１層目の金属配線層について説明する。素子領域ＡＡ１において、拡散層８５、８６、８７、８８、９０、９１上に、それぞれ金属配線層１０８、１０９、１１０、１１１、１１２、１１３が形成されている。金属配線層１０８〜１１３は、コンタクトプラグＣＰ１〜ＣＰ６によって拡散層８５、８６、８７、８８、９０、９１にそれぞれ接続されている。またゲート電極８２とゲート電極９２、９３との間に位置する拡散層８９上に金属配線層１１４が形成され、ゲート電極８３とゲート電極９２、９３との間に位置する拡散層８９上に金属配線層１１５が形成されている。金属配線層１１４、１１５は、それぞれコンタクトプラグＣＰ７、ＣＰ８を介して拡散層８９に接続されている。

また、金属配線層１１１は金属配線層１１６により金属配線層１１５に接続され、金属配線層１１５は金属配線層１１７により金属配線層１１４に接続され、金属配線層１１４は金属配線層１１８により金属配線層１１０に接続されている。更に金属配線層１０８は、金属配線層１１９により金属配線層１１２に接続されている。

素子領域ＡＡ２においては、拡散層９６、９８、９９、１０１上に、それぞれ金属配線層１２０〜１２３が形成されている。金属配線層１２０〜１２３は、コンタクトプラグＣＰ９〜ＣＰ１２によって拡散層９６、９８、９９、１０１にそれぞれ接続されている。またゲート電極８２とゲート電極９３、１０３との間に位置する拡散層１００上に金属配線層１２４が形成され、ゲート電極８３とゲート電極９３、１０３との間に位置する拡散層１００上に金属配線層１２５が形成されている。金属配線層１２４、１２５は、それぞれコンタクトプラグＣＰ１３、ＣＰ１４を介して拡散層１００に接続されている。

また、素子領域ＡＡ１上に形成された金属配線層１０９、１１３は、素子領域ＡＡ１、ＡＡ２間の素子分離領域ＳＴＩを介して素子領域ＡＡ２における拡散層９７、１０２上にわたって設けられている。金属配線層１０９、１１３はそれぞれ、コンタクトプラグＣＰ１５、ＣＰ１６を介して拡散層９７、１０２に接続されている。また、金属配線層１２２は金属配線層１２６により金属配線層１２５に接続され、金属配線層１２５は金属配線層１２７により金属配線層１２４に接続され、金属配線層１２４は金属配線層１２８により金属配線層１２１に接続されている。更に金属配線層１２０は、金属配線層１２９により金属配線層１２３に接続されている。
更に素子領域ＡＡ１、ＡＡ２間の素子分離領域ＳＴＩ上には金属配線層１３０が形成されている。そして金属配線層１３０によって金属配線層１０９、１１３が接続されている。上記構成において、金属配線層１１０、１１１、１１４、１１５、１１６〜１１８はＷＤＲＶノードに接続され、金属配線層１２１、１２２、１２４、１２５、１２６〜１２８はＶＮＮノードに接続される。

次に図４及び図７を用いて第２層目の金属配線層について説明する。図示するように、素子領域ＡＡ１、ＡＡ２を跨ぐようにして、ワード線方向に沿ったストライプ形状の金属配線層１３１、１３２が、ゲート電極８１、８２間の領域及びゲート電極８３、８４間の領域にそれぞれ設けられている。金属配線層１３１、１３２はそれぞれワード線ＷＬ０、ＷＬ１に接続される。また金属配線層１３１は、コンタクトプラグＣＰ１７を介して第１層目の金属配線層１０８に接続され、コンタクトプラグＣＰ１８を介して拡散層８５に接続され、コンタクトプラグＣＰ１９を介して拡散層９６に接続され、コンタクトプラグＣＰ２０を介して第１層目の金属配線層１２０に接続される。金属配線層１３２は、コンタクトプラグＣＰ２１を介して拡散層８６に接続され、コンタクトプラグＣＰ２２、ＣＰ２３を介して第１層目の金属配線層１０９に接続され、コンタクトプラグＣＰ２４を介して拡散層９７に接続される。

次にＷＤＲＶ駆動回路ユニット６３の断面構成について図８乃至図１０を用いて説明する。図８、図９は図４におけるＹ１−Ｙ１’線、Ｙ２−Ｙ２’線に沿った断面図であり、図１０は図４におけるＸ１−Ｘ１’線に沿った断面図である。なお、以下ではＷＤＲＶ駆動回路ユニット６３についてのみ説明するが、ｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタに置き換えればＶＮＮ駆動回路ユニット６４も同様の構成である。

まず図８を用いてＹ１−Ｙ１’線に沿った断面構成について説明する。図示するように、ｐ型半導体基板８０の表面領域内にはｎ型ウェル領域１４０が形成されている。更にウェル領域１４０の表面領域内には、ｐ^＋型不純物拡散層８５、８６、８７、８８、８９、８９、９１が互いに離隔して形成されている。なお、拡散層８５〜８９、９１について付した「Ｓ」、「Ｄ」なる記号は、当該拡散層がそれぞれソース及びドレインとして機能することを示している。拡散層８８、８６間のウェル領域１４０上、拡散層８６、８９間のウェル領域１４０上、拡散層８９、９１間のウェル領域１４０上、拡散層９１、８９間のウェル領域１４０上、拡散層８９、８５間のウェル領域１４０上、及び拡散層８５、８７間のウェル領域１４０上には、それぞれゲート絶縁膜１４１を介在してゲート電極８４、８３、９３、９３、８２、８１が形成されている。

そして、上記ゲート電極を被覆するようにして、ウェル領域１４０上に層間絶縁膜１４２が形成されている。層間絶縁膜１４２中には、拡散層８５、８６、８７、８８、８９、８９、９１にそれぞれ達するコンタクトプラグ１４３、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ７、ＣＰ８、ＣＰ６が形成されている。層間絶縁膜１４２上には、上記コンタクトプラグ１４３、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ７、ＣＰ８、ＣＰ６に接し且つ互いに離隔された金属配線層１４４、１０９、１１０、１１１、１１４、１１５、１１３が形成されている。

そして、上記金属配線層を被覆するようにして、層間絶縁膜１４５上に層間絶縁膜１４５が形成されている。層間絶縁膜１４５中には、金属配線層１４４、１０９にそれぞれ達するコンタクトプラグ１４６、ＣＰ２２が形成されている。更に層間絶縁膜１４５上には、コンタクトプラグ１４６、ＣＰ２２に接し且つ互いに離隔された金属配線層１３１、１３２が形成されている。そして層間絶縁膜１４５上には前記金属配線層１３１、１３２を被覆する層間絶縁膜１４７が形成されている。なお上記構成において、コンタクトプラグ１４３、１４６及び金属配線層１４４が、図４及び図７で説明したコンタクトプラグＣＰ１８に相当する。

次に図９を用いてＹ２−Ｙ２’線に沿った断面構成について説明する。図示するようにＹ２−Ｙ２’線に沿った構成は、図８に示す構成において以下の変形を行ったものである。すなわち、ゲート電極９３、コンタクトプラグ１４３、１４６、ＣＰ２、ＣＰ６、ＣＰ２２金属配線層１０９、１１３、１４４、及び拡散層９１が除去される。そして、ゲート電極８２、８３間のウェル領域１４０に拡散層８９が形成される。更に、層間絶縁膜１４２上に金属配線層１１６、１１７、１１８が形成される。金属配線層１１６は金属配線層１１１、１１５に接し、金属配線層１１７は金属配線層１１５、１１４に接し、金属配線層１１８は金属配線層１１４、１１０に接する。

なお上記構成において拡散層８７、８８はそれぞれ、隣接するＷＤＲＶ駆動回路ユニット６３におけるＭＯＳトランジスタ６５、６８のソースとしても機能する。そしてコンタクトプラグＣＰ３、ＣＰ４及び金属配線層１１０、１１１も隣接するＷＤＲＶ駆動回路ユニット６３同士で共用する。従って、隣接するＷＤＲＶ駆動回路ユニット６３間に素子分離領域ＳＴＩは形成されない。このことはＶＮＮ駆動回路ユニット６４でも同様である。

次に図１０を用いてＸ１−Ｘ１’線に沿った断面構成について説明する。図示するように、ｐ型半導体基板８０の表面領域内にはｎ型ウェル領域１４０が形成されている。ウェル領域１４０の周囲は素子分離領域ＳＴＩに取り囲まれている。ウェル領域１４０の表面領域内には、ｐ^＋型不純物拡散層８９、９０、９１が互いに離隔して形成されている。拡散層９０、８９間のウェル領域１４０上、及び拡散層８９、９１間のウェル領域１４０上には、それぞれゲート電極９２、９３がゲート絶縁膜１４１を介在して形成されている。また、素子分離領域ＳＴＩ上には、例えばゲート電極と同一の材料（多結晶シリコン等）により形成される配線層９４、１０７が形成されている。配線層９４、１０７は、図示せぬ領域でゲート電極９２、９３と接続されている。

そして、上記ゲート電極９２、９３及び配線層９４、１０７を被覆するようにして、ウェル領域１４０及び素子分離領域ＳＴＩ上に層間絶縁膜１４２が形成されている。層間絶縁膜１４２中には、拡散層９０、９１に達するコンタクトプラグＣＰ５、ＣＰ６が形成されている。また層間絶縁膜１４２上には、金属配線層１１２、１１３、１１７が、互いに離隔するようにして形成されている。金属配線層１１２、１１３は、それぞれコンタクトプラグＣＰ５、ＣＰ６に接している。そして、層間絶縁膜１４２上に、金属配線層１１２、１１３、１１７を被覆するようにして層間絶縁膜１４５、１４７が形成されている。

次に上記構成のワード線ドライバ回路６０の動作について図１１を用いて説明する。図１１は、データの読み出し時または書き込み時におけるワード線ドライバ回路６０の回路図である。以下では、説明の簡単化のためにワード線が４本（ＷＬ０〜ＷＬ３）であり、そのうちのワード線ＷＬ０が選択される場合を例に挙げて説明する。

図示するように、ロウデコーダ５０はロウアドレス信号に従ってワード線ＷＬ０を選択し、ロウアドレスデコード信号／ＲＤＯ０を“Ｌ”レベル、／ＲＤＯ１〜／ＲＤＯ３を“Ｈ”レベルとする。ロウアドレスデコード信号／ＲＤＯ０が“Ｌ”レベルとされたことで、ＶＮＮ駆動回路６２−０におけるＭＯＳトランジスタ７１〜７３がオフ状態、ＷＤＲＶ駆動回路６１−０におけるＭＯＳトランジスタ６５〜６７がオン状態とされる。その結果、ＭＯＳトランジスタ６５〜６７の電流経路を介してワード線ＷＬ０はＷＤＲＶノードに接続される。

またロウアドレスデコード信号／ＲＤＯ１〜／ＲＤＯ３が“Ｈ”レベルとされたことで、ＷＤＲＶ駆動回路６１−１〜６１−３におけるＭＯＳトランジスタ６５〜７０がオフ状態、ＶＮＮ駆動回路６２−１〜６２−３におけるＭＯＳトランジスタ７１〜７６がオン状態とされる。その結果、ワード線ＷＬ１、ＷＬ３はＭＯＳトランジスタ７４〜７６の電流経路を介してＶＮＮノードに接続され、ワード線ＷＬ２はＭＯＳトランジスタ７１〜７３を介してＶＮＮノードに接続される。

以上により、選択ワード線ＷＬ０にはＷＤＲＶノードから例えば１．５Ｖが与えられ、非選択ワード線ＷＬ１〜ＷＬ３にはＶＮＮノードから０Ｖが与えられる。読み出し時にはワード線ＷＬ０に接続されたメモリセルＭＣのセルキャパシタＣＴに保持されるデータがビット線に読み出される。そして読み出されたデータはセンスアンプ４０で増幅される。また書き込み時には、ワード線ＷＬ０に接続されたメモリセルＭＣのセルキャパシタＣＴに、ビット線に与えられたデータが書き込まれる。

上記のように、この発明の第１の実施形態に係るＤＲＡＭであると、下記（１）、（２）の効果が得られる。
（１）ワード線ドライバ回路６０の面積使用効率を向上しつつ微細化出来る。
本実施形態に係るワード線ドライバ回路６０は、１つのＷＤＲＶ駆動回路６１−０〜６１−ｍ及びＶＮＮ駆動回路６２−０〜６２−ｍ（以下、これらを駆動回路６１と呼ぶことがある）を３つのＭＯＳトランジスタで構成している。従って、ワード線ドライバ回路６０の面積使用効率を向上出来る。この点につき以下詳細に説明する。

従来のワード線ドライバ回路６０であると、例えば特許文献１に記載されているように駆動回路６１は２つのＭＯＳトランジスタで構成されている。ワード線ドライバ回路６０において、面積使用効率が最も優れているのは、図１２に示すようにメモリセルＭＣのピッチＬ１と駆動回路６１のピッチＭ１とが１：１である場合である。しかしながら、駆動回路６１はメモリセルＭＣよりもサイズが大きくなることが通常であり、両者を１：１で配置することは現実的でない。従って駆動回路６１は、ｊ×Ｌ１＝ｋ×Ｍ１（ｊ、ｋは整数）となるように設計されることが一般的である。例えばｊ＝２、ｋ＝１とした場合、２つのメモリセルＭＣに対して１つの駆動回路６１が対応するように設計される。

しかし、メモリセル構造の改良や設計ルールの進展による半導体素子の微細化に伴い、上式を満たすことは困難となってくる。例えば、メモリセルアレイは同一パターンが規則的に配置されているため、メモリセルＭＣの方が駆動回路６１よりも微細化しやすい。また、駆動回路６１内のＭＯＳトランジスタのゲート長は、信頼性の観点から一定以上の値を維持する必要がある。そのため駆動回路ピッチＭ１に微細加工技術進捗の成果を十分に反映させることが出来ず、駆動回路ピッチＭ１とメモリセルピッチＬ１とを一様に縮小させることは困難である。その結果、上記のｊ×Ｌ１＝ｋ×Ｍ１の式が成立しなくなる。そして成立しない場合には、ワード線ドライバ回路６０に無駄な領域が発生する。この様子を図１３に示す。図１３の例であると、メモリセルピッチＬ２及び駆動回路ピッチＭ２が、２×Ｌ２＜２×Ｍ２＜３×Ｌ２なる関係にある場合について示している。図示するように、この場合には差分Ｄｐ１が無駄な領域として発生し、駆動回路６１のレイアウト効率が低下する。

しかしながら本実施形態に係る駆動回路６１であると、図１４に示すように１つの駆動回路あたり３個のＭＯＳトランジスタを含んでいる。つまり、図１３において差分Ｄｐ１として発生した領域に新たにＭＯＳトランジスタを設けて、これを駆動回路６１の一部として用いている。従って、従来の無駄な空き領域を有効に活用することが出来、ワード線ドライバ回路６０の面積使用効率を向上出来る。

更に、１つの駆動回路６１に含まれるＭＯＳトランジスタ数を従来に比べて増やしているため、駆動回路６１の駆動能力が向上する。従って、駆動回路６１の素子領域幅Ｗ３、すなわち駆動回路６１に含まれるＭＯＳトランジスタ６５〜７０のゲート幅を、従来（Ｗ２）に比べて小さく出来る。その結果、トランジスタ数を増やしつつもワード線ドライバ回路６０を縮小化出来る。

（２）ワード線ドライバ回路６０を微細化出来る（その１）。
上記のように、本実施形態では駆動回路６１に含まれるＭＯＳトランジスタの数を従来構成より増やしている。すると、駆動回路６１に含まれるＭＯＳトランジスタ数が奇数個の場合、駆動回路６１間でドレイン同士が隣接する箇所が存在する。図１５はワード線ドライバ回路６０の平面図であり、駆動回路６１が３個のＭＯＳトランジスタを含む場合について示している。図示するように、３個のＭＯＳトランジスタを単純に縦に並べて、且つ隣接するもの同士がソースまたはドレインを共有する場合、駆動回路６１の一端にはソース（Ｓ）が位置し、他端にはドレイン（Ｄ）が位置する。隣接する駆動回路６１間でソースは共有出来るが、ドレインは共有出来ない。なぜなら、ドレインは各ワード線に接続されるからである。従って、端部にドレインが位置する領域では、隣接する駆動回路６１間を電気的に分離するための素子分離領域ＳＴＩが必要となる。

これに対して本実施形態に係る構成であると、図１６のワード線ドライバ回路６０の平面図に示すように、ＭＯＳトランジスタ６７、７０（ＶＮＮ駆動回路の場合はＭＯＳトランジスタ７３、７６）のドレインを島状に形成し、これを取り囲むようにしてゲート９２、９３を形成している。従って、駆動回路６１の両端にはソースが位置する。そして、隣接する駆動回路６１のＭＯＳトランジスタ６７、７０は、互いのゲート同士がワード線方向で対向するように配置される。従って、隣接する駆動回路６１のＭＯＳトランジスタ６７、７０はソースを共有することが出来、素子分離領域ＳＴＩが不要となる。素子分離領域ＳＴＩが不要となる結果、ワード線ドライバ回路６０の面積を小さく出来る。また素子分離領域ＳＴＩを設ける場合にはフィールド耐圧やパンチスルー耐圧の問題が発生するが、このような点に考慮する必要が無い。

次にこの発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態においてＷＤＲＶ駆動回路及びＶＮＮ駆動回路を、ワード線方向に複数段に並べたものである。なお以下では第１の実施形態と異なる点のみ説明する。図１７は、本実施形態に係るワード線ドライバ回路６０のブロック図である。

ロウデコーダ５０は、ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯ（（ｍ−１）／２）を出力する。各ロウアドレスデコード信号／ＲＤＯ０〜／ＲＤＯ（（ｍ−１）／２）は、それぞれ２本のワード線毎に与えられる。そして、ワード線ＷＬｈ、ＷＬ（ｈ＋１）のいずれか（ｈ＝０、２、４、…（ｍ−１））が選択される際に、ロウアドレスデコード信号／ＲＤＯ（ｈ／２）が“Ｌ”レベルとされる。すなわち、ワード線ＷＬ０、ＷＬ１のいずれかが選択される際にはロウアドレスデコード信号／ＲＤＯ０が“Ｌ”レベルとされ、ワード線ＷＬ２、ＷＬ３のいずれかが選択される際にはロウアドレスデコード信号／ＲＤＯ１が“Ｌ”レベルとされる。

ワード線ドライバ回路６０は、図１７に示すように、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＷＤＲＶ駆動回路６１−０〜６１−ｍ及びＶＮＮ駆動回路６２−０〜６２−ｍを備えている。ＷＤＲＶ駆動回路６１−０〜６１−ｍ及びＶＮＮ駆動回路６２−０〜６２−ｍはワード線方向にそれぞれ２段に設けられている。すなわち、ＷＤＲＶ駆動回路６１−ｈがビット線方向に１列に配置され、ＷＤＲＶ駆動回路６１−（ｈ＋１）がＷＤＲＶ駆動回路６１−ｈにワード線方向で隣接してビット線方向に１列に配置されている。またＶＮＮ駆動回路６２−（ｈ＋１）がビット線方向に１列に配置され、ＶＮＮ駆動回路６２−（ｈ＋１）がＶＮＮ駆動回路６２−ｈにワード線方向で隣接してビット線方向に１列に配置されている。

ＷＤＲＶ駆動回路６１−ｈ、６１−（ｈ＋１）及びＶＮＮ駆動回路６１−ｈ、６１−（ｈ＋１）には、ロウアドレスデコード信号／ＲＤＯ（（ｈ−１）／２）が入力される。すなわち、ＷＤＲＶ駆動回路６１−０、６１−１及びＶＮＮ駆動回路６２−０、６２−１にはロウアドレスデコード信号／ＲＤＯ０が入力され、ＷＤＲＶ駆動回路６１−２、６１−３及びＶＮＮ駆動回路６２−２、６２−３にはロウアドレスデコード信号／ＲＤＯ１が入力され、ＷＤＲＶ駆動回路６１−（ｍ−１）、６１−ｍ及びＶＮＮ駆動回路６２−（ｍ−１）、６２−ｍにはロウアドレスデコード信号／ＲＤＯ（（ｍ−１）／２）が入力される。

更に、ＶＮＮ駆動回路６２−０〜６２−ｍはＶＮＮノードに接続される。また偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、…に接続されるＷＤＲＶ駆動回路６１−０、６１−２、６１−４、…はＷＤＲＶ０ノードに接続され、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、…に接続されるＶＮＮ駆動回路６２−１、６２−３、６２−５、…はＷＤＲＶ１ノードに接続される。ＷＤＲＶ０ノード及びＷＤＲＶ１ノードはロウデコーダ５０により選択される。すなわち、偶数ワード線が選択される際には、ロウデコーダ５０はＷＤＲＶ０ノードに例えば１．５Ｖを与え、ＷＤＲＶ１ノードに０Ｖを与える。逆に奇数ワード線が選択される際には、ロウデコーダ５０はＷＤＲＶ０ノードに０Ｖを与え、ＷＤＲＶ１ノードに１．５Ｖが与えられる。

次に、上記ワード線ドライバ回路６０の内部構成について図１８及び図１９を用いて説明する。図１８はワード線ＷＬ０〜ＷＬ３に対応したＷＤＲＶ駆動回路ユニット６３及びＶＮＮ駆動回路ユニット６４の回路図である。また図１９は図１８に対応する領域の平面図である。以下ではＷＤＲＶ駆動回路６１−０〜６１−３及びＶＮＮ駆動回路６２−０〜６２−３についてのみ説明するが、その他のＷＤＲＶ駆動回路６１−４〜６１−ｍ及びＶＮＮ駆動回路６２−４〜６２−ｍも同様の構成である。

図示するように、素子分離領域ＳＴＩ１を挟んで隣接するＷＤＲＶ駆動回路６１−１、６１−３とＶＮＮ駆動回路６２−１、６２−３は、第１の実施形態で説明した図３及び図４と同一の構成である。すなわち図３及び図４においてＷＤＲＶ駆動回路６１−０、６１−１及びＶＮＮ駆動回路６２−０、６２−１を、それぞれＷＤＲＶ駆動回路６１−１、６１−３及びＶＮＮ駆動回路６２−１、６２−３に置き換えた構成を有している。そして金属配線層１３１、１３２はそれぞれワード線ＷＬ１、ＷＬ３に接続される。また金属配線層１１０、１１１、１１４、１１５、１１６〜１１８はＷＤＲＶ１ノードに接続され、金属配線層１２１、１２２、１２４、１２５、１２６〜１２８はＶＮＮノードに接続される。

素子分離領域ＳＴＩ２を挟んでＷＤＲＶ駆動回路６１−１、６１−３に隣接するＷＤＲＶ駆動回路６１−０、６１−２は、ＷＤＲＶ駆動回路６１−１、６１−３に対して左右対称の平面パターンを有している。換言すれば、ＷＤＲＶ駆動回路６１−１、６１−３とＷＤＲＶ駆動回路６１−０、６１−２とは、素子分離領域ＳＴＩ２上においてビット線方向に沿った軸を中心に線対称となる平面パターンを有している。そして両者は素子分離領域ＳＴＩ２上に形成された配線層９４、９５を共有する。従って、両者が有するゲート電極８１同士、８２同士、９２同士は配線層９４によって接続され、ゲート電極８３同士、８４同士は配線層９５によって接続される。そしてＷＤＲＶ駆動回路６１−０、６１−２においては、金属配線層１３１、１３２はそれぞれワード線ＷＬ０、ＷＬ２に接続され、金属配線層１１０、１１１、１１４、１１５、１１６〜１１８はＷＤＲＶ０ノードに接続される。なお、ゲート電極８１、８２は、素子分離領域ＳＴＩ３上に形成された配線層１５０によっても共通接続される。更にゲート電極８３、８４、９３は、素子分離領域ＳＴＩ４上に形成された配線層１５１によって共通接続される。

素子分離領域ＳＴＩ４を挟んでＶＮＮ駆動回路６２−１、６２−３に隣接するＶＮＮ駆動回路６２−０、６２−２は、ＶＮＮ駆動回路６２−１、６２−３に対して左右対称の平面パターンを有している。換言すれば、ＶＮＮ駆動回路６２−１、６２−３とＶＮＮ駆動回路６２−０、６２−２とは、素子分離領域ＳＴＩ４上においてビット線方向に沿った軸を中心に線対称となる平面パターンを有している。そして両者は素子分離領域ＳＴＩ４上に形成された配線層１０４、１０５を共有する。従って、両者が有するゲート電極８１同士、８２同士、１０３同士は配線層１０４によって接続され、ゲート電極８３同士、８４同士は配線層１０５によって接続される。そしてＶＮＮ駆動回路６２−０、６２−２においては、金属配線層１３１、１３２はそれぞれワード線ＷＬ０、ＷＬ２に接続され、金属配線層１２１、１２２、１２４、１２５、１２６〜１２８はＶＮＮノードに接続される。なお、ゲート電極８１、８２は、素子分離領域ＳＴＩ５上に形成された配線層１６０によっても共通接続される。更にゲート電極８３、８４、９３は、素子分離領域ＳＴＩ５上に形成された配線層１６１によって共通接続される。
従って、ＷＤＲＶ駆動回路６１−０〜６１−３とＶＮＮ駆動回路６２−０〜６２−３とは、素子分離領域ＳＴＩ１上においてビット線方向に沿った軸を中心に線対称となる平面パターンを有している。

次に上記構成のワード線ドライバ回路６０の動作について図２０を用いて説明する。図２０は、データの読み出し時または書き込み時におけるワード線ドライバ回路６０の回路図である。以下では、説明の簡単化のためにワード線が４本（ＷＬ０〜ＷＬ３）であり、そのうちのワード線ＷＬ０が選択される場合を例に挙げて説明する。

図示するように、ロウデコーダ５０はロウアドレス信号に従ってワード線ＷＬ０を選択し、ロウアドレスデコード信号／ＲＤＯ０を“Ｌ”レベル、／ＲＤＯ１を“Ｈ”レベルとする。更にロウデコーダ５０はロウアドレス信号に従ってＷＤＲＶ０ノードを“Ｈ”レベル（１．５Ｖ）とし、ＷＤＲＶ１ノードを“Ｌ”レベル（０Ｖ）とする。ロウアドレスデコード信号／ＲＤＯ０が“Ｌ”レベルとされたことで、ＶＮＮ駆動回路６２−０、６２−１におけるＭＯＳトランジスタ７１〜７３がオフ状態、ＷＤＲＶ駆動回路６１−０、６１−１におけるＭＯＳトランジスタ６５〜６７がオン状態とされる。その結果ワード線ＷＬ０には、ＷＤＲＶ駆動回路６１−０のＭＯＳトランジスタ６５〜６７の電流経路を介してＷＤＲＶ０ノードから１．５Ｖが与えられる。またワード線ＷＬ１には、ＷＤＲＶ駆動回路６１−１のＭＯＳトランジスタ６５〜６７の電流経路を介してＷＤＲＶ１ノードから０Ｖが与えられる。

またロウアドレスデコード信号／ＲＤＯ１が“Ｈ”レベルとされたことで、ＶＮＮ駆動回路６２−２、６２−３におけるＭＯＳトランジスタ７４〜７６がオン状態、ＷＤＲＶ駆動回路６１−２、６１−３におけるＭＯＳトランジスタ６８〜７０がオフ状態とされる。その結果ワード線ＷＬ２には、ＶＮＮ駆動回路６１−２のＭＯＳトランジスタ７４〜７６の電流経路を介してＶＮＮノードから０Ｖが与えられる。またワード線ＷＬ３には、ＶＮＮ駆動回路６２−３のＭＯＳトランジスタ７４〜７６の電流経路を介してＶＮＮノードから０Ｖが与えられる。

上記のように、この発明の第２の実施形態に係るメモリであると、第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）、（４）の効果が得られる。
（３）ワード線ドライバ回路６０を微細化出来る（その２）。
本実施形態に係るワード線ドライバ回路６０であると、ＷＤＲＶ駆動回路ユニット６３及びＶＮＮ駆動回路ユニット６４（以下、これらを駆動回路ユニット６３と呼ぶことがある）を、ワード線方向に沿って複数段に配置している。従って、ワード線ドライバ回路６０を微細化出来る。本効果につき以下詳細に説明する。

前述の通り、ＷＤＲＶ駆動回路及びＶＮＮ駆動回路のピッチはメモリセルのピッチより大きいことが一般的である。すると、これらをビット線方向に一列に配置した場合、ワード線ドライバ回路６０のビット線方向のサイズは、メモリセルアレイ１０のビット線方向のサイズよりも大きくなる。図２１はこのような場合の様子を示しており、メモリセルＭＣと駆動回路ユニット６３のブロック図である。図２１では駆動回路ユニット６３のピッチＭが、メモリセルＭＣのピッチＬの４倍である例を示している。このような場合に駆動回路ユニット６３をビット線方向に一列に配置すると、ワード線ドライバ回路６０のビット線方向のサイズは、メモリセルアレイ１０のビット線方向のサイズの約２倍にもなる。

しかし本実施形態であると、駆動回路ユニット６３はワード線方向に複数段に配置される。図２２はこのような場合のメモリセルＭＣと駆動回路ユニット６３のブロック図である。図示するように、駆動回路ユニット６３のピッチＭがメモリセルＭＣのピッチＬの４倍であるとき、駆動回路ユニット６３をワード線方向に沿って２段に配置することで、ワード線ドライバ回路６０のビット線方向のサイズは、メモリセルアレイ１０のビット線方向のサイズとほぼ等しくなる。その結果、ワード線ドライバ回路６０を微細化出来る。

なお、図２２の場合には、図２１の場合に比べてワード線ドライバ回路６０のワード線方向のサイズが大きくなる。しかし第１の実施形態で説明したように、駆動回路６１の幅Ｗを従来よりも小さく出来るため、その影響は小さくて済む。

（４）ワード線ドライバ回路６０を微細化出来る（その３）。
本実施形態に係るワード線ドライバ回路６０であると、隣接するＷＤＲＶ駆動回路ユニット６３同士、及び隣接するＶＮＮ駆動回路ユニット６４同士が左右対称のパターンを有している。従ってワード線ドライバ回路６０を微細化出来る。本効果について図２３を用いて説明する。図２３はワード線ドライバ回路６０の平面図であり、特にゲート電極とそれと同層にある配線層の平面パターンを示している。

図示するように、隣接する素子領域ＡＡ１、ＡＡ２間の素子分離領域ＳＴＩ１上においてビット線に沿った方向をＹ１軸、隣接する素子領域ＡＡ１、ＡＡ１間の素子分離領域ＳＴＩ２上においてビット線に沿った方向をＹ２軸、隣接する素子領域ＡＡ２、ＡＡ２間の素子分離領域ＳＴＩ４上においてビット線に沿った方向をＹ３軸と呼ぶことにする。すると、隣接する素子領域ＡＡ１、ＡＡ２上のゲート電極、すなわち奇数ワード線に接続されるＷＤＲＶ駆動回路ユニット６３とＶＮＮ駆動回路ユニット６４に含まれるＭＯＳトランジスタのゲート、の平面パターンは、Ｙ１軸に対して対称である。従って、両者に含まれるゲート電極８１〜８３、９３を共用出来る。

また、隣接する素子領域ＡＡ１、ＡＡ１上のゲート電極、すなわち奇数ワード線に接続されるＷＤＲＶ駆動回路ユニット６３と偶数ワード線に接続されるＷＤＲＶ駆動回路ユニット６３に含まれるＭＯＳトランジスタのゲート、の平面パターンは、Ｙ２軸に対して対称である。従って、両者に含まれるゲート電極８１〜８４、９２を共用出来る。つまり両者は素子分離領域ＳＴＩ２上の配線層９４、９５によりそれぞれ共通接続される。

更に、隣接する素子領域ＡＡ２、ＡＡ２上のゲート電極、すなわち奇数ワード線に接続されるＶＮＮ駆動回路ユニット６４と偶数ワード線に接続されるＶＮＮ駆動回路ユニット６４に含まれるＭＯＳトランジスタのゲート、の平面パターンは、Ｙ３軸に対して対称である。従って、両者に含まれるゲート電極８１〜８４、１０３を共用出来る。つまり両者は素子分離領域ＳＴＩ４上の配線層１０４、１０５によりそれぞれ共通接続される。
このように、ワード線方向で隣接するゲート電極を共用することが出来るため、素子分離領域ＳＴＩ１、ＳＴＩ２、ＳＴＩ３の幅を小さくすることが出来る。その結果、ワード線ドライバ回路６０を微細化出来る。

以上のように、この発明の第１、第２の実施形態に係る半導体記憶装置であると、ワード線を駆動するＷＤＲＶ駆動回路及びＶＮＮ駆動回路の各々は、電流経路が並列接続され、且つゲートが共通接続された奇数個のＭＯＳトランジスタを備えている。奇数個のＭＯＳトランジスタの配列のうち、端部に位置し、且つ隣接するＭＯＳトランジスタとソースを共用するＭＯＳトランジスタにつき、ドレインを素子領域内において島状に形成している。そして、島状のドレインの周囲を取り囲むようにしてゲートが形成され、更にその外側を取り囲むようにしてソースが形成されている。その結果、奇数個のＭＯＳトランジスタの配列の両端部にはソースが位置する。そのため、隣接するＷＤＲＶ駆動回路間及び隣接するＶＮＮ駆動回路間に素子分離領域を形成する必要が無く、半導体記憶装置を微細化出来る。

なお上記実施形態では、ＷＤＲＶ駆動回路及びＶＮＮ駆動回路が３個のＭＯＳトランジスタを含む場合を例に説明した。しかし３個に限られず、例えば図２４及び図２５に示すように５個でも良いしそれ以上でも良い。図２４及び図２５はＷＤＲＶ駆動回路の回路図及び平面図である。また上記実施形態ではＤＲＡＭを例に挙げて説明したが、例えば強誘電体メモリやＭＲＡＭなど、その他の半導体メモリに広く適用出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＤＲＡＭのブロック図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路のブロック図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の回路図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図であり、ゲート及びゲートと同一レベルにある配線層を示す図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図であり、第１層目の金属配線層を示す図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図であり、第２層目の金属配線層を示す図。 図４におけるＹ１−Ｙ１’線に沿った断面図。 図４におけるＹ２−Ｙ２’線に沿った断面図。 図４におけるＸ１−Ｘ１’線に沿った断面図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の回路図であり、ワード線選択時の様子を示す図。 メモリセルと駆動回路のブロック図を示し、両者のピッチが同一である場合の様子を示す図。 メモリセルと駆動回路のブロック図を示し、両者のピッチが異なる場合の様子を示す図。 この発明の第１の実施形態に係るＤＲＡＭの備えるメモリセルと駆動回路のブロック図を示し、両者のピッチが異なる場合の様子を示す図。 ワード線ドライバ回路の平面図。 この発明の第１の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図。 この発明の第２の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路のブロック図。 この発明の第２の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の回路図。 この発明の第２の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図。 この発明の第２の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の回路図であり、ワード線選択時の様子を示す図。 メモリセルと駆動回路のブロック図であり、駆動回路ユニットをビット線方向に並べた場合の様子を示す図。 この発明の第２の実施形態に係るＤＲＡＭの備えるメモリセルと駆動回路のブロック図であり、駆動回路ユニットをワード線方向に並べた場合の様子を示す図。 この発明の第２の実施形態に係るＤＲＡＭの備えるワード線ドライバ回路の平面図であり、ゲート及びゲートと同一レベルにある配線層を示す図。 この発明の第１、第２の実施形態の変形例に係るＤＲＡＭの備えるＷＤＲＶ駆動回路の回路図。 この発明の第１、第２の実施形態の変形例に係るＤＲＡＭの備えるＷＤＲＶ駆動回路の平面図。

符号の説明

１…半導体メモリ、１０…メモリセルアレイ、２０…カラムセレクタ、３０…カラムデコーダ、４０…センスアンプ、５０…ロウデコーダ、６０…ワード線ドライバ回路、６１−０〜６１−ｍ…ＷＤＲＶ駆動回路、６２−０〜６２−ｍ…ＶＮＮ駆動回路、６３…ＷＤＲＶ駆動回路ユニット、６４…ＶＮＮ駆動回路ユニット、６５〜７０…ｐチャネルＭＯＳトランジスタ、７１〜７６…ｎチャネルＭＯＳトランジスタ、８０…半導体基板、８１〜８４、９２、１０３…ゲート電極、８５、８６、９０、９３、９６、９７、１０１、１０２…ドレイン領域、８７〜８９、９８〜１００…ソース領域、９４、９５、１０４〜１０７…配線層、１０８、１１０〜１１５、１１９〜１２２、１２６〜１３２…金属配線層

Claims (5)

1. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイにおいて同一行にある前記メモリセルを共通接続するワード線と、
   前記ワード線のいずれかを選択し、選択信号を出力するロウデコーダと、
   前記ワード線毎に設けられ且つ前記ロウデコーダによって選択された前記ワード線に駆動電圧を印加する第１駆動回路と、前記ワード線毎に設けられ且つ非選択の前記ワード線を接地する第２駆動回路とを備えるワード線駆動回路と
   を具備し、前記第１駆動回路は、前記選択信号が与えられ、且つ共通接続された第１乃至第３ゲート電極と、
   前記第１、第２ゲート電極間に形成され、対応する前記ワード線に接続された第１ドレイン領域と、
   前記第１、第２ゲート電極を挟むようにして形成され、前記駆動電圧を与える駆動電圧線に接続された第１ソース領域と、
   前記第３ゲート電極によって周囲を取り囲まれるようにして形成され、対応する前記ワード線に接続された第２ドレイン領域と、
   前記第１ソース領域に接し、且つ前記第３ゲート電極の周囲を取り囲むようにして形成され、前記駆動電圧線に接続された第２ソース領域と
   を備えることを特徴とする半導体記憶装置。
2. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイにおいて同一行にある前記メモリセルを共通接続するワード線と、
   前記ワード線のいずれかを選択し、選択信号を出力するロウデコーダと、
   ２本のワード線毎に設けられ且つ前記ロウデコーダによって選択された前記ワード線に駆動電圧を印加する第１駆動回路と、２本のワード線毎に設けられ且つ非選択の前記ワード線を接地する第２駆動回路とを備えるワード線駆動回路と
   を具備し、前記第１駆動回路は、
   前記選択信号が与えられ、且つ共通接続された第１乃至第３ゲート電極と、
   前記第１、第２ゲート電極間に形成され、対応する２本の前記ワード線の一方に接続された第１ドレイン領域と、
   前記第１、第２ゲート電極を挟むようにして形成され、前記駆動電圧を与える駆動電圧線に接続された第１ソース領域と、
   前記第３ゲート電極によって周囲を取り囲まれるようにして形成され、対応する２本の前記ワード線の一方に接続された第２ドレイン領域と、
   前記第１ソース領域に接し、且つ前記第３ゲート電極の周囲を取り囲むようにして形成され、前記駆動電圧線に接続された第２ソース領域と、
   前記選択信号が与えられ、互いに共通接続され、前記第１乃至第３ゲート電極と電気的に分離され、且つ前記第１乃至第３ゲート電極と並行に設けられた第４乃至第６ゲート電極と、
   前記第４、第５ゲート電極間に形成され、対応する２本の前記ワード線の他方に接続された第３ドレイン領域と、
   前記第４、第５ゲート電極を挟むようにして形成され、前記駆動電圧を与える駆動電圧線に接続された第３ソース領域と、
   前記第６ゲート電極によって周囲を取り囲まれるようにして形成され、対応する２本の前記ワード線の他方に接続された第４ドレイン領域と、
   前記第２、第３ソース領域に接し、且つ前記第４ゲート電極の周囲を取り囲むようにして形成され、前記駆動電圧線に接続された第４ソース領域と
   を備えることを特徴とする半導体記憶装置。
3. 前記メモリセルアレイにおいて同一列にある前記メモリセルを共通接続するビット線を更に備え、
   前記第１駆動回路における前記第１乃至第３ゲート電極は、前記ビット線に沿った方向に順次設けられ、
   前記第１駆動回路は、前記ワード線に沿った方向に配列される
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記ワード線に沿って隣接する２つの前記第１駆動回路の備える前記第１乃至第３ゲート電極は、該２つの第１駆動回路間における前記ビット線に沿った軸について線対称に配置される
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイにおいて同一行にある前記メモリセルを共通接続するワード線と、
   前記メモリセルアレイにおいて同一列にある前記メモリセルを共通接続するビット線と、
   前記ワード線のいずれかを選択し、選択信号を出力するロウデコーダと、
   前記ワード線毎に設けられ、且つ前記ロウデコーダによって選択された前記ワード線に駆動電圧を印加し、前記ビット線方向に沿って配置された駆動回路と
   を具備し、前記駆動回路は、前記ビット線方向に沿って配置された複数の奇数個のＭＯＳトランジスタを含むトランジスタ群を備え、
   前記トランジスタ群に含まれる前記ＭＯＳトランジスタは、隣接するもの同士でソースまたはドレインを共有し、ゲートが共通接続されて前記選択信号が与えられ、ドレインが対応する前記ワード線に接続され、ソースが前記駆動電圧を与える駆動電圧線に接続され、
   前記トランジスタ群のうち、前記ビット線方向における端部に配置され、且つ隣接するものとソースを共有するいずれかのＭＯＳトランジスタのドレインは、該ＭＯＳトランジスタのゲートに周囲を取り囲まれ、且つ該ゲートの周囲を該ＭＯＳトランジスタのソースが取り囲み、
   前記ビット線方向で隣接する駆動回路は、前記トランジスタ群のうち前記ビット線方向における端部に配置された前記ＭＯＳトランジスタのソースを共有する
   ことを特徴とする半導体記憶装置。

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