KR970003972A - 반도체 소자의 dram 형성방법 - Google Patents

반도체 소자의 dram 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 DRAM(dynamic random access momory) 형성방법에 관한 것으로, 특히 DRAM소자의 액티브 영역의 구조를 달리하여 한개의 비트라인당 4개의 트랜지스터를 구동하게 하여 저전력을 실현하고, 셀 면적을 감소시켜 반도체 소자의 고집적화를 이룩할 수 있는 반도체 소자의 DRAM 형성방법에 관한 것으로 본 발명은 액티브 영역의 구조를 종래의 일 ㅡ자형 또는 ㅗ자형에서 H자형 구조로 전환하여 4개의 트랜지스터에 1개의 비트 라인 콘택을 공유하도록 설계하여 1/4 Vcc를 사용함으로써 저전력 구동이 가능하고, 또한 H자형 액티브 영역을 구축함으로써 셀 사이즈를 33% 이상 다운시켜 DRAM 소자의 고집적화를 달성할 수 있다.

Description

반도체 소자의 DRAM 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 (가)는 본 발명의 일실시예에 따른 저전력 DRAM을 형성하기 위한 액티브 영역을 나타내는 평면 레이 아웃도, (나)는 본 발명의 일실시예에 따른 DRAM 형성을 위한 평면 레이 아웃도.

Claims (6)

  1. 반도체 기판 상부를 국부 산화하여 소정의 소자 분리 영역 및 액티브 영역을 형성하고, 게이트, 소오스 및 드레인 전극을 형성한 다음, 층간 절연막을 형성하고 드레인 영역에 비트 라인 콘택을 이룬다음, 소오스, 영역에 캐패시터 전극을 구비하는 반도체 소자의 DRAM 형성방법에 있어서, 상기 액티브 영역마다 각각 4개의 트랜지스터 및 4개의 캐패시터를 배치, 형성하는 것을 특징으로 하는 반도체 소자의 DRAM 형성방법.
  2. 제1항에 있어서, 상기 각각의 액티브 영역은 H자형 구조로 형성되는 것을 특징으로 하는 반도체 소자의 DRAM 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 4개의 트랜지스터는 1개의 드레인 전극을 공유하는 것을 특징으로 하는 반도체 소자의 DRAM 형성방법.
  4. 제1항에 있어서, 게이트 전극이 연결되는 워드 라인을 가로 및 세로 방향으로 형성하여 신호를 전송하는 것을 특징으로 하는 반도체 소자의 DRAM 형성방법.
  5. 제4항에 있어서, 상기 가로축 워드 라인은 게이트 전극을 연결시키기 위한 비아 콘택부 및 비트 라인과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 DRAM 형성방법.
  6. 제4항에 있어서, 상기 세로축 방향의 워드 라인은 게이트 전극 형성과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 DRAM 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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