KR950021522A - 반도체 장치의 미세 도전라인 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치에 사용되는 라인을 미세한 폭으로 형성하는 방법에 관한 것으로, 특히 미세선폭의 라인을 형성함에 있어서 기존의 공정기술이 갖는 라인 폭 한계보다 그 미만으로 미세 라인을 기존 공정을 사용하여 형성할 수 있는 공정에 관한 것으로서, 반도체 기판에 희생층을 형상하고, 도전라인이 형성되는 위치에 측벽을 형성할 수 있도록 희생층 패턴을 형성하는 단계 ; 상기 희생층패턴의 측벽에 스페이서가 형성되도록 도전층을 전면에 형성하고 건식식각하여 도전성 측벽 스페이서를 형성하는 단계 ; 상기 스페이서에 연한 상기 희생층패턴을 에칭하여 제거하는 단계를 포함한다.

Description

반도체 장치의 미세 도전라인 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (3)

  1. 반도체 기판에 희생층을 형성하고, 도전라인이 형성되는 위치에 측벽율 형성할 수 있도록 희생층 패턴을 형성하는 단계 ; 상기 희생층패턴의 측벽에 스페이서가 형성되도록 도전층을 전면에 형성하고 건식식각하여 도전성 측벽 스페이서를 형성하는 단계 , 상기 스페이서에 연한 상기 희생층패턴을 에칭하여 제거하거나 단계를 포함하는 것을 특징으로하는 반도체 장치의 미세 도전라인 형성 방법.
  2. 제1항에 있어서 상기 반도체기판과 희생층간에는 장벽층이 또한 형성된 것을 특징으로 하는 반도체 장치의 미세 도전라인 형성방법.
  3. 제1항에 있어서, 상기 스페이서 폭은0.5㎛이하로 형성되는 것을 특징으로 하는 반도체 장치의 미세도전라인 형성 방법,
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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