KR940001268A - 반도체 소자의 자기정렬 콘택형성방법 - Google Patents

반도체 소자의 자기정렬 콘택형성방법 Download PDF

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KR940001268A KR1019920009661A KR920009661A KR940001268A KR 940001268 A KR940001268 A KR 940001268A KR 1019920009661 A KR1019920009661 A KR 1019920009661A KR 920009661 A KR920009661 A KR 920009661A KR 940001268 A KR940001268 A KR 940001268A
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Abstract

본 발명은 반도체 소자의 자기정렬 콘택형성 방법에 관한 것으로, 반도체 소자의 제조공정중 자기정렬 콘택형성시 게이트전극과 비트라인 사이의 절연불량이 발생하는 것을 방지하기 위하여 게이트전극을 동방성과 이방성의 2단계 식각공정을 행하여 게이트전극 상부 모서리가 식각되도록하므로써 자기정렬 콘택 공정의 안정화를 이룰 수 있는 기술에 관한 것이다.

Description

반도체 소자의 자기정렬 콘택형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명에 의한 자기정렬 콘택을 형성하는 단계를 도시한 단면도.

Claims (3)

  1. 반도체 기판상에 게이트 산화막, 제1다결정 실리콘층, 제1산화막을 순차적으로 적층한 다음, 상기 제1산화막 상부에 제1감광막 패턴을 형성한 후, 식각공정으로 제1산화막 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 제거한 후, 제1산화막 패턴을 마스크로 이용하여 노출된 제1다결정 실러콘층을 식각하여 게이트 전극을 형성하고, 게이트전극 측면에 제2산화막 스페이서를 형성하는 단계와, 전체구조상에 IPO 층을 예정두께 증착한 다음, 상기 IPO층의 예정된 부분을 식각하여 IPO층 패턴을 형성하고, 제2감광막 패턴을 제거한 후, 비트라인을 형성하는 단계로 이루어지는 반도체 소자의 자기정렬 콘택형성 방법에 있어서, 상기 게이트전극을 형성하는 단계는 제1산화막 패턴을 마스크로 이용하여 노출된 다결정 실리콘층의 예정된 두께를 동방성 식각공정으로 식각하고, 나머지 다결정 실리콘층의 두께는 이방성 식각공정으로 식각하여 게이트전극 상부 양측모서리가 제거된 게이트전극을 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택형성방법.
  2. 제1항에 있어서, 상기 동방성 식각공정은 Cl2/He 플라즈마에 CHF3개스를 혼합한 개스분위기에서 식각공정을 실시하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택형성방법.
  3. 제1항에 있어서, 상기 이방성 식각공정은 Cl2/He 플라즈마의 개스분위기에서 식각공정을 실시하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920009661A 1992-06-04 1992-06-04 반도체 소자의 자기정렬 콘택형성방법 KR100245136B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464381B1 (ko) * 1997-04-30 2005-06-08 삼성전자주식회사 돌출구조물을구비하는반도체장치및그제조방법

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