KR960026174A - 반도체 메모리장치의 매몰접촉창 형성방법 - Google Patents

반도체 메모리장치의 매몰접촉창 형성방법 Download PDF

Info

Publication number
KR960026174A
KR960026174A KR1019940035978A KR19940035978A KR960026174A KR 960026174 A KR960026174 A KR 960026174A KR 1019940035978 A KR1019940035978 A KR 1019940035978A KR 19940035978 A KR19940035978 A KR 19940035978A KR 960026174 A KR960026174 A KR 960026174A
Authority
KR
South Korea
Prior art keywords
forming
etching
layer
film
insulating
Prior art date
Application number
KR1019940035978A
Other languages
English (en)
Other versions
KR0155787B1 (ko
Inventor
한동화
노준영
박영우
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940035978A priority Critical patent/KR0155787B1/ko
Publication of KR960026174A publication Critical patent/KR960026174A/ko
Application granted granted Critical
Publication of KR0155787B1 publication Critical patent/KR0155787B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

접촉창 형성방법에 대해 기재되어 있다. 이는 반도체기판에 트랜지스터를 형성하는 제1공정, 결과물 전면에 제1절연막을 형성하는 제2공정, 상기 제1감광막을 형성하는 제3공정, 상기 제1감광막 상에 제2절연막을 형성하는 제4공정, 상기 제2절연막 상에 제2감광막을 형성하는 제5공정, 매몰접촉창이 형성될 영역의 상기 제2감광막을 제거하여 제2감광막 패턴을 형성하는 제6공정, 상기 제2감광막 패턴을 식각마스크로 하여 상기 제2절연막을 식각하는 제7공정, 상기 제2감광막 패턴을 제거함과 동시에, 매몰접촉창이 형성될 영역의 상기 제1감광막을 제거하여 제1감광막 패턴을 형성하는 제8공정, 결과물 전면에 제3절연막을 형성하는 제9공정, 및 상기 제3절연막 및 제2절연막을 이용하여 상기 제1절연막에 매몰접촉창을 형성하는 제10공정을 포함하는 것을 특징으로 한다. 따라서, 최소피쳐사이즈 보다 더 작은 크기의 접촉창을 형성할 수 있어, 메모리장치의 집적도 향상을 용이하게 한다.

Description

반도체 메모리장치의 매몰접촉창 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명의 제1실시예에 의한 반도체 메모리장치의 매몰접촉창 형성방법을 설명하기 위한 단면도들이다.

Claims (12)

  1. 반도체기판에 트랜지스터를 형성하는 제1공정; 결과물 전면에 제1절연막을 형성하는 제2공정; 상기 제1절연막 상에 제1감광막을 형성하는 제3공정; 상기 제1감광막 상에 제2절연막을 형성하는 제4공정; 상기 제2절연막 상에 제2감광막을 형성하는 제5공정; 매몰접촉창이 형성될 영역의 상기 제2감광막을 제거하여 제2감광막 패턴을 형성하는 제6공정; 상기 제2감광막 패턴을 식각마스크로 하여 상기 제2절연막을 식각하는 제7공정; 상기 제2감광막 패턴을 제거함과 동시에, 매몰접촉창이 형성될 영역의 상기 제1감광막을 제거하여 제1감광막 패턴을 형성하는 제8공정; 결과물 전면에 제3절연막을 형성하는 제9공정; 및 상기 제3절연막 및 제2절연막을 이용하여 상기 제1절연막에 매몰접촉창을 형성하는 제10공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  2. 제1항에 있어서, 상기 제1공정 이후에, 트랜지스터의 소오스 및 드레인과 접속하는 패드를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  3. 제1항에 있어서, 상기 제10공정은, 제3절연막을 이방성식각하여 상기 제1감광막 패턴 측벽에 스페이서를 형성하는 공정 및 상기 제2절연막 및 스페이서를 식각함과 동시에 상기 제1절연막을 식각함으로써 매몰접촉창을 형성하는 공정으로 진행되는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  4. 제1항에 있어서, 제2공정 이후에, 상기 제1절연막 상에 제1몰질층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  5. 제4항에 있어서, 상기 제10공정은, 상기 제3절연막을 식각하여 제1감광막 패턴 측벽에 스페이서를 형성하는 공정, 상기 스페이서 및 제2절연막을 식각마스크로 하여 상기 제1물질층을 식각함으로써 제1물질층 패턴을 형성하는 공정 및 상기 제1물질층 패턴을 식각마스크로 하여 상기 제1절연막을 식각함으로써 매몰 접촉창을 형성하는 공정으로 진행되는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  6. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 절연막들을 구성하는 물질은, 소정의 식각에 대해 상기 제1물질층을 구성하는 물질과는 다른 식각율을 갖는 물질인 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  7. 제5항에 있어서, 상기 절연막들을 구성하는 물질로 산화물을 사용하고, 상기 제1물질층을 구성하는 물질로 다결정실리콘 및 실리콘 나이트라이드 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  8. 반도체기판에 트랜지스터를 형성하는 제1공정; 결과물 전면에 제1절연막을 형성하는 제2공정; 상기 제1절연막 상에 제1물질층을 형성하는 제3공정; 상기 절연막 상에 제1감광막을 형성하는 제4공정; 매몰접촉창이 형성될 영역의 상기 제1감광막을 제거하여 제1감광막 패턴을 형성하는 제5공정; 상기 제1감공막 패턴을 통해 표면으로 노출된 상기 제1물질층을 경사식각하는 제6공정; 및 경사식각된 상기 제1물질층을 식각마스크로 하여 상기 제1절연막을 식각함으로써 매몰접촉창을 형성하는 제7공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  9. 제7항에 있어서, 상기 제4공정 후에, 결과물 상에 제2절연막을 형성하는 공정, 상기 제2절연막 상에 제2감광막을 형성하는 공정, 매몰접촉창이 형성될 부분의 상기 제2감광막을 제거하여 제2감광막 패턴을 형성하는 공정 및 상기 제2감광막 패턴을 식각마스크로 하여 상기 제2절연막을 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  10. 제8항에 있어서, 상기 제7공정 시, 상기 제1절연막과 함께 상기 제2절연막도 함께 제거되는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  11. 제7항에 있어서, 상기 절연막들을 구성하는 물질은, 소정의 식각에 대해 상기 제1물질층을 구성하는 물질과는 다른 식각율을 갖는 물질인 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
  12. 제10항에 있어서, 상기 절연막들을 구성하는 물질로 산화물을 사용하고, 상기 제1물질층을 구성하는 물질로 다결정실리콘 및 실리콘 나이트라이드 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리장치의 매몰접촉창 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940035978A 1994-12-22 1994-12-22 반도체 메모리장치의 매몰접촉창 형성방법 KR0155787B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940035978A KR0155787B1 (ko) 1994-12-22 1994-12-22 반도체 메모리장치의 매몰접촉창 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940035978A KR0155787B1 (ko) 1994-12-22 1994-12-22 반도체 메모리장치의 매몰접촉창 형성방법

Publications (2)

Publication Number Publication Date
KR960026174A true KR960026174A (ko) 1996-07-22
KR0155787B1 KR0155787B1 (ko) 1998-12-01

Family

ID=19402913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940035978A KR0155787B1 (ko) 1994-12-22 1994-12-22 반도체 메모리장치의 매몰접촉창 형성방법

Country Status (1)

Country Link
KR (1) KR0155787B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679251B1 (ko) * 2000-07-11 2007-02-05 삼성전자주식회사 반도체 소자의 커패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679251B1 (ko) * 2000-07-11 2007-02-05 삼성전자주식회사 반도체 소자의 커패시터 제조방법

Also Published As

Publication number Publication date
KR0155787B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
KR970004045A (ko) 소이(soi) 구조의 모스 트랜지스터 및 그 제조방법
KR940010205A (ko) 고집적 반도체 소자의 콘택홀 형성 방법
KR960026174A (ko) 반도체 메모리장치의 매몰접촉창 형성방법
KR980006032A (ko) 반도체 소자의 격리영역 형성방법
KR950004584A (ko) 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법
KR960026618A (ko) 반도체소자의 소자분리 절연막의 제조방법
KR950034415A (ko) 반도체 소자의 미세패턴 제조방법
KR970023736A (ko) 반도체장치의 콘택부 형성방법
KR960030327A (ko) 반도체 소자의 콘택홀 형성방법
KR970003520A (ko) 미세 반도체 소자의 콘택홀 형성방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
KR970003962A (ko) 반도체 소자의 고집적 트렌지스터 제조 방법
KR970003937A (ko) 금속 산화물 실리콘 전계 효과 트랜지스터의 제조방법
KR970054433A (ko) 모스 트랜지스터 및 그 제조 방법
KR930003366A (ko) 반도체 장치의 소자 분리방법
KR940016920A (ko) 저부게이트 박막트랜지스터 제조방법
KR940010366A (ko) 반도체 소자의 콘택홀 제조방법
KR950014972A (ko) 반도체 장치의 제조방법
KR940004836A (ko) 반도체소자의 콘택홀 형성방법
KR970077456A (ko) 반도체 소자의 콘택 홀 형성 방법
KR970052317A (ko) 반도체 장치의 미세 접촉창 형성 방법
KR960005937A (ko) 반도체 소자의 격리영역 형성방법
KR960015751A (ko) 반도체소자의 미세패턴 형성방법
KR970054414A (ko) 상이한 스페이서의 크기를 가지는 반도체 장치의 제조 방법
KR970024271A (ko) 반도체장치의 금속 샐리사이드 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090714

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee