KR970024271A - 반도체장치의 금속 샐리사이드 형성방법 - Google Patents

반도체장치의 금속 샐리사이드 형성방법 Download PDF

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KR970024271A
KR970024271A KR1019950037203A KR19950037203A KR970024271A KR 970024271 A KR970024271 A KR 970024271A KR 1019950037203 A KR1019950037203 A KR 1019950037203A KR 19950037203 A KR19950037203 A KR 19950037203A KR 970024271 A KR970024271 A KR 970024271A
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salicide
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KR1019950037203A
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장규환
정승필
황인석
고용선
Original Assignee
김광호
삼성전자 주식회사
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Abstract

반도체장치의 금속 샐리사이드를 형성하는 방법이 개시되어 있다.
본 발명의 방법은 반도체기판상에 한 물질층으로 된 게이트패턴을 식각 마스크로 폴리실리콘 게이트를 형성시킨 후 게이트에 스페이서 절연막을 형성하는 공정, 스페이서 절연막이 형성된 후 반도체기판의 노출된 실리콘막질에 산화막을 성장시키는 공정, 실리콘 산화막을 보호막으로 반도체기판상에서 상기 물질층 게이트패턴을 식각하여 제거하는 공정, 실리콘이 노출된 부분을 포함하는 반도체기판 상면에 금속막을 형성하여 실리콘과 금속의 샐리사이드를 형성시키는 공정 및 샐리사이드 형성 후 잔존하는 금속을 제거하는 공정을 구비하여 이루어진 것을 특징으로 한다.
따라서, 게이트패턴과 같은 선폭의 금속 샐리사이드막을 형성할 수 있고 종래 기술에서 선폭보다 넓은 선폭의 샐리사이드가 형성되어 누설전류가 생기는 문제점을 제거하는 효과를 얻을 수 있다.

Description

반도체장치의 금속 샐리사이드 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 제 6 도는 본 발명의 일 실시예에 따른 금속 샐리사이드 형성공정을 나타내는 단면도이다.

Claims (5)

  1. 반도체기판상에 한 물질층으로 된 게이트패턴을 식각마스크로 폴리실리콘 게이트를 형성시킨 후 상기 게이트에 스페이서 절연막을 형성하는 공정, 상기 스페이서 절연막이 형성된 후 반도체기판의 노출된 실리콘에 산화막을 성장시키는 공정; 실리콘 산화막을 보호막으로 반도체기판상에서 상기 물질층을 식각하여 제거하는 공정; 상기 물질층이 제거된 반도체기판 상면에 금속막을 형성하여 실리콘과 금속의 샐리사이드를 형성시키는 공정; 및 상기 샐리사이드 형성 후 잔존하는 금속을 제거하는 공정; 을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 금속 샐리사이드 형성방법.
  2. 제 1 항에 있어서, 상기 물질층은 실리콘 나이트라이드임을 특징으로 하는 상기 반도체장치의 금속 샐리사이드 형성방법.
  3. 제 1 항에 있어서, 상기 금속이 티타늄인 것을 특징으로 하는 상기 반도체장치의 금속 샐리사이드 형성방법.
  4. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 상기 물질층이 제거된 후 반도체기판에 상기 금속막을 형성하기 전에 반도체기판에서 상기 산화막을 제거하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 상기 반도체장치의 금속 샐리사이드 형성방법.
  5. 제 4 항에 있어서 상기 게이트를 형성하는 공정에서 상기 물질층과 상기 폴리실리콘층 사이에 실리콘 산화막을 개입시키는 단계를 더 구비하는 것을 특징으로 하는 상기 반도체장치의 금속 샐리사이드 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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