JPH0567559A - 微細パターンの形成方法 - Google Patents
微細パターンの形成方法Info
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- JPH0567559A JPH0567559A JP3229261A JP22926191A JPH0567559A JP H0567559 A JPH0567559 A JP H0567559A JP 3229261 A JP3229261 A JP 3229261A JP 22926191 A JP22926191 A JP 22926191A JP H0567559 A JPH0567559 A JP H0567559A
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- film
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の微細パターン形成方法に関
し, 位相シフト法を用いて粗密のパターンの混在するパ
ターニングを可能にすることを目的とする。 【構成】 半導体基板１上の被エッチング膜２に第１の
レジスト膜３を塗布し，第１のレジスト膜３上に透明レ
ジスト膜からなるシフター４を形成する工程と,シフタ
ー４を用いて第１のレジスト膜３の全面露光並びに現像
を行い, シフター４の縁にシフター４の幅に比べて極め
て小さい，露光波長の半分の幅の抜きパターン５を形成
する工程と, シフター４と第１のレジスト膜３をマスク
として, 被エッチング膜２をエッチングする工程と, シ
フター４をマスクとして, 第１のレジスト膜３を異方性
エッチングにより除去する工程と, 半導体基板１上に第
２のレジスト膜６を塗布し，パターニングする工程と，
シフター４と第２のレジスト膜６をマスクとして, 被エ
ッチング膜２をエッチングする工程とを含むように構成
する。
し, 位相シフト法を用いて粗密のパターンの混在するパ
ターニングを可能にすることを目的とする。 【構成】 半導体基板１上の被エッチング膜２に第１の
レジスト膜３を塗布し，第１のレジスト膜３上に透明レ
ジスト膜からなるシフター４を形成する工程と,シフタ
ー４を用いて第１のレジスト膜３の全面露光並びに現像
を行い, シフター４の縁にシフター４の幅に比べて極め
て小さい，露光波長の半分の幅の抜きパターン５を形成
する工程と, シフター４と第１のレジスト膜３をマスク
として, 被エッチング膜２をエッチングする工程と, シ
フター４をマスクとして, 第１のレジスト膜３を異方性
エッチングにより除去する工程と, 半導体基板１上に第
２のレジスト膜６を塗布し，パターニングする工程と，
シフター４と第２のレジスト膜６をマスクとして, 被エ
ッチング膜２をエッチングする工程とを含むように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体集積回路の微細
パターン形成方法に関する。近年の半導体集積回路の高
集積，微細化にともない, より微細なパターンの形成が
必要となり，この微細パターンを半導体基板上に作りだ
すリソグラフィ技術の発展も目覚ましいものがある。
パターン形成方法に関する。近年の半導体集積回路の高
集積，微細化にともない, より微細なパターンの形成が
必要となり，この微細パターンを半導体基板上に作りだ
すリソグラフィ技術の発展も目覚ましいものがある。
【０００２】
【従来の技術】図４は従来法と位相シフト法を比較した
位相シフト法概念図，図５は従来例の説明図である。
位相シフト法概念図，図５は従来例の説明図である。
【０００３】図において，14はガラス, 15はマスクパタ
ーン,16は光, 17は遮光部, 18は露光部, 19はシフター,
20は多結晶シリコン（ポリSi）膜，21は微細抜きパタ
ーン, 22は大面積抜きパターンである。
ーン,16は光, 17は遮光部, 18は露光部, 19はシフター,
20は多結晶シリコン（ポリSi）膜，21は微細抜きパタ
ーン, 22は大面積抜きパターンである。
【０００４】従来の技術において，微細なパターンの高
解像度が実現できる方法として，光学像のコントラスト
改良法が幾つか紹介されている。その内，位相シフト法
は, 図４左側の従来法と対比して, 図4 右側に示すよう
に，ラインアンドスペースの様な繰り返しのストライプ
型微細巾パターンにおいて，露光波長λに対して厚さｄ
が，
解像度が実現できる方法として，光学像のコントラスト
改良法が幾つか紹介されている。その内，位相シフト法
は, 図４左側の従来法と対比して, 図4 右側に示すよう
に，ラインアンドスペースの様な繰り返しのストライプ
型微細巾パターンにおいて，露光波長λに対して厚さｄ
が，
【０００５】
【数１】
【０００６】となるような透明膜をシフター19として用
いて，隣接する露光部18から照射される光16の位相を 1
80°反転させ，挟まれた遮光部17の光強度を０として，
隣接する露光部18を分離するという原理にもとずくもの
である。
いて，隣接する露光部18から照射される光16の位相を 1
80°反転させ，挟まれた遮光部17の光強度を０として，
隣接する露光部18を分離するという原理にもとずくもの
である。
【０００７】この方法は解像度の向上だけでなく，焦点
深度の余裕度にも利点があり，超微細パターンの形成に
広く用いられるようになっている。
深度の余裕度にも利点があり，超微細パターンの形成に
広く用いられるようになっている。
【０００８】
【発明が解決しようとする課題】しかし，この方法の問
題点としては，パターンが限られた形状にしか有効では
ないことである。
題点としては，パターンが限られた形状にしか有効では
ないことである。
【０００９】先に示したラインアンドスペースパターン
や孤立したパターンには有効であるが，複雑なパター
ン，或いはラフなパターンと混在する場合には適当では
ない。また，ダークフィールドのパターンには適用しや
すいが，クリアフィールドのパターンには適用が難しい
といった問題点もある。
や孤立したパターンには有効であるが，複雑なパター
ン，或いはラフなパターンと混在する場合には適当では
ない。また，ダークフィールドのパターンには適用しや
すいが，クリアフィールドのパターンには適用が難しい
といった問題点もある。
【００１０】ところが，半導体集積回路を構成するトラ
ンジスタのパターン形成においては，例えば，ＭＯＳト
ランジスタのソース・ドレインの電極形成のために，図
５のような 0.1μｍ程度の微細巾の抜きパターン21と広
い面積の抜きパターン22のような粗密の混在したパター
ンの形成が必要となる。
ンジスタのパターン形成においては，例えば，ＭＯＳト
ランジスタのソース・ドレインの電極形成のために，図
５のような 0.1μｍ程度の微細巾の抜きパターン21と広
い面積の抜きパターン22のような粗密の混在したパター
ンの形成が必要となる。
【００１１】このため，このような粗密の混在したパタ
ーンを形成する場合に有効な超微細パターンの形成技術
が望まれている。本発明は，上記の問題点を解決する手
段を得，粗密入り交じった複雑な半導体集積回路パター
ンの形成技術を提供することを目的とする。
ーンを形成する場合に有効な超微細パターンの形成技術
が望まれている。本発明は，上記の問題点を解決する手
段を得，粗密入り交じった複雑な半導体集積回路パター
ンの形成技術を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１, 図２は本発明の原
理説明図である。図において，１は半導体基板, ２は被
エッチング膜，３は第１のレジスト膜，４はシフター，
５は抜きパターン，６は第２のレジスト膜である。
理説明図である。図において，１は半導体基板, ２は被
エッチング膜，３は第１のレジスト膜，４はシフター，
５は抜きパターン，６は第２のレジスト膜である。
【００１３】図１，図２により問題点を解決するための
手段について説明する。粗密混在するパターンを形成す
るためには，図に示すように，先ず，シフターを利用し
て，第１のレジスト膜により微細抜きパターンを形成
し，被エッチング膜の一次エッチングまで行い，次に第
２のレジスト膜によりラフなパターンの形成を行い，二
次エッチングを行えば良い。
手段について説明する。粗密混在するパターンを形成す
るためには，図に示すように，先ず，シフターを利用し
て，第１のレジスト膜により微細抜きパターンを形成
し，被エッチング膜の一次エッチングまで行い，次に第
２のレジスト膜によりラフなパターンの形成を行い，二
次エッチングを行えば良い。
【００１４】この方法を達成するために，図１に示すよ
うに，先ず半導体基板１上に位相シフト法のシフター４
を形成し，その後，全面露光により第１のレジスト膜３
により微細抜きパターン５を形成する。
うに，先ず半導体基板１上に位相シフト法のシフター４
を形成し，その後，全面露光により第１のレジスト膜３
により微細抜きパターン５を形成する。
【００１５】次に，第１のレジスト膜をマスクとして，
被エンチング膜２のエッチングを行い，この後，第１の
レジスト膜３のみを異方性のドライアッシングにより除
去する。
被エンチング膜２のエッチングを行い，この後，第１の
レジスト膜３のみを異方性のドライアッシングにより除
去する。
【００１６】続いて，図２に示すような第２のレジスト
パターニングを行い，エッチングすると，目的の粗密混
合パターンが形成される。即ち，本発明の目的は，図１
（ａ）に断面図で示すように，半導体基板１上の被エッ
チング膜２に第１のレジスト膜３を塗布し，該第１のレ
ジスト膜３上に透明レジスト膜からなるシフター４を形
成する工程と,図１（ｂ）に断面図で示すように，該シ
フター４を用いて該第１のレジスト膜３の全面露光並び
に現像を行い, 該シフター４の縁に該シフター４の幅に
比べて極めて小さい，露光波長の半分の幅の抜きパター
ン５を形成する工程と,図１（ｃ）に断面図で示すよう
に，該シフター４と該第１のレジスト膜３をマスクとし
て, 該被エッチング膜２をエッチングする工程と,図１
（ｄ）に断面図で，図２（ｅ）に平面図で示すように，
該シフター４をマスクとして, 該第１のレジスト膜３を
異方性エッチングにより除去する工程と,図２（ｆ）に
平面図で示すように，該半導体基板１上に第２のレジス
ト膜６を塗布し，パターニングする工程と，図２（ｇ）
に平面図で示すように，該シフター４と該第２のレジス
ト膜６をマスクとして, 該被エッチング膜２をエッチン
グする工程とを含むことにより，また，前記第１のレジ
スト膜３は, 前記シフター４を形成するシフター用レジ
スト膜の露光波長で感光されないことにより達成され
る。
パターニングを行い，エッチングすると，目的の粗密混
合パターンが形成される。即ち，本発明の目的は，図１
（ａ）に断面図で示すように，半導体基板１上の被エッ
チング膜２に第１のレジスト膜３を塗布し，該第１のレ
ジスト膜３上に透明レジスト膜からなるシフター４を形
成する工程と,図１（ｂ）に断面図で示すように，該シ
フター４を用いて該第１のレジスト膜３の全面露光並び
に現像を行い, 該シフター４の縁に該シフター４の幅に
比べて極めて小さい，露光波長の半分の幅の抜きパター
ン５を形成する工程と,図１（ｃ）に断面図で示すよう
に，該シフター４と該第１のレジスト膜３をマスクとし
て, 該被エッチング膜２をエッチングする工程と,図１
（ｄ）に断面図で，図２（ｅ）に平面図で示すように，
該シフター４をマスクとして, 該第１のレジスト膜３を
異方性エッチングにより除去する工程と,図２（ｆ）に
平面図で示すように，該半導体基板１上に第２のレジス
ト膜６を塗布し，パターニングする工程と，図２（ｇ）
に平面図で示すように，該シフター４と該第２のレジス
ト膜６をマスクとして, 該被エッチング膜２をエッチン
グする工程とを含むことにより，また，前記第１のレジ
スト膜３は, 前記シフター４を形成するシフター用レジ
スト膜の露光波長で感光されないことにより達成され
る。
【００１７】
【作用】本発明では，以上説明した方法により，粗密の
パターンが混在する場合においても，超微細パターンが
形成できる。
パターンが混在する場合においても，超微細パターンが
形成できる。
【００１８】
【実施例】図３は本発明の一実施例の工程順説明図であ
る。図において，７はシリコン(Si)基板, ８は二酸化シ
リコン(SiO2)膜, ９はポリSi膜，10はネガ型レジスト
膜, 11はエキシマレーザー用ネガ型レジスト膜, 12は微
細抜きパターン, 13はポジ型レジスト膜である。
る。図において，７はシリコン(Si)基板, ８は二酸化シ
リコン(SiO2)膜, ９はポリSi膜，10はネガ型レジスト
膜, 11はエキシマレーザー用ネガ型レジスト膜, 12は微
細抜きパターン, 13はポジ型レジスト膜である。
【００１９】図３の右側に本発明の方法で形成する粗密
混合パターンの平面図, 図３の左側に，右側の平面図の
ＡーＡ’ラインでカットした断面図を示す。図１（ａ）
に示すように，SiO2膜８が表面に形成されたSi基板７上
に，第１のレジスト膜としてポリイソプレン系ネガ型レ
ジスト膜10（例えば，東京応化社製ＯＭＲ−８３）を
2,000Åの厚さに塗布, 乾燥する。
混合パターンの平面図, 図３の左側に，右側の平面図の
ＡーＡ’ラインでカットした断面図を示す。図１（ａ）
に示すように，SiO2膜８が表面に形成されたSi基板７上
に，第１のレジスト膜としてポリイソプレン系ネガ型レ
ジスト膜10（例えば，東京応化社製ＯＭＲ−８３）を
2,000Åの厚さに塗布, 乾燥する。
【００２０】次に, シフター11を形成するレジスト膜と
して, エキシマレーザー用ネガ型レジスト膜（例えば,
シップレー社製ＸＰ８８４３）を 5,530Åの厚さに塗
布, 乾燥する。
して, エキシマレーザー用ネガ型レジスト膜（例えば,
シップレー社製ＸＰ８８４３）を 5,530Åの厚さに塗
布, 乾燥する。
【００２１】シフター11として必要な膜厚ｄは, 光の波
長が１／２波長ずれるように，露光波長λ, シフターの
屈折率ｎとして，
長が１／２波長ずれるように，露光波長λ, シフターの
屈折率ｎとして，
【００２２】
【数２】
【００２３】の式により選定する。従って, 露光源とし
て水銀ランプのｇ線（λ＝４３６ｎｍ）を用いると，所
要の膜厚は 5,530Åとなる。
て水銀ランプのｇ線（λ＝４３６ｎｍ）を用いると，所
要の膜厚は 5,530Åとなる。
【００２４】シフター11形成用の 0.8μｍ巾のラインア
ンドスペースのマスクパターンを有するレチクルを用
い, ＫｒＦレーザー（λ＝２４８ｎｍ）にてエキシマレ
ーザー用ネガ型レジスト膜を露光し, 現像を行って, エ
キシマレーザー用ネガ型レジスト膜からなる 0.8μｍ巾
のストライプ型のシフター11を形成する。
ンドスペースのマスクパターンを有するレチクルを用
い, ＫｒＦレーザー（λ＝２４８ｎｍ）にてエキシマレ
ーザー用ネガ型レジスト膜を露光し, 現像を行って, エ
キシマレーザー用ネガ型レジスト膜からなる 0.8μｍ巾
のストライプ型のシフター11を形成する。
【００２５】この場合, シフター11下層のネガ型レジス
ト膜10は, 波長２４８ｎｍの光には感光しないものを用
いている。続いて，図１（ｂ）に示すように，形成した
シフター11を用いて，ネガ型レジスト膜10の全面露光を
ｇ線（λ＝４３６ｎｍ）ステッパーにて行うと, シフタ
ー11の縁の 0.1μｍ巾の領域には光の強度が零となり,
現像を行うと, 0.1 μｍ巾の抜きパターン12が形成され
る。
ト膜10は, 波長２４８ｎｍの光には感光しないものを用
いている。続いて，図１（ｂ）に示すように，形成した
シフター11を用いて，ネガ型レジスト膜10の全面露光を
ｇ線（λ＝４３６ｎｍ）ステッパーにて行うと, シフタ
ー11の縁の 0.1μｍ巾の領域には光の強度が零となり,
現像を行うと, 0.1 μｍ巾の抜きパターン12が形成され
る。
【００２６】そして，シフター11とネガ型レジスト膜10
をマスクとして, 被エッチング膜である電極形成用のポ
リSi膜９をＥＣＲエッチャーを用いて異方性エッチング
するとポリSi膜９が 0.1μｍ巾の抜きパターン12で分離
されることとなる。
をマスクとして, 被エッチング膜である電極形成用のポ
リSi膜９をＥＣＲエッチャーを用いて異方性エッチング
するとポリSi膜９が 0.1μｍ巾の抜きパターン12で分離
されることとなる。
【００２７】図１（ｃ）に示すように，シフター11をマ
スクとして, 露出しているネガ型レジスト膜10のみを異
方性の酸素(O2)アッシングにより除去する。この場合，
シフター11をシリル化処理しておくと, 異方性O2アッシ
ングにおいて, シフター11とネガ型レジスト膜10のアッ
シングレートに差が生じて, シフター11の減耗が防止で
きる。
スクとして, 露出しているネガ型レジスト膜10のみを異
方性の酸素(O2)アッシングにより除去する。この場合，
シフター11をシリル化処理しておくと, 異方性O2アッシ
ングにおいて, シフター11とネガ型レジスト膜10のアッ
シングレートに差が生じて, シフター11の減耗が防止で
きる。
【００２８】因みに, 実施例で用いたエキシマレーザー
用ネガ型レジストＸＰ８８４３はシリル化されるが，ネ
ガ型レジストＯＭＲ８３はシリル化されないので，この
方法が有効である。
用ネガ型レジストＸＰ８８４３はシリル化されるが，ネ
ガ型レジストＯＭＲ８３はシリル化されないので，この
方法が有効である。
【００２９】図１（ｄ）に示すように，シフター11はそ
のままにして,Si基板７の全面に第２のレジスト膜とし
て，例えばポジ型レジスト膜13（シップレー社製ＡＺ３
４０８）を塗布し，通常の工程でソース・ドレイン電極
形成用のパターニングを行う。
のままにして,Si基板７の全面に第２のレジスト膜とし
て，例えばポジ型レジスト膜13（シップレー社製ＡＺ３
４０８）を塗布し，通常の工程でソース・ドレイン電極
形成用のパターニングを行う。
【００３０】図１（ｅ）に示すように，シフター11とパ
ターニングされたポジ型レジスト膜13をマスクとして,
ポリSi膜９をＥＣＲエッチャーを用いて，再び異方性エ
ッチングして，大面積の抜きパターンを形成し，シフタ
ー11とその下層のネガ型レジスト膜10, 並びに,ポジ型
レジスト膜をアッシング除去して, ポリSi膜９によるＭ
ＯＳトランジスタのソース・ドレイン電極の形成を完了
する。
ターニングされたポジ型レジスト膜13をマスクとして,
ポリSi膜９をＥＣＲエッチャーを用いて，再び異方性エ
ッチングして，大面積の抜きパターンを形成し，シフタ
ー11とその下層のネガ型レジスト膜10, 並びに,ポジ型
レジスト膜をアッシング除去して, ポリSi膜９によるＭ
ＯＳトランジスタのソース・ドレイン電極の形成を完了
する。
【００３１】
【発明の効果】上記のように，本発明により，大面積の
ラフパターンと 0.1μｍ巾の超微細パターンの混在する
複雑な半導体集積回路が精密に形成することができ, 超
ＬＳＩの開発に寄与するところが大きい。
ラフパターンと 0.1μｍ巾の超微細パターンの混在する
複雑な半導体集積回路が精密に形成することができ, 超
ＬＳＩの開発に寄与するところが大きい。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 本発明の一実施例の工程順説明図
【図４】 位相シフト法概念図
【図５】 従来例の説明図
【符号の説明】 １ 半導体基板 ２ 被エッチング膜 ３ 第１のレジスト膜 ４ シフター ５ 抜きパターン ６ 第２のレジスト膜 ７ Si基板 ８ SiO2膜 ９ ポリSi膜 10 ネガ型レジスト膜 11 エキシマレーザー用ネガ型レジスト膜 12 抜きパターン 13 ポジ型レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/302 Ｊ 7353−4Ｍ 21/3205 7353−4Ｍ Ｈ０１Ｌ 21/88 Ｃ
Claims (3)
- 【請求項１】 半導体基板上に塗布したレジスト膜を露
光するシフト法において, シフターを半導体基板のレジスト膜上に形成することを
特徴とする微細パターンの形成方法。 - 【請求項２】 半導体基板(1) 上の被エッチング膜(2)
に第１のレジスト膜(3) を塗布し，該第１のレジスト膜
(3) 上に透明レジスト膜からなるシフター(4) を形成す
る工程と, 該シフター(4) を用いて該第１のレジスト膜(3) の全面
露光並びに現像を行い, 該シフター(4) の縁に該シフタ
ー(4) の幅に比べて極めて小さい，露光波長の半分の幅
の抜きパターン(5) を形成する工程と, 該シフター（4)と該第１のレジスト膜(3) をマスクとし
て, 該被エッチング膜(2) をエッチングする工程と, 該シフター(4) をマスクとして, 該第１のレジスト膜
(3) を異方性エッチングにより除去する工程と, 該半導体基板(1) 上に第２のレジスト膜(6) を塗布し，
パターニングする工程と， 該シフター(4) と該第２のレジスト膜(6) をマスクとし
て,該被エッチング膜(2) をエッチングする工程とを含
むことを特徴とする微細パターンの形成方法。 - 【請求項３】 前記第１のレジスト膜(3) は, 前記シフ
ター(4) を形成するシフター用レジスト膜の露光波長で
感光されないことを特徴とする請求項１記載の微細パタ
ーンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229261A JPH0567559A (ja) | 1991-09-10 | 1991-09-10 | 微細パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229261A JPH0567559A (ja) | 1991-09-10 | 1991-09-10 | 微細パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567559A true JPH0567559A (ja) | 1993-03-19 |
Family
ID=16889345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229261A Withdrawn JPH0567559A (ja) | 1991-09-10 | 1991-09-10 | 微細パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002075857A (ja) * | 2000-06-14 | 2002-03-15 | Tokyo Denki Univ | レジストパタン形成方法 |
| JP2008199054A (ja) * | 2004-02-23 | 2008-08-28 | Toshiba Corp | パターン形成方法 |
| JP2014519203A (ja) * | 2011-05-23 | 2014-08-07 | コーニンクレッカ フィリップス エヌ ヴェ | 層構造を製造するための製造装置 |
-
1991
- 1991-09-10 JP JP3229261A patent/JPH0567559A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002075857A (ja) * | 2000-06-14 | 2002-03-15 | Tokyo Denki Univ | レジストパタン形成方法 |
| JP4613364B2 (ja) * | 2000-06-14 | 2011-01-19 | 学校法人東京電機大学 | レジストパタン形成方法 |
| JP2008199054A (ja) * | 2004-02-23 | 2008-08-28 | Toshiba Corp | パターン形成方法 |
| JP2014519203A (ja) * | 2011-05-23 | 2014-08-07 | コーニンクレッカ フィリップス エヌ ヴェ | 層構造を製造するための製造装置 |
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| A300 | Withdrawal of application because of no request for examination |
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