KR20050038125A - 미세 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 크기를 감소시키는 방법에 관한 것으로, 우선 리소그래피 공정에 의해 1차 콘택홀용 포토레지스트 패턴을 형성한 다음, 1차 패턴 표면을 따라 고분자 코팅층을 형성하여 홀의 크기가 감소된 2차 콘택홀용 포토레지스트 패턴을 형성하고 이를 식각 마스크로 피식각층을 식각함으로써 미세한 콘택홀을 형성할 수 있는 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 콘택홀 크기를 감소시키는 방법에 관한 것으로, 구체적으로는 리소그래피 공정으로 1차 콘택홀용 포토레지스트 패턴을 형성한 다음, 그 상부에 고분자 코팅층을 형성하여 홀의 크기가 감소된 2차 콘택홀용 포토레지스트 패턴을 형성하고 이를 식각 마스크로 피식각층을 식각함으로써 미세한 콘택홀을 형성할 수 있는 방법에 관한 것이다.
노광장비의 한계해상도를 넘어서는 100nm 이하의 미세 콘택홀을 형성하기 위하여 종래에 사용하던 방법으로는 콘택홀용 포토레지스트 패턴을 형성한 다음 포토레지스트 물질의 유리전이온도 이상으로 가열하여 플로우가 일어나게 함으로써 본래보다 작은 콘택홀 패턴을 형성하는 방법과, RELACS (Resist Enhancement Lithography Assisted by Chemical Shrink) 물질을 이용한 공정으로 콘택홀의 크기를 축소시키는 방법 등이 알려져 있다 (Laura J. Peters, "Resist Join the Sub-λ Revolution", Semiconductor International, Sep. 1999; Toshiyuki Toyoshima, "0.1㎛ Level contact hole pattern formation with KrF lithography by Resist Enhancement Lithography Assisted by Chemical Shrink", IEEE, 1998).
상기와 같은 방법 외에도, 노광장비의 한계 해상도를 뛰어 넘는 미세 콘택홀을 형성하기 위한 방법의 개발이 요구되고 있다.
본 발명의 목적은 반도체 소자의 콘택홀 크기를 감소시키는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 (a) 1차 콘택홀용 포토레지스트 패턴을 형성하는 단계; 및 (b) 상기 1차 포토레지스트 패턴 표면을 따라 고분자 코팅층을 형성함으로써 1차 패턴보다 CD (Critical Dimension)가 작은 2차 포토레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법을 제공한다.
상기 고분자 코팅층은 분자량 5,000~20,000의 고분자 화합물을 사용하여 형성하는데, 5,000~20,000 정도의 분자량을 갖는 고분자 화합물을 코팅 물성이 우수하여, 1차 콘택홀용 포토레지스트 패턴 내부로 균일하게 코팅되어 홀의 크기를 감소시킬 수 있다.
상기 (a) 단계의 1차 콘택홀용 포토레지스트 패턴은
(a-1) 피식각층 상부에 포토레지스트 조성물을 도포하여 포토레지스트 막을 형성하는 단계;
(a-2) 상기 포토레지스트 막을 노광하는 단계; 및
(a-3) 상기 결과물을 현상하여 원하는 콘택홀용 포토레지스트 패턴을 얻는 단계를 포함하는 과정에 의해서 형성된다.
이때 상기 (a-1) 단계의 포토레지스트 막은 3000Å 이하의 두께로 도포되는 것이 바람직하다.
한편, 상기 (b) 단계는 (b-1) 고분자 화합물을 1차 패턴 상부에 도포하는 단계; 및 (b-2) 상기 결과물을 베이크하는 단계를 포함한다.
상기 (b-1) 단계는 고분자 화합물을 1차 패턴 상부에 스핀 코팅으로 도포하는 것이 바람직하며, 코팅되는 고분자 화합물의 두께는 300~600Å인 것이 바람직하다.
또한, 상기 (a) 단계 수행후 (b) 단계 수행 전에 자외선 또는 e-빔을 이용하여 1차 포토레지스트 패턴을 경화시키는 단계를 더 포함할 수 있는데, 이러한 경화 공정을 수행하면 1차 포토레지스트 패턴과 고분자 코팅층과 상호작용을 일으키지 않으므로 수용성 고분자 코팅층뿐만 아니라 지용성 고분자 코팅층을 코팅할 수도 있다.
본 발명에서 사용 가능한 고분자 코팅층은 전술한 바와 같이, 분자량 5,000~20,000의 고분자 물질이면 무엇이든 사용 가능하나, 예를 들어 폴리비닐페놀, 폴리(3,3-메톡시-1-프로펜) 또는 폴리(메틸메트아크릴레이트 / 2-하이드록시에틸메트아크릴레이트) 등을 사용할 수 있다.
본 발명에서는 또한,
(a) 소정의 피식각막 상부에 1차 콘택홀용 포토레지스트 패턴을 형성하는 단계;
(b) 상기 1차 포토레지스트 패턴 표면을 따라 고분자 코팅층을 형성함으로써 1차 패턴보다 CD (Critical Dimension)가 작은 2차 포토레지스트 패턴을 형성하는 단계; 및
(c) 상기 결과물 전면에 건식 식각을 수행하여 상기 피식각막을 선택적으로 패터닝하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한 본 발명에서는 상기 방법에 의하여 얻어진 반도체 소자를 제공한다.
이하 본 발명을 도 1을 참고로 하여 상세히 설명한다.
본 발명에서는 우선, 반도체 기판 (10) 상의 피식각층 (11) 상부에 포토레지스트 조성물을 도포하여 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 노광한 다음, 이를 현상하여 1차 콘택홀용 포토레지스트 패턴 (12)을 얻는다. 이때 1차 콘택홀용 포토레지스트 패턴 (14)의 크기는 "a"이다.
그런 다음, 1차 콘택홀용 포토레지스트 패턴 (12)을 열을 가하거나, 자외선 또는 e-빔을 조사시켜 경화시켜서 경화된 1차 콘택홀용 포토레지스트 패턴 (14)을 얻는다.
다음, 경화된 1차 콘택홀용 포토레지스트 패턴 (14) 상부에 고분자 코팅층을 형성하는데, 이때 1차 포토레지스트 패턴 (14) 상부에 고분자 코팅층을 스핀 코팅하면 고분자 화합물이 패턴 내부 표면을 따라 균일하게 흘러 들어가 고분자 코팅층 (16)을 형성함으로써 2차 콘택홀용 포토레지스트 패턴을 얻는다. 이때 형성된 2차 콘택홀용 포토레지스트 패턴의 크기는 "b"로 상기 1차 콘택홀용 포토레지스트 패턴의 크기보다는 크게 감소하게 된다.
본 발명에서는 상기와 같이 노광장비의 한계 해상도에 비하여 훨씬 작은 크기를 갖는 2차 콘택홀용 포토레지스트 패턴을 형성할 수 있으므로 이를 식각마스크로 하여 피식각층을 식각하면 미세한 콘택홀을 형성할 수 있게 된다.
한편, 본 발명의 고분자 코팅층을 이용한 콘택홀 크기의 감소방법은 이미 레지스트 플로우 공정을 진행하였거나 RELACS 공정을 수행한 다음에도 수행할 수 있으므로 보다 더 작은 크기의 콘택홀을 형성할 수 있다는 장점이 있다.
이하 본 발명을 실시예에 의하여 상세히 설명한다. 단 실시예는 발명을 예시하는 것일 뿐 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
제조예 1. 고분자 코팅 물질의 제조 (1)
분자량 8,000의 폴리비닐페놀 1g을 PGMEA 용매 40g에 녹여 고분자 코팅 물질을 제조하였다.
제조예 2. 고분자 코팅 물질의 제조 (2)
분자량 9,000의 폴리(3,3-메톡시-1-프로펜) 1g을 PGMEA 용매 35g에 녹여 고분자 코팅 물질을 제조하였다.
제조예 3. 고분자 코팅 물질의 제조 (3)
(단계 1) 중합체의 합성
메틸메트아크릴레이트 7g, 2-하이드록시에틸메트아크릴레이트 3g, AIBN 0.25g을 PGMEA 용매 50g에 녹인 후 66℃에서 6시간 반응시킨 후 에테르에서 침전을 잡아 폴리(메틸메트아크릴레이트 / 2-하이드록시에틸메트아크릴레이트)를 얻었다 (수율 87%, 분자량 15,000).
(단계 2) 고분자 코팅 물질의 제조
상기 단계 1에서 제조한 폴리(메틸메트아크릴레이트 / 2-하이드록시에틸메트아크릴레이트) 1g을 PGMEA 용매 40g에 녹여 고분자 코팅 물질을 제조하였다.
실시예 1.
실리콘 웨이퍼 위에 클라리언트 (Clariant)사의 AX1120P (상용제품) 감광제를 코팅한 후 130℃에서 90초간 베이크하였다. 이 웨이퍼에 ASML사의 ArF 노광장비를 이용하여 노광시킨 후 130℃에서 90초간 다시 베이크하였다. 이 웨이퍼를 통상의 2.38중량% TMAH 현상액을 이용하여 현상하여 144nm의 1차 콘택홀용 포토레지스트 패턴을 얻었다 (도 2 참조).
상기와 같은 콘택홀이 형성된 웨이퍼에 e-빔을 쪼여 경화시켰다. 그런 다음, 상기 제조예 1에서 제조한 고분자 코팅 물질을 400Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 95nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 3 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 49nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
실시예 2.
상기 실시예 1의 1차 콘택홀용 포토레지스트 패턴이 형성된 웨이퍼에 UV를 쪼여 경화시켰다. 그런 다음, 상기 제조예 1에서 제조한 고분자 코팅 물질을 400Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 102nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 4 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 42nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
실시예 3.
상기 실시예 1의 1차 콘택홀용 포토레지스트 패턴이 형성된 웨이퍼에 e-빔을 쪼여 경화시켰다. 그런 다음, 상기 제조예 2에서 제조한 고분자 코팅 물질을 520Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 81nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 5 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 63nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
실시예 4.
상기 실시예 1의 1차 콘택홀용 포토레지스트 패턴이 형성된 웨이퍼에 UV를 쪼여 경화시켰다. 그런 다음, 상기 제조예 2에서 제조한 고분자 코팅 물질을 400Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 83nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 6 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 61nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
실시예 5.
상기 실시예 1의 1차 콘택홀용 포토레지스트 패턴이 형성된 웨이퍼에 e-빔을 쪼여 경화시켰다. 그런 다음, 상기 제조예 3에서 제조한 고분자 코팅 물질을 400Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 92nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 7 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 52nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
실시예 6.
상기 실시예 1의 1차 콘택홀용 포토레지스트 패턴이 형성된 웨이퍼에 UV를 쪼여 경화시켰다. 그런 다음, 상기 제조예 1에서 제조한 고분자 코팅 물질을 400Å 두께로 코팅한 후에 90℃에서 60초간 베이크 하여 98nm의 2차 콘택홀용 포토레지스트 패턴을 얻었다 (도 8 참조). 즉, 고분자 코팅을 수행하여 도 2에서보다 46nm 작은 콘택홀용 포토레지스트 패턴을 얻을 수 있었다.
이상에서 살펴본 바와 같이, 본 발명에서는 리소그래피 공정으로 형성된 1차 콘택홀용 포토레지스트 패턴 표면을 따라 고분자 코팅층을 형성함으로써 노광장비의 한계 해상도 이상의 미세한 패턴을 간단하게 형성할 수 있으며, 1차 포토레지스트 패턴을 경화시킨 후에 고분자 코팅을 수행하면 기존에는 사용할 수 없었던 지용성 고분자 코팅층을 포토레지스트 층 상부에 도포할 수 있다.
더욱이, 본 발명의 공정은 이미 레지스트 플로우 공정을 진행하였거나 RELACS 공정을 수행한 다음에도 추가로 수행할 수 있으므로 보다 더 작은 크기의 콘택홀을 형성할 수 있다는 장점이 있다.
도 1은 본 발명의 방법을 나타낸 개략 단면도.
도 2는 본 발명의 실시예에서 형성된 1차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 3은 본 발명의 실시예 1에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 4는 본 발명의 실시예 2에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 5는 본 발명의 실시예 3에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 6은 본 발명의 실시예 4에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 7은 본 발명의 실시예 5에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
도 8은 본 발명의 실시예 6에서 형성된 2차 콘택홀용 포토레지스트 패턴의 SEM 단면 사진.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 피식각층
12 : 1차 콘택홀용 포토레지스트 패턴
14 : 경화된 1차 콘택홀용 포토레지스트 패턴
16 : 고분자 코팅층
Claims (12)
- (a) 1차 콘택홀용 포토레지스트 패턴을 형성하는 단계; 및(b) 상기 1차 포토레지스트 패턴 표면을 따라 고분자 코팅층을 형성함으로써 1차 패턴보다 CD (Critical Dimension)가 작은 2차 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서,상기 고분자 코팅층은 분자량 5,000~20,000의 고분자 화합물을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서,상기 1차 콘택홀용 포토레지스트 패턴은(a-1) 피식각층 상부에 포토레지스트 조성물을 도포하여 포토레지스트 막을 형성하는 단계;(a-2) 상기 포토레지스트 막을 노광하는 단계; 및(a-3) 상기 결과물을 현상하여 원하는 콘택홀용 포토레지스트 패턴을 얻는 단계를 포함하는 과정에 의해서 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 3 항에 있어서,상기 (a-1) 단계의 포토레지스트 막은 3000Å 이하의 두께로 도포되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 (b) 단계는(b-1) 고분자 화합물을 1차 패턴 상부에 도포하는 단계; 및(b-2) 상기 결과물을 베이크하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 5 항에 있어서,상기 (b-1) 단계는 고분자 화합물을 1차 패턴 상부에 스핀 코팅하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 5 항에 있어서,상기 (b-1) 단계에서 코팅되는 고분자 화합물의 두께는 300~600Å인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서,상기 (a) 단계 수행후 (b) 단계 수행 전에 자외선 또는 e-빔을 이용하여 1차 포토레지스트 패턴을 경화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서,상기 고분자 코팅층은 지용성 고분자 층 또는 수용성 고분자 층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 9 항에 있어서,상기 고분자 층은 폴리비닐페놀, 폴리(3,3-메톡시-1-프로펜) 및 폴리(메틸메트아크릴레이트 / 2-하이드록시에틸메트아크릴레이트)로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- (a) 소정의 피식각막 상부에 1차 콘택홀용 포토레지스트 패턴을 형성하는 단계;(b) 상기 1차 포토레지스트 패턴 표면을 따라 고분자 코팅층을 형성함으로써 1차 패턴보다 CD (Critical Dimension)가 작은 2차 포토레지스트 패턴을 형성하는 단계; 및(c) 상기 결과물 전면에 건식 식각을 수행하여 상기 피식각막을 선택적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 11 항 기재의 방법에 의하여 얻어진 반도체 소자.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782325B1 (ko) * | 2006-11-10 | 2007-12-06 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR101523951B1 (ko) * | 2008-10-09 | 2015-06-02 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| WO2023043599A1 (en) * | 2021-09-15 | 2023-03-23 | Tokyo Electron Limited | Hybrid development of euv resists |
-
2003
- 2003-10-21 KR KR1020030073344A patent/KR20050038125A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2023043599A1 (en) * | 2021-09-15 | 2023-03-23 | Tokyo Electron Limited | Hybrid development of euv resists |
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