KR100802226B1 - 듀얼 다마신 패턴 형성 방법 - Google Patents

듀얼 다마신 패턴 형성 방법 Download PDF

Info

Publication number
KR100802226B1
KR100802226B1 KR1020060132045A KR20060132045A KR100802226B1 KR 100802226 B1 KR100802226 B1 KR 100802226B1 KR 1020060132045 A KR1020060132045 A KR 1020060132045A KR 20060132045 A KR20060132045 A KR 20060132045A KR 100802226 B1 KR100802226 B1 KR 100802226B1
Authority
KR
South Korea
Prior art keywords
dual damascene
formula
film
silicon
hard mask
Prior art date
Application number
KR1020060132045A
Other languages
English (en)
Inventor
이기령
허중군
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060132045A priority Critical patent/KR100802226B1/ko
Priority to US11/812,910 priority patent/US7811929B2/en
Priority to TW096124196A priority patent/TWI362718B/zh
Priority to CN200710122794A priority patent/CN100576502C/zh
Priority to JP2007234133A priority patent/JP2008160065A/ja
Application granted granted Critical
Publication of KR100802226B1 publication Critical patent/KR100802226B1/ko
Priority to US12/804,150 priority patent/US7994050B2/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Silicon Polymers (AREA)

Abstract

본 발명은 듀얼 다마신(dual damascene) 패턴 형성 방법에 관한 것으로, 보다 상세하게는 다기능 하드마스크 조성물을 준비하는 단계; 반도체 기판 상부에 배선층을 형성하는 단계; 상기 배선층 상에 질화막, 제1 저유전막, 식각 정지막 및 제2 저유전막이 순차적으로 적층된 적층 구조를 형성하는 단계; 상기 배선층 일부가 노출되도록 적층 구조를 식각하여 비아 홀(via hole)을 형성하는 단계; 상기 비아 홀을 포함한 제2 유전막 상부에 상기 다기능 하드마스크 조성물을 도포하여 다기능 하드마스크막을 형성하는 단계; 제1 유전막의 일측이 노출되도록 상기 결과 구조물에 대한 식각 공정을 실시하여 비아 홀보다 넓은 폭의 트랜치를 형성하는 단계; 및 상기 다기능 하드마스크막을 제거하는 세정 공정을 실시하는 단계를 포함함으로써, 공정 단계를 단축할 수 있는 듀얼 다마신 패턴 형성 방법에 관한 것이다.

Description

듀얼 다마신 패턴 형성 방법{Method for Forming Dual Damascene Pattern}
도 1a 내지 도 1d는 종래 방법에 따른 트랜치 제1 듀얼 다마신 패턴 형성 방법을 도시한 단면도이다.
도 2a 및 도 2d는 종래 방법에 따른 비아 제1 듀얼 다마신 패턴 형성 방법을 도시한 단면도이다.
도 3a 내지 도 3f는 종래 방법에 따른 비아 제1 듀얼 다마신 패턴 형성 방법을 도시한 단면도이다.
도 4a 내지 도 4e는 본 발명에 따른 듀얼 다마신 패턴 형성 방법을 도시한 단면도이다.
도 5a 및 도 5b는 다기능 하드마스크막의 코팅 특성 결과를 보여주는 SEM 사진이다.
도 6a 내지 도 6e는 다기능 하드마스크막이 형성된 기판의 반사율 시뮬레이션을 도시한 그래프이다.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21, 41, 111: 배선층
3, 23, 43, 113: 자기정렬 콘택 절연막
5, 25, 45, 115: 제1 저유전막 7, 27, 47, 117: 질화막
9, 29, 49, 119: 제2 저유전막 11, 53: 반사방지막
13, 31, 55, 123: 포토레지스트막 15, 33, 57, 127: 금속 물질
51: 갭 필 물질 121: 다기능 하드마스크 물질
125: 듀얼 다마신 공정에 의해 형성된 트랜치
본 발명은 듀얼 다마신(dual damascene) 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자 크기는 점차 서브-하프-마이크로(sub-half-micron) 영역으로 축소되는 반면, 성능 향상 및 신뢰도 측면에서의 회로 밀도(circuit density)는 증가하고 있다.
이에 따라, RC 지연이나, 구리 RIE(reactive ion etching) 및 원가 절감에 따른 문제뿐만 아니라, 소자 크기 축소에 의해 비트라인 패턴 등을 형성하는 패터닝 공정 시에 패턴이 브리지(bridge) 되거나, 붕괴(collapse) 문제점이 발생한다.
이러한 문제를 해결함과 동시에, 소자의 레이 아웃(layout)을 만족시키기 위한 듀얼 다마신 공정이 개발되었다. 듀얼 다마신 공정은 특히 소자 크기의 축소로 종래 식각 기술로는 금속 물질 패터닝이 불가능하다고 판단되는 경우나, 종래 금속 물질을 형성하는 딥 콘택(deep contact) 식각 공정에서 저유전막 물질을 매립하기 어려운 경우에 적용할 수 있다.
듀얼 다마신 공정에 의해 알루미늄 금속 배선과 산화막 콘택 라인 구조나, LSI 공정에서 RC 지연을 감소시키는 구리 금속 배선과 저유전상수 물질(Low-K)의 콘택 라인 구조가 형성된다.
보다 구체적으로 듀얼 다마신 공정은 식각 공정으로 얻어지는 구조 형태 따라 트랜치(trench) 제1 듀얼 다마신 공정 방법과 비아(via) 제1 듀얼 다마신 공정 방법으로 나눌 수 있다.
도 1a 내지 도 1d는 트랜치 제1 듀얼 다마신 공정 방법을 나타낸다.
상기 방법은 배선층(1) 상부에 자기 정렬 콘택(self align contact; 이하 “SAC”이라 칭함) 절연막(3), 제1 저유전막(5), 질화막(7), 제2 저유전막(9)을 순차적으로 형성하는 단계; 제1 저유전막(5) 일부가 노출되도록 질화막(7) 및 제2 유전막(9)을 식각하여 트렌치를 형성하는 단계(도 1a 참조); 상기 트렌치를 포함하는 상기 제2 유전막(9) 상부에 반사방지막(11)과 포토레지스트막(13)을 순차적으로 매립하는 단계; 상기 배선층(1) 일부가 노출되도록 식각 공정을 실시하여 상기 트랜치보다 작은 폭의 비아 홀을 형성하는 단계(도 1b 및 도 1c 참조); 및 상기 반사방지막(11)과 포토레지스트 물질(13)을 모두 제거한 다음, 금속 물질(15)을 매립하여 금속 배선을 형성하는 단계(도 1d 참조)를 포함한다.
하지만, 상기 방법은 보다 낮은 저유전상수(Low-K) 값을 얻기 위하여 제1 및 제2 저유전막을 식각 속도가 기존 유전막보다 높은 다공성(porous) 저유전 물질로 사용하게 되면서, 트렌치를 매립하는 포토레지스트 물질보다 식각 속도가 더 빨라 안정된 공정을 수행할 수 없다는 문제점이 있다.
도 2a 내지 도 2d와 도 3a 내지 도 3f는 비아 제1 듀얼 다마신 공정 방법을 나타내는 것으로, 상기 방법은 비아 홀 매립용 물질에 따라 두 종류로 구별된다.
우선, 도 2a 내지 도 2d는 비아 콘택홀을 포토레지스트로 물질로 매립하는 방법을 나타낸다.
상기 방법은 배선층(21) 상부에 SAC 절연막(23), 제1 저유전막(25), 질화막(27), 제2 저유전막(29)을 순차적으로 형성하는 단계; 상기 배선층(21)이 노출될 때까지 SAC 절연막(23), 제1 저유전막(25), 질화막(27), 제2 저유전막(29)을 순차적으로 식각하여 비아 홀을 형성하는 단계(도 2a 참조); 상기 비아 홀을 포함하는 상기 제2 유전막(29) 상부에 반사방지막(미도시)을 형성하는 단계(도 2b 참조); 상기 반사방지막 상부에 포토레지스트막(31) 패턴을 형성하는 단계(도 2c 참조); 및 상기 제 1 유전막(25) 일측이 노출될 때까지 상기 포토레지스트막(31) 패턴을 식각 마스크로 상기 결과 구조물을 식각하여 트랜치를 형성하는 단계(도 2d 참조); 및 상기 결과물에 대한 세정 공정을 수행하여 반사방지막 및 포토레지스트막(31) 패턴을 모두 제거한 다음, 금속 물질(33)을 매립하여 금속 배선을 형성하는 단계(도 2e 참조)를 포함한다.
하지만, 상기 방법의 경우 이용되는 포토레지스트는 식각 선택비가 낮기 때문에, 후속 식각 공정을 안정되게 수행할 수 없다는 단점이 있다.
도 3a 내지 도 3f는 비아 콘택홀을 통상적인 갭 필(Gap fill) 물질로 매립하는 방법을 나타낸다.
상기 방법은 배선층(41) 상부에 SAC 절연막(43), 제1 저유전막(45), 질화 막(47), 제2 저유전막(49)을 순차적으로 형성하는 단계; 상기 배선층(41)이 노출될 때까지 SAC 절연막(43), 제1 저유전막(45), 질화막(47), 제2 저유전막(49)을 순차적으로 식각하여 비아 홀을 형성하는 단계(도 3a 참조); 상기 비아 홀을 포함하는 상기 제2 유전막(49) 상부에 갭 필 물질(51)을 형성하는 단계(도 3b 참조); 상기 제2 유전막(49)이 노출될 때까지 평탄화 공정을 수행한 다음(도 3c 참조), 제2 유전막(49) 및 갭 필 물질(51)을 포함하는 전면에 반사방지막(53) 및 포토레지스트막(55) 패턴을 형성하는 단계(도 3d 참조); 상기 제1 저유전막(45)이 노출될 때까지 상기 포토레지스트막(55) 패턴을 식각 마스크로 결과 구조물에 대한 식각 공정을 수행하여 상기 비아 홀 보다 폭이 넓은 트렌치를 형성하는 단계(도 3e 참조); 상기 결과물에 대한 세정 공정을 수행하여 반사방지막(53) 및 포토레지스트막(55) 패턴을 모두 제거한 다음, 금속 물질(57)을 매립하여 금속 배선을 형성하는 단계(도 3f 참조)를 포함한다.
하지만, 상기 갭 필 물질은 종래 반사방지막처럼 기판 반사율(substrate reflectivity)을 제어하는 기능이 없어 반사방지막 형성 단계를 포함하기 때문에, 공정 단계가 복잡하다는 단점이 있다.
한편, 반도체 소자가 점점 미세화되어감에 따라, 80nm 이하 급의 패턴을 형성하기 위한 식각 공정 시에 하드마스크로 폴리실리콘, 텅스텐, 질화막 및 산화막의 적층 구조를 사용하는 대신 하부 배선층에 대해 식각 선택비를 확보할 수 있고, 포토레지스트나 반사방지막보다 식각 속도가 빠른 절연막/비정질 탄소층의 적층 구조를 사용한다.
하지만, 상기 절연막/비정질 탄소층을 사용하는 공정은 공정 단계가 복잡할 뿐만 아니라, 막 형성 시에 화학 기상 증착 방법(CVD) 등의 공정을 실시하기 때문에 제조 원가가 높다.
이에, 근래에는 유기 반사방지막과 더불어 하드마스크막의 역할을 동시에 수행할 수 있는 다기능 하드마스크막을 개발하여 공정을 단순화시키려는 노력이 시도되고 있다.
이에 따라 개발된 다기능 하드마스크 물질은 유기 반사방지막의 역할도 함께 수행하기 위하여 조성물 내에서 가교 결합을 형성하도록 설계된 폴리머와 노광 광원의 파장대에서 큰 흡광도를 가지는 광흡수제 및 상기 가교 결합을 활성화시키는 촉매로 가교제나, 열산발생제를 포함한다. 더욱이, 다기능 하드마스크막은 비정질 탄소층이나 하부층에 대한 식각 내성 확보를 위해 다량의 규소(Si)를 포함하고 있으며, 스핀 온 코팅(spin on coating) 방법으로 형성되기 때문에 토폴러지(topology)에 대해 영향받지 않는다.
본 발명은 상기 문제점을 개선하기 위하여 안출된 발명으로서, 비아 제1 듀얼 다마신 공정 시에 규소가 다량 함유된 반사방지막을 이용하여 비아 콘택홀을 매립하는 단계를 포함함으로써, 금속 배선 공정 단계의 단순화를 가져오는 듀얼 다마신 패턴 형성 방법을 제공한다.
상기 목적을 달성하기 위하여, 본 발명에서는
규소(Si) 분자 함량이 화합물 총 중량에 대해 20∼45 중량%인 규소 함유 수지를 베이스 수지로 포함하는 다기능 하드마스크 조성물을 준비하는 단계;
반도체 기판 상부에 배선층을 형성하는 단계;
상기 배선층 상에 자기 정렬 콘택용 질화막, 제1 저유전막, 식각 정지막 및 제2 저유전막이 순차적으로 적층된 적층 구조를 형성하는 단계;
상기 배선층이 노출되도록 적층 구조를 선택 식각하여 비아 홀을 형성하는 단계;
상기 비아 홀을 포함한 상기 제2 유전막 상부에 상기 다기능 하드마스크 조성물을 도포하여 다기능 하드마스크막을 형성하는 단계;
상기 비아홀 양측에 위치하는 상기 제1 유전막의 일부가 노출되도록 상기 결과 구조물에 대한 선택 식각 공정을 실시하여 비아 홀보다 넓은 폭을 가지는 트랜치를 형성하는 단계; 및
상기 다기능 하드마스크막을 제거하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법을 제공한다.
상기 방법은 다기능 하드마스크막 제거 공정 후에, 후속 공정으로 형성된 트랜치 내부를 금속 물질로 매립하여 금속 배선을 형성하는 단계를 더 포함할 수 있다.
상기 다기능 하드마스크 조성물은 i) 조성물 총 중량에 대하여 30∼70 중량부의 규소 함유 수지 및 ii) 잔량의 유기용매를 주성분으로 포함하고; 선택적으로 iii) 하기 화학식 1 또는 2의 화합물을 포함하고; 선택적으로 iv) 열산발생제 또는 광산발생제를 더 포함한다.
[화학식 1]
Figure 112006095105741-pat00001
[화학식 2]
Figure 112006095105741-pat00002
상기 식에서, Ra∼Rd는 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5 의 알킬기를 나타내며, e는 5~500의 정수이고, f는 0∼5의 정수이고, g는 1∼5의 정수이다.
상기 화학식 1의 화합물의 분자량은 500∼50000이다.
상기 규소 함유 수지의 분자량은 300∼30,000이다.
이때, 상기 규소 함유 수지는 하기 화학식 3의 화합물 내지 화학식 7의 화합물 중 선택된 하나 이상을 베이스 수지로 포함한다.
[화학식 3]
Figure 112006095105741-pat00003
상기 식에서, R1~R2는 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5 의 알킬기를 나타내며, m, n 및 o 는 1∼10의 정수이다.
[화학식 4]
Figure 112006095105741-pat00004
상기 식에서, R3은 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5의 알킬기, 치환되거나 치환되지 않은 C3∼C8의 사이클로알킬기 또는 치환되거나 치환되지 않은 C5∼C12의 방향족기를 나타내고, x 및 y는 0∼5의 정수이다.
[화학식 5]
Figure 112006095105741-pat00005
상기 식에서, R4~R9은 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5 의 알킬기를 나타내며, a 및 b는 1∼100의 정수이고, w 및 z는 0∼5의 정수이다.
[화학식 6]
Figure 112006095105741-pat00006
상기 R10은 (CH2)kSi(OR')3이고, 이때 R'은 수소, 직쇄 또는 측쇄의 C1∼C10 알킬이며, k는 1∼10의 정수이다.
[화학식 7]
Figure 112006095105741-pat00007
보다 바람직하게, 상기 화학식 2는 [2-(3,4-에폭시사이클로헥실)에틸]-헵타이소부틸 치환된-PSS (PSS-[2-(3,4-Epoxycyclohexyl)ethyl]-Heptaisobutyl substituted)이고, 상기 화학식 3은 폴리[디메틸실록산-co-(2-(3,4-에폭시사이클로헥실)에틸)메틸실록산]이며, 상기 화학식 4는 옥타(트리메톡시실릴메틸)로 치환된 피에스에스 (PSS-octa(trimethoxysilylmethyl)substituted) 또는 옥타(트리메톡시실릴에틸)로 치환된 피에스에스 (PSS-octa(trimethoxysilylethyl)substituted) 화합물 등을 포함한다. 본 발명에서는 NCH 087(니싼 공업화학제)을 이용하였다.
상기 규소 함유 수지는 조성물 100 중량부에 대해 30~70 중량부의 양으로 포함된다.
상기 유기용매는 메틸 3-메톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 프로필렌글리콜 메틸에테르아세테이트, 사이클로헥사논, 2-헵타논, 에틸락테이트 및 이들의 조합으로 이루어진 군으로부터 선택된 것이다.
상기 화학식 1 또는 2의 화합물은 규소 함유 수지 100 중량부에 대해 20~200 중량부의 양으로 포함되고, 열산 발생제 또는 광산발생제는 규소 함유 수지 100 중량부에 대해 1~20 중량부의 양으로 포함한다.
상기 열산발생제는 하기 화학식 8 또는 화학식 9의 화합물을 사용한다.
[화학식 8]
Figure 112006095105741-pat00008
[화학식 9]
Figure 112006095105741-pat00009
상기 식에서, A 는 설포닐기를 포함하는 작용기이고, n 은 0 또는 1 이다.
상기 광산발생제는 프탈이미도트리플루오로메탄설포네이트, 디니트로벤질토실레이트, n-데실디설폰, 나프틸이미도트리플루오로메탄설포네이트, 디페닐파라메톡시페닐 설포늄트리플레이트, 디페닐파라톨루에닐 설포늄트리플레이트, 디페닐파라이소부틸페닐 설포늄트리플레이트, 트리페닐 헥사플루오로 아르세네이트, 트리페닐 헥사플루오로 안티모네이트, 트리페닐설포늄 트리플레이트 및 디부틸나프틸설포늄 트리플레이트로 이루어진 군으로부터 하나 이상 선택된다.
이하, 본 발명을 도면을 들어 상세히 설명한다.
도 4a 내지 도 4e는 본 발명에 따른 다기능 하드마스크막을 이용한 듀얼 다마신 패턴 형성 방법의 공정 단면도를 도시한다.
도 4a는 배선층(111) 상부에 SAC 절연막(113), 제1 저유전막(115), 질화막(117), 제2 저유전막(119)을 순차적으로 적층한 다음, 이 적층 구조를 상기 배선층(111) 일부가 노출되도록 순차적으로 식각하여 비아 홀을 형성한 공정 단면도를 도시한다.
이때, 상기 제2 저유전막은 낮은 저유전상수(Low-K) 값을 가지는 물질이면 특별히 한정하지 않으나, HDP 산화막(high density plasma oxide), BPSG(borophosphosilicate glass) 및 TEOS (tetraethoxysilicate glass) 등의 산화막 물질이나, HSQ(hydrogen silses-quioxane), MSQ(methyl silses-quioxane) 또는 PSQ (phenyl silses-quioxane)등의 SOG (spin-on glass) 물질 또는 SiON, SRON(silicon rich oxy-nitride) 등의 질화막 물질 중 하나를 사용하는 것이 바람직하다.
도 4b는 상기 비아 홀을 포함하는 제2 유전막(119) 상부에 스핀 온 코팅법으로 다기능 하드마스크막(121)을 형성한 구조를 도시한다.
통상 기판반사율은 물질 고유의 광학적 상수인 굴절률(n), 흡광계수(k) 및 물질의 두께에 의해 조절할 수 있으며, 기판 반사율이 낮아야 패터닝 공정을 용이하게 실시할 수 있다. 하지만, 굴절률(n) 값은 폴리머의 주쇄에 의존하기 때문에 변경이 쉽지 않은 반면, 흡광 계수나 코팅 시 조절되는 두께는 공정 시에 발색단(chromophore)의 로딩 (loading) 양에 의해 쉽게 조절할 수 있다. 따라서, 기판반사율을 낮추고, 선폭(Critical dimension)의 균일도를 증대시키기 위해서는 상기 다기능 하드마스크막의 두께를 적절히 조절하는 것이 가장 바람직하다.
예를 들면, 본 발명의 다기능 하드마스크막은 중합체 총 중량에 대하여 20∼45 중량%의 규소를 포함하는 중합체를 주성분으로 포함하면서, 굴절률이 1.6∼1.8의 값을 가지는 물질로서, 기판 반사율이 1%이하, 바람직하게는 0.05~0.001%의 값을 얻을 수 있는 두께로 형성하는 것이 바람직하다. 보다 바람직하게는 비아 홀을 전부 매립하면서, 기판반사율을 낮추기 위하여 스핀 코팅 방법에 의해 상기 제2 유전막 상부로부터 300∼1300Å, 바람직하게는 300∼500Å 또는 800∼1000Å, 더욱 바람직하게는 340∼460Å 두께로 형성한다.
이때, 상기 다기능 하드마스크막은 종래 반사방지막과 같은 기판반사율을 제어하는 기능을 가지기 때문에, 후속 공정으로 반사방지막을 따로 형성할 필요가 없으므로 공정 단계의 단순화를 가져올 수 있다.
또한, 상기 다기능 하드마스크막은 코팅 효과가 우수하기 때문에, 비아 홀이 격리되어 있는 영역이나, 조밀한 영역 매립 시에 보이드(void)나, 단차가 발생하지 않는다. 또한, 포토레지스트 물질과의 계면에서 섞이는 현상(intermixing)이 발생하지 않는다.
도 4c는 상기 다기능 하드마스크막(121)의 상부 소정 영역에 포토레지스트막(123) 패턴을 형성한 구조를 도시한다.
도 4d는 상기 포토레지스트막(123) 패턴을 식각 마스크로 상기 제1 유전막(115)의 일측이 노출되도록 상기 결과 구조물에 대한 식각 공정을 실시하여 비아 홀 보다 넓은 폭을 가지는 트렌치(125)를 형성한 공정 단면도를 도시한다.
이때, 상기 트랜치는 비아 트랜치와 도선 트랜치가 상하 적층되어 있는 듀얼 다마신 배선용 트랜치이다.
또한, 상기 다기능 하드마스크막 및 적층 구조에 대한 식각 공정은 CF4, C4F6, CH2F2, CHF3, O2 및 Ar 등을 하나 이상 혼합한 식각 가스를 이용하여 수행된다.
도 4e는 상기 결과물에 대하여 포토레지스트막(123) 패턴 및 다기능 하드마스크막(121)을 제거하는 세정 공정(strip) 공정을 실시한 다음, 트랜치(125) 내부에 금속 물질(127)을 매립하여 금속 배선을 형성한 구조를 도시한다.
이때, 상기 세정 공정은 플루오린(fluorine)이나 알칼리 계통의 케미컬을 사용하는 습식 공정으로 수행된다.
전술한 바와 같이, 본 발명에서는 갭 필 물질로, 기판 반사율을 조절할 수 있는 반사방지막의 특성 및 코팅 효과를 가지는, 규소가 다량 함유된 다기능 하드 마스크 물질을 사용함으로써, 반사방지막 형성 공정 단계를 수행할 필요가 없어 공정의 단순화를 가져온다.
또한, 듀얼 다마신 공정에 사용되는 갭 필 물질은 유전막과 비교하여 적절한 식각 속도를 가져야 하는데, 본 발명에서 갭 필 물질로 사용되는 다기능 하드마스크는 규소 함유량에 따라 식각률을 조절하는 것이 가능하다.
예를 들어, 트랜치 공정 시에 갭 필 물질의 식각 속도가 저유전막보다 느린 경우, 식각 종류 후에 트랜치 내부의 저유전막 표면에 크라운(crown) 또는 펜스(fence)라고 불리는 결점이 생성된다. 이 결점은 후속 금속 배선 형성 공정 시에 금속 물질의 시드(seed)층 증착이나, 플래팅(plating) 시 문제를 발생시킨다. 또한, 트랜치 공정 시에 갭 필 물질의 식각 속도가 저유전막 보다 빠른 경우, 비아 홀 아래까지 식각되어 하부 배선층에 손상을 가져온다. 더욱이, 저유전막으로 다공성 저유전막을 사용하는 경우, 트랜치 식각 시 보다 빠른 다기능 하드마스크의 식각 속도가 요구된다.
따라서, 본 발명에서는 규소 함유량을 조절하여 적절한 식각률을 얻을 수 있는 다기능 하드마스크를 갭 필 물질로 사용함으로써, 다양한 저유전막을 사용할 수 있다.
이하 본 발명에서 다기능 하드마스크막의 코팅 특성 정도를 실시예에 의하여 상세히 설명한다. 단 실시예는 본 발명의 일부를 예시하는 것일 뿐, 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
실시예 1. 다기능 하드마스크의 코팅 특성 실험
반도체 기판상에 Ti/TiN/TiN 340Å, 텅스텐 500Å 및 하드마스크 질화막 1500Å을 순차적으로 적층하여 비트라인 패턴을 형성한 다음, 그 상부에 1300Å 두께로 다기능 하드마스크막(NCH 087, 니싼 공업화학제)을 스핀 코팅하여 형성하였다. 그 결과물의 단면을 SEM을 이용하여 90도 및 60도 기울기(tilt)로 측정하였다.
이때 형성된 다기능 하드마스크막은 90도 뿐만 아니라(도 5a 참조), 60도에서도(도 5b 참조) 보이드(void) 없이 평탄하게 형성되었음을 알 수 있다.
실시예 2. 다기능 하드마스크막 코팅 후 기판반사율 측정
피식각층 상부에 HDP 산화막 및 스핀 코팅 방법에 의한 다기능 하드마스크막(NCH 087, 니싼 공업화학제)을 두께를 달리하여 순차적으로 적층한 후, 다기능 하드마스크의 흡광계수와 두께(X축)에 따른 기판반사율(Y축)을 측정하였다. 이 시뮬레이션 결과를 도 6a 내지 도 6d에 나타내었다.
도 6a 내지 도 6c의 그래프를 살펴보면, 다기능 하드마스크막의 두께가 300∼500Å (k 값은 0.3∼0.6) 또는 800∼1000Å (k 값은 0.2∼0.5)으로 형성되었을 때 기판반사율이 1.0% 이하의 값을 가지는 것을 알 수 있다. 특히, 저유전막 상부에 형성되는 다기능 하드마스크막 두께가 340∼460Å일 때 K값이 0.4∼0.5으로 가장 바람직한 것을 알 수 있다.
또한, 도 6d는 700∼1300Å 두께의 HDP 산화막 상부에 형성된 다기능 하드마스크막의 두께 변화에 따라 얻어지는 흡광 계수 값을 나타내고 있는데, 이를 살펴보면 안정된 패터닝 공정 조건을 얻기 위해서는 HDP 두께에 따라 다기능 하드마스크의 적정 두께(300Å 이상) 또한 달라지는 것을 알 수 있다.
이러한 결과로 저유전막 상부에 형성된 다기능 하드마스크막의 두께가 높을 경우, 트랜치 식각 시에 포토레지스트의 손실량이 많기 때문에 유기반사방지막과 같이 최소 두께로 설정되는 것이 바람직하다는 것을 알 수 있다.
전술한 바와 같이, 본 발명에서는 비아 제1 듀얼 다마신 공정에서 갭 필 물질로서 기판 반사율을 조절할 수 있는 반사방지막의 특성 및 갭 필 물질의 특성을 가지는 다량의 규소가 함유된 다기능 하드마스크 물질을 사용함으로써, 반사방지막 형성 공정 단계를 수행할 필요가 없어 공정의 단순화를 가져올 뿐만 아니라, 다기능 하드마스크 상에 포함된 규소 함유량을 조절하여 저유전막에 대한 적절한 식각률을 얻을 수 있다.

Claims (17)

  1. 규소(Si) 분자 함량이 화합물 총 중량에 대해 20∼45 중량%인 규소 함유 수지를 베이스 수지로 포함하는 다기능 하드마스크 조성물을 준비하는 단계;
    반도체 기판 상부에 배선층을 형성하는 단계;
    상기 배선층 상에 자기 정렬 콘택용 질화막, 제1 저유전막, 식각 정지막 및 제2 저유전막이 순차적으로 적층된 적층 구조를 형성하는 단계;
    상기 배선층이 노출되도록 적층 구조를 선택 식각하여 비아 홀을 형성하는 단계;
    상기 비아 홀을 포함한 상기 제2 유전막 상부에 상기 다기능 하드마스크 조성물을 도포하여 다기능 하드마스크막을 형성하는 단계;
    상기 비아홀 양측에 위치하는 상기 제1 유전막의 일부가 노출되도록 상기 결과 구조물에 대한 선택 식각 공정을 실시하여 비아 홀보다 넓은 폭을 가지는 트랜치를 형성하는 단계; 및
    상기 다기능 하드마스크막을 제거하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 방법은 세정 공정 후, 후속 공정으로 형성된 트랜치 내부를 금속 물질로 매립하여 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 다기능 하드마스크 조성물은 i) 조성물 100 중량부에 대하여 30∼70 중량부의 규소 함유 수지 및 ii) 잔량의 유기용매를 주성분으로 포함하고;
    선택적으로 iii) 하기 화학식 1 또는 2의 화합물을 포함하고;
    선택적으로 iv) 열산발생제 또는 광산발생제를 더 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법:
    [화학식 1]
    Figure 112006095105741-pat00010
    [화학식 2]
    Figure 112006095105741-pat00011
    상기 식에서, Ra∼Rd는 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5 의 알킬기이고, e는 5~500의 정수이며, f는 0∼5의 정수이고, g는 1∼5의 정수이다.
  4. 제3항에 있어서,
    상기 규소 함유 수지의 분자량은 300∼30,000인 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  5. 제3항에 있어서,
    상기 규소 함유 수지는 조성물 100 중량부에 대해 30∼70 중량부의 양으로 포함되고, 상기 화학식 1 또는 2의 화합물은 규소 함유 수지 100 중량부에 대해 20~200 중량부로 포함하고, 상기 열산발생제 또는 광산발생제는 규소 함유 수지 100 중량부에 대해 1~20 중량부의 양으로 포함하고, 잔량의 상기 유기용매를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  6. 제3항에 있어서,
    상기 규소 함유 수지는 하기 화학식 3 내지 화학식 7로 표시된 화합물 중에서 선택된 하나 이상의 화합물을 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법:
    [화학식 3]
    Figure 112006095105741-pat00012
    [화학식 4]
    Figure 112006095105741-pat00013
    [화학식 5]
    Figure 112006095105741-pat00014
    [화학식 6]
    Figure 112006095105741-pat00015
    [화학식 7]
    Figure 112006095105741-pat00016
    상기 식에서, R1~R2 및 R4~R9는 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5 의 알킬기이고, R3은 각각 수소 또는 치환되거나 치환되지 않은 직쇄 또는 측쇄 C1∼C5의 알킬기, 치환되거나 치환되지 않은 C3∼C8의 사이클로알킬기 또는 치환되거나 치환되지 않은 C5∼C12의 방향족기이며, R10은 (CH2)kSi(OR')3이고, R'은 수소, 직쇄 또는 측쇄의 C1∼C10 알킬이며, m, n, o 및 k는 1∼10의 정수이고, x, y, w 및 z는 0∼5의 정수이며, a 및 b는 1∼100의 정수이다.
  7. 제6항에 있어서,
    상기 규소 함유 수지는 [2-(3,4-에폭시사이클로헥실)에틸]-헵타이소부틸 치환된-PSS, 폴리[디메틸실록산-co-(2-(3,4-에폭시사이클로헥실)에틸)메틸실록산], 옥타(트리메톡시실릴메틸)로 치환된 피에스에스 및 옥타(트리메톡시실릴에틸)로 치환된 피에스에스로 이루어진 군으로부터 선택된 하나 이상의 화합물을 포함하는 것 을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  8. 제3항에 있어서,
    상기 유기용매는 메틸 3-메톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 프로필렌글리콜 메틸에테르아세테이트, 사이클로헥사논, 2-헵타논 및 에틸락테이트로 이루어진 군으로부터 선택된 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  9. 제3항에 있어서,
    상기 열산발생제는 하기 화학식 8 또는 화학식 9의 화합물인 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법:
    [화학식 8]
    Figure 112006095105741-pat00017
    [화학식 9]
    Figure 112006095105741-pat00018
    상기 식에서, A 는 설포닐기를 포함하는 작용기이고, n 은 0 또는 1 이다.
  10. 제3항에 있어서,
    상기 광산발생제는 프탈이미도트리플루오로메탄설포네이트, 디니트로벤질토실레이트, n-데실디설폰, 나프틸이미도트리플루오로메탄설포네이트, 디페닐파라메톡시페닐 설포늄트리플레이트, 디페닐파라톨루에닐 설포늄트리플레이트, 디페닐파라이소부틸페닐 설포늄트리플레이트, 트리페닐 헥사플루오로 아르세네이트, 트리페닐 헥사플루오로 안티모네이트, 트리페닐설포늄 트리플레이트 및 디부틸나프틸설포늄 트리플레이트로 이루어진 군으로부터 하나 이상 선택된 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제2 저유전막은 산화막, 스핀온글라스 물질 또는 질화막로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  12. 제11항에 있어서,
    상기 산화막은 HDP, BPSG 및 TEOS 중에서 선택된 것이고,
    상기 스핀온글라스 물질은 HSQ, MSQ 및 PSQ 중에서 선택된 것이며,
    상기 질화막은 SiON 또는 SRON(silicon rich oxy-nitride)인 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  13. 제1항에 있어서,
    상기 다기능 하드마스크막의 굴절률은 1.6∼1.8인 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  14. 제1항에 있어서,
    상기 다기능 하드마스크막의 두께는 기판 반사율값이 1%이하가 되도록 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  15. 제14항에 있어서,
    상기 다기능 하드마스크막의 두께는 기판 반사율값이 0.05~0.001%가 되도록 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  16. 제1항에 있어서,
    상기 트랜치 형성을 위한 식각 공정은 CF4, C4F6, CH2F2, CHF3, O2, Ar 및 이들의 혼합가스로 수행되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
  17. 제1항에 있어서,
    상기 다기능 하드마스크 제거 공정은 플루오린 또는 알칼리 케미컬을 사용하는 습식 공정으로 수행되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
KR1020060132045A 2006-12-21 2006-12-21 듀얼 다마신 패턴 형성 방법 KR100802226B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020060132045A KR100802226B1 (ko) 2006-12-21 2006-12-21 듀얼 다마신 패턴 형성 방법
US11/812,910 US7811929B2 (en) 2006-12-21 2007-06-22 Method for forming dual damascene pattern
TW096124196A TWI362718B (en) 2006-12-21 2007-07-03 Method for forming dual damascene pattern
CN200710122794A CN100576502C (zh) 2006-12-21 2007-07-09 形成双重镶嵌图案的方法
JP2007234133A JP2008160065A (ja) 2006-12-21 2007-09-10 デュアルダマシンパターンの形成方法
US12/804,150 US7994050B2 (en) 2006-12-21 2010-07-15 Method for forming dual damascene pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060132045A KR100802226B1 (ko) 2006-12-21 2006-12-21 듀얼 다마신 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR100802226B1 true KR100802226B1 (ko) 2008-02-11

Family

ID=39342817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060132045A KR100802226B1 (ko) 2006-12-21 2006-12-21 듀얼 다마신 패턴 형성 방법

Country Status (5)

Country Link
US (2) US7811929B2 (ko)
JP (1) JP2008160065A (ko)
KR (1) KR100802226B1 (ko)
CN (1) CN100576502C (ko)
TW (1) TWI362718B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022231712A1 (en) * 2021-04-29 2022-11-03 Intel Corporation An electronic substrate having an embedded etch stop to control cavity depth in glass layers therein

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법
KR100851922B1 (ko) * 2007-08-31 2008-08-12 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8143138B2 (en) * 2008-09-29 2012-03-27 Applied Materials, Inc. Method for fabricating interconnect structures for semiconductor devices
JP5532826B2 (ja) * 2009-11-04 2014-06-25 富士通セミコンダクター株式会社 半導体素子の製造方法
WO2011059967A2 (en) * 2009-11-10 2011-05-19 Georgia Tech Research Corporation Polyhedral oligomeric silsesquioxane compositions, methods of using these compositions, and structures including these compositions
KR101113327B1 (ko) * 2009-12-29 2012-03-13 주식회사 하이닉스반도체 관통전극을 갖는 반도체소자 및 그 제조방법
US9349606B2 (en) 2012-05-02 2016-05-24 Lam Research Corporation Metal hardmask all in one integrated etch
KR20140083696A (ko) * 2012-12-26 2014-07-04 제일모직주식회사 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
US9741563B2 (en) * 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280036B1 (ko) 1990-09-21 2001-01-15 기타지마 요시토시 위상 시프트층을 갖는 포토마스크, 그 제조방법 및 수정방법
KR20020077174A (ko) * 2001-03-30 2002-10-11 제이에스알 가부시끼가이샤 듀얼 다마신 구조의 형성 방법
KR20070097409A (ko) * 2004-09-30 2007-10-04 스미토모 베이클라이트 가부시키가이샤 수지 조성물, 폴리이미드 수지 조성물, 폴리벤조옥사졸 수지 조성물, 바니시, 수지막 및 이를 이용한 반도체 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08269293A (ja) * 1995-03-30 1996-10-15 Toray Dow Corning Silicone Co Ltd 硬化性剥離剤組成物
JPH08301954A (ja) * 1995-04-28 1996-11-19 Toray Dow Corning Silicone Co Ltd 硬化性剥離剤組成物
JPH10140078A (ja) * 1996-11-14 1998-05-26 Toray Dow Corning Silicone Co Ltd 被覆用無溶剤型硬化性シリコーン組成物
CN1187036C (zh) 1997-10-14 2005-02-02 普罗克特和甘保尔公司 含有中链支化表面活性剂的个人清洁组合物
US5883006A (en) * 1997-12-12 1999-03-16 Kabushiki Kaisha Toshiba Method for making a semiconductor device using a flowable oxide film
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US7122288B2 (en) 2000-03-28 2006-10-17 Fujitsu Limited Negative resist composition, a method for forming a resist pattern thereof, and a method for fabricating a semiconductor device
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
EP1521797A4 (en) * 2002-07-11 2006-12-20 Ibm ANTI-REFLECTIVE SILICONE-CONTAINING COMPOSITIONS AS A HARD MASK LAYER
CN1279603C (zh) 2002-08-12 2006-10-11 联华电子股份有限公司 形成双镶嵌结构的方法
JP2004119950A (ja) * 2002-09-30 2004-04-15 Sony Corp 半導体装置の製造方法
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
US6858528B2 (en) * 2003-03-20 2005-02-22 Intel Corporation Composite sacrificial material
US7223517B2 (en) * 2003-08-05 2007-05-29 International Business Machines Corporation Lithographic antireflective hardmask compositions and uses thereof
US7309448B2 (en) * 2003-08-08 2007-12-18 Applied Materials, Inc. Selective etch process of a sacrificial light absorbing material (SLAM) over a dielectric material
US7128412B2 (en) * 2003-10-03 2006-10-31 Xerox Corporation Printing processes employing intermediate transfer with molten intermediate transfer materials
JP4513399B2 (ja) 2004-04-27 2010-07-28 旭硝子株式会社 感光性樹脂組成物及びその塗膜硬化物
US20050266691A1 (en) * 2004-05-11 2005-12-01 Applied Materials Inc. Carbon-doped-Si oxide etch using H2 additive in fluorocarbon etch chemistry
US7632756B2 (en) * 2004-08-26 2009-12-15 Applied Materials, Inc. Semiconductor processing using energized hydrogen gas and in combination with wet cleaning
US7235479B2 (en) * 2004-08-26 2007-06-26 Applied Materials, Inc. Organic solvents having ozone dissolved therein for semiconductor processing utilizing sacrificial materials
JP2005072615A (ja) 2004-10-29 2005-03-17 Hitachi Chem Co Ltd シリカ系被膜形成用組成物、シリカ系被膜、シリカ系被膜の製造方法及び電子部品
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
US7241707B2 (en) * 2005-02-17 2007-07-10 Intel Corporation Layered films formed by controlled phase segregation
US8025811B2 (en) * 2006-03-29 2011-09-27 Intel Corporation Composition for etching a metal hard mask material in semiconductor processing
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280036B1 (ko) 1990-09-21 2001-01-15 기타지마 요시토시 위상 시프트층을 갖는 포토마스크, 그 제조방법 및 수정방법
KR20020077174A (ko) * 2001-03-30 2002-10-11 제이에스알 가부시끼가이샤 듀얼 다마신 구조의 형성 방법
KR20070097409A (ko) * 2004-09-30 2007-10-04 스미토모 베이클라이트 가부시키가이샤 수지 조성물, 폴리이미드 수지 조성물, 폴리벤조옥사졸 수지 조성물, 바니시, 수지막 및 이를 이용한 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022231712A1 (en) * 2021-04-29 2022-11-03 Intel Corporation An electronic substrate having an embedded etch stop to control cavity depth in glass layers therein

Also Published As

Publication number Publication date
JP2008160065A (ja) 2008-07-10
CN101207072A (zh) 2008-06-25
US7811929B2 (en) 2010-10-12
TWI362718B (en) 2012-04-21
CN100576502C (zh) 2009-12-30
US20080268641A1 (en) 2008-10-30
TW200828501A (en) 2008-07-01
US20100311239A1 (en) 2010-12-09
US7994050B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
KR100802226B1 (ko) 듀얼 다마신 패턴 형성 방법
US7323407B2 (en) Method of fabricating dual damascene interconnections of microelectronic device using diffusion barrier layer against base material
US6319821B1 (en) Dual damascene approach for small geometry dimension
US6358842B1 (en) Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US7157366B2 (en) Method of forming metal interconnection layer of semiconductor device
US7291553B2 (en) Method for forming dual damascene with improved etch profiles
US7109119B2 (en) Scum solution for chemically amplified resist patterning in cu/low k dual damascene
KR101550471B1 (ko) 포토리소그래피 공정을 위한 비공유성으로 가교 가능한 물질
US20080176404A1 (en) Method for fabricating semiconductor device
US20130001781A1 (en) STRUCTURES AND METHODS FOR PHOTO-PATTERNABLE LOW-k (PPLK) INTEGRATION
US6589711B1 (en) Dual inlaid process using a bilayer resist
JP4481902B2 (ja) 多層レジスト法によるパターン形成方法
US20050032354A1 (en) Method for selectively controlling damascene CD bias
US20050064322A1 (en) Water and aqueous base soluble antireflective coating/hardmask materials
US6812131B1 (en) Use of sacrificial inorganic dielectrics for dual damascene processes utilizing organic intermetal dielectrics
US7300868B2 (en) Damascene interconnection having porous low k layer with a hard mask reduced in thickness
KR100781858B1 (ko) 반도체 소자의 제조 방법
US7335585B2 (en) Method for preventing the formation of a void in a bottom anti-reflective coating filling a via hole
JP3734390B2 (ja) 埋込材およびこの埋込材を用いた配線形成方法
US7229915B2 (en) Method for manufacturing semiconductor device
US20110207047A1 (en) Antireflective Hardmask Composition and a Method of Preparing a Patterned Material Using Same
US20090093114A1 (en) Method of forming a dual-damascene structure using an underlayer
KR100938445B1 (ko) 갭-필 조성물 및 이를 이용한 반도체 소자의 배선 형성방법
US7135406B2 (en) Method for damascene formation using plug materials having varied etching rates
US20040248419A1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee