CN1144974A - 能抑制软差错的电阻负载型静态随机存取存储器单元 - Google Patents
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Abstract
在包含两个跨连的反相器的SRAM单元中，每个反射器有第一电阻元件(R1，R2)和激励MOS晶体管(Qd1，Qd2)，第二电阻元件(r1，r2)连接在第一电阻元件与激励MOS晶体管之间。一个反相器的激励MOS晶体管的栅电极连接在另一反相器的第一电阻元件与第二电阻元件之间。
Description
本发明涉及金属氧化物半导体(MOS)器件，特别涉及具有电阻负载型单元的静态随机存取存储器(SRAM)。
现有的SRAM单元由触发器构成，该触发器是由跨接的第一和第二反相器与连接到触发器的第一和第二结点的转换栅极而构成的。即用高电源供电端与第一结点之间的第一电阻元件，和第一结点与接地端之间的第一激励MOS晶体管构成第一反相器。同样，用高电源供电端与第二结点之间的第二电阻元件和第二结点与接地端之间的第二激励MOS晶体管构成第二反相器。
第一结点直接连接到第二激励晶体管的栅电极，因此，第一结点处的电压直接激励第二激励晶体管。同样，第二结点直接连接到第一激励晶体管的栅电极，因此，第二结点处的电压直接激励第一激励晶体管。
该已有SRAM将在后面详细说明。
然而，上述现有SRAM单元会出现由α射线引起的软差错。即，第一和第二结点是由半导体衬底中的杂质扩散区构成的。因此，当α射线透射进第一和第二结点或其周围时，会引起第一和第二结点处的电压波动，第一和第二激励晶体管的工作状态立即波动，因此，SRAM单元的状态可能翻转。
本发明的目的是提供一种能抑制α射线引起的软差错的电阻负载型SRAM单元。
本发明的另一个目的是，降低电阻负载型对称SRAM器件的造价。
按本发明，包括两个跨接的反相器的SRAM中，每个反相器有第一电阻元件和激励MOS晶体管，第二电阻元件连接在第一电阻元件与激励MOS晶体管之间。一个反相器的激励MOS晶体管的栅电极连接在另一反相器的第一和第二电阻元件之间。因此，即使α射线透射入一个反相器的激励MOS晶体管的杂质扩散区(或漏区)而引起电压波动时，第二电阻元件也抑制了另一反相器的激励MOS晶体管的栅电极处的电压波动。因而，可抑制由α射线引起的软差错。
而且，给两个反相器设置两条字线，使两个反相器相对其中心对称地构成。因此，可用两条字线同时构成激励MOS晶体管的栅极，以降低造价。
由以下结合附图，对照现有技术所作的说明，可更清楚地理解本发明。
图1是现有的SRAM单元的等效电路图；
图2A，2B和2C是图1所示连接结构的横截面图；
图3是说明图1所示SRAM单元的平面图；
图4是说明按本发明的SRAM单元的实施例的等效电路图；
图5A、6A、7A和8A是说明图4所示SRAM单元的的制造方法的平面图；
图5B，6B，7B和8B分别是沿图5A，6A，7A和8A中B-B线的横截面图；
图5C，6C，7C和8C分别是沿图5A，6A，7A和8A中C-C线的横截面图；
图9是图7B所示连接结构的放大横截面图；
图10A和10B是图9所示连接结构的改型的横截面图；和
图11是图7B所示SRAM单元的改型的横截面图。
在说明优选实施例之前，将结合图1、2A、2B、2C和3说明现有的SRAM单元。
说明现有的SRAM单元的等效电路图的图1中，在字线WL和两根互补的位线BL和
BL之间的每个绝缘段上设置一个存储单元。该存储单元由触发器构成，该触发器由两个跨接的反相器，和触发器的结点N1和N2与位线BL和
BL之间的两个N-沟道转换MOS晶体管Qt1和Qt2构成。
在电源供电端VCC与接地端GND之间串联连接电阻元件R1和激励MOS晶体管Qd1，构成一个反相器。同样，在电源供电端VCC与接地端GND之间串联连接电阻元件R2和励MOS晶体管Qd2，构成一个反相器。而且，电阻元件R1与激励晶体管Qd1之间的结点N1连接到激励晶体管Qd2的栅极上，因此，激励晶体管Qd2被结点N1处的电压所激励。同样，电阻元件R2激励晶体管Qd2之间的结点N2连接到激励晶体管Qd2的栅极，所以激励晶体管Qd1被结点N2处的电压所激励。
当字线WL处的电压构成高电压，使转换晶体管Qt1和Qt2导通时，数据由位线BL和BL写入结点N1和N2，或将数据从结点N1和N2读出到位线BL和
BL。
下面结合图2A，2B和2C说明构成图1所示结点N1的连接结构。注意，结点N2与N1有相同构形。
图2A中，(见JP-A-63-193558)氧化硅栅层102和用作激励晶体管Qd2的栅电极的多晶硅层103形成在P型硅衬底101上。而且，在硅衬底101中形成用作激励晶体管Qd1的漏区的N+型杂质扩散区104。还依次形成绝缘层105，用作电阻元件R1的多晶硅层106和绝缘层107。绝缘层105和107中打出连接孔，多晶硅连接结构108埋入连接孔内。这种情况下，多晶硅层106(R1)是有低的杂质浓度，因此，多晶硅层106(R1)的电阻值较高，而多晶硅连接结构108有高的杂质浓度，因此，多晶硅连接结构108的电阻值相对较低。
因此，图2A中，由于激励晶体管Qd2的栅电极通过低电阻的多晶硅连接结构108连接到激励晶体管Qd1的漏区，激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基上为零。
图2B中，(见：JP-A-5-90540)，在P-型硅衬底201上形成厚场氧化硅层202和氧化硅栅层203。而且，在硅衬底201中形成作为激励晶体管Qd1的漏区的N+型杂质扩散区204。还形成用作激励晶体管Qd2的栅电极的多晶硅层205。之后，形成绝缘层206和207。绝缘层206和207中打出连接孔，多晶硅连接结构208埋在连接孔内。之后，形成用作电阻元件R1的多晶硅层209。这种情况下，多晶硅层209(R1)有低的杂质浓度，因此，多晶硅层209(R1)的电阻值较高，而多晶硅连接结构208有高的杂质浓度，因此，多晶硅连接结构208电阻值相对较低。
因此，图2B中，由于激励晶体管Qd2的栅电极直接连接到激励晶体管Qd1的漏区，激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基本上为零。
图2C中(见，JP-A-5-90540)，除去了图2B中的低电阻值多晶硅层208，所以，多晶硅层209(R1)也直接连接到激励晶体管Qd1的漏区。
因此，即使在图2C中，由于激励晶体管Qd2的栅电极直接连接到激励晶体管Qd1的漏区，所以激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基本上为零。
但是，图1、2A、2B和2C中，如上所述，SRAM单元会出现α射线引起的软差错。即，当α射线透射入激励晶体管Qd2的漏区104或其周围时，激励晶体管Qd2的漏区处的电压发生波动，之后，激励晶体管Qd1的栅电极103处的电压也立即发生波动。因而，SRAM单元的数据保存特性受到损坏。因此，SRAM单元的状态可能会反相。
作为图1的SRAM单元的平面图的图3中，(见：JP-A-63-193358)，标号301至306表示N+型杂质区。这种情况下，区域301和304连接到地端GND，区域303和306分别连接到位线BL和
BL。
激励晶体管Qd1有作为源区的区域301，作为漏区的区域302，和多晶硅构成的栅极电极。同样，激励晶体管Qd2有作为源区的区域304，作为漏区的区域305，和第一多晶硅构成的栅电极。激励晶体管Qd1和Qd2相对于Z表示的中心部位而对称地设置。
转换晶体管Qt1有作为源区的区域302，作为漏区的区域303，和用作字线WL的、用多晶硅构成的栅电极。同样，转换晶体管Qt2有作为源区的区域305，作为漏区的区域306，和用作字线WL的、用多晶硅构成的栅电极。转换晶体管Qt1和Qt2相对于中心部位对称地设置。
多晶硅构成的电阻元件R1在结点N1处连接到区域302。同样，多晶硅构成的电阻元件R2在结点N2处连接到区域305。电阻元件R1和R2也相对于中心部位Z对称地设置。
图3所示的SRAM单元的对称结构与两个反相器的工作等效，它有助于改善数据保存特性。但是，图3中，第一多晶硅层构成激励晶体管Qd1和Qd2的栅电极，第二多晶硅层构成字线WL，第三多晶硅层构成电阻元件R1和R2，这种多层多晶硅结构增加了造价。
图4中，是按本发明的SRAM单元的实施例的等效电路图中，电阻元件r1插接在图1的电阻元件R1与激励晶体管Qd1的漏区之间，因此，激励晶体管Qd1的漏区通过电阻元件r1连接到激励晶体管Qd2栅电极。同样，电阻元件r2插接在图1的电阻元件R2与激励晶体管Qd2的漏区之间，因此，激励晶体管Qd2的漏区通过电阻元件r2连接到激励晶体管Qd1的栅电极。因此，为α射线透射入激励晶体管Qd1或Qd2的漏区而引起结点N1或N2处的电压发生波动时，电压波动被抑制，因此，激励晶体管Qd2和Qd1的栅电极处的电压很难波动，因而改善了数据保存特性。
而且，图4中，图1的字线WL在SRAM单元的外围区被分成两根字线WL1和WL2。因而，字线WL1和WL2加相同的电压。这种双字线结构可减少层数。
下面结合图5A、5B、5C、6A、6B、6C、7A、7B、7C、8A、8B和8C说明图4的SRAM单元的制造步骤。注意，图5B、6B、7B和8B分别是沿图5A、6A、7A和8A的B-B线的横截面图，图5C、6C、7C和8C分别是沿图5A、6A、7A和8A的C-C线的横截面图。图5A、6A、7A和8A中用点划线MC标出一个SRAM单元。
首先参见图5A、5B和5C，用硅局部氧化工艺(LOCOS)，在P-型单晶衬底1上形成厚的场氧化硅层2，分割有源区和场区。使有源区相互隔离。之后，通过热氧化衬底1，生成栅氧化硅层3。
之后，形成多晶硅化物层，即形成薄层电阻值为10至100Ω/□的、含磷的多晶硅层，之后，形成由MoSi、WSi或ToSi构成的难熔硅化物层。硅化物层和多晶硅层形成多晶硅化物层(Polycide lager)。对多晶硅化物层刻图，构成沿y方向的激励晶体管Qd1和Qd2的栅电极31和32和沿X方向的激励晶体管Qt1和Qt2的栅电极33和34(或字线WL1和WL2)。
之后，用低压化学汽相淀积工艺(LPCVD)，在整个表面淀积氧化硅层，并用各向异性刻蚀工艺刻蚀，构成晶体管Qd1，Qd2，Qt1和Qt2的栅电极的侧壁上的侧壁氧化硅层4。
之后，用晶体管Qd1，Qd2，Qt1和Qt2的栅电极31、32、33和34作掩模，给硅衬底1掺入例如磷离子或砷离子的N-型杂质离子，在硅衬底1中形成深度为0.1至0.3μm的N+型杂质扩散区21至26。之后，对N+型杂质扩散区21至26进行退火处理。
如图1A所示，激励晶体管Qd1和Qd2的栅电极31和32和它们的源区和漏区21，22，24和25相对于Z所标示的中心部位对称地设置。而且，转换晶体管Qt1和Qt2的栅电极33和34(字线WL1和WL2)也相对于中心部位Z对称地设置。因此，存储单元MC相对于中心部位Z基本上对称设置。存储单元MC与它相邻的单元对称。
激励晶体管Qd1有作为源区的N+型杂质区21，作为漏区的N+型杂质区22，它们之间的栅电极31。同样，激励晶体管有作为源区的N+型杂质区24，作为漏区的N+型区25，和位于它们之间的栅电极32。
转换晶体管Qt1有作为漏区(或源区)的N+型杂质区23，作为源区(或漏区)的N+型杂质区22，和用作字线WL1的栅电极33。同样，转换晶体管Qt2有作为漏区(或源区)的N+型杂质区26，作为源区(或漏区)的N+型杂质区25，和用作字线WL2的栅电极34。
用作激励晶体管Qd1的漏区和转换晶体管Qt1的源区的N+型杂质区22构成图4的结点N1。这种情况下，激励晶体管Qd2的栅电极32与结点N1电隔离。同样，用作激励晶体管Qd2的漏区和转换晶体管Qt2的源区的N+型杂质区25构成图4的结点N2。这种情况下，激励晶体管Qd1的栅电极31与结点N2电隔离。
下面参照图6A、6B和6C，形成绝缘层4，并在N+型杂质区21、23、24和25上的绝缘层4中形成连接孔CONT1。
之后，形成难熔硅化物层和/或掺磷的多晶硅层，并刻图，形成沿X方向的接地层61和沿Y方向的位线连接层62。
接地层61通过连接孔CONT1连接到激励晶体管Qd1和Qd2的源区。结果，可使激励晶体管Qd1和Qd2的源区接地
另一方面，位线连接层62构成为岛形，通过连接孔CONT1连接到N+型杂质扩散区23或26。
如图6A所示，位线连接层62相对于中心部位Z对称设置。
下面，参见图7A、7B和7C，形成由氧化硅或氧化硅/磷硅(酸盐)玻璃(PSG)双层构成的绝缘层7。然后，在绝缘层7和4中打连接孔。连接孔CONT2在结点N1和N2处接到N+型杂质区22和25。
之后在整个表面上形成由多晶硅、单晶硅、或非晶硅构成的硅层。之后对硅层刻图，形成用作电阻元件R1和R2的电阻层81，用作电阻元件r1和r2的沿Y方向的电阻层82，和覆盖在电源供电连接层62上的沿X方向的电阻层83。这种情况下，首先，用掩模(未画出)盖住电阻层81和82，将N型杂质离子掺入电阻层83中，再用掩模盖住电阻元件R2，将N型杂质掺入电阻层81和82中。此后，对其进行退火处理。结果，电阻层83的薄层电阻值小于电阻层81薄层的电阻值，电阻层81薄层的电阻值小于电阻层82的薄层电阻值。例如，若用多晶硅构成硅层，电阻层81的薄层电阻值为1GΩ/□到100TΩ/□、所以电阻元件R1和R2中每一个的电阻值为5GΩ到500TΩ。电阻层82的薄层电阻值为500Ω/□到5MΩ/□，所以，电阻r1和r2中的每一个的电阻值为5kΩ到50MΩ。
这里，当电阻元件r1和r2中每个的电阻值小于1kΩ时，假设由α射线引起的软差错的发生几率为1。之后，若电阻元件r和r2的每个元件的电阻值为几千欧到几百千欧，软差错的发生几率为0.7。而且，若电阻元件r1和r2中每个元件的电阻值为几兆欧到几十兆欧，软差错的发生几率为0.2。然而，若电阻元件r1和r2的电阻值太大，则存取时间增长。因而，要根据软差错的发生几率和存取时间来确定电阻元件r1和r2的电阻值。
注意，尽管电阻层83是跨在位线连接层62上，但由于有绝缘层7，所以电阻层83不与位线连接层62电连接。电阻层83连接到电源供电端VCC。
如图7B所示，激励晶体管Qd1的漏区22不直接连接到激励晶体管Qd2的栅电极32。即，激励晶体管Qd1的漏区22通过覆盖激励晶体管Qd2的栅电极32的侧壁上的侧壁氧化硅层4的电阻层82电连接到激励晶体管Qd2的栅电极32。
同样，激励晶体管Qd2的漏区25不直接电连接到激励体管Qd1的栅电极31上。即，激励晶体管Qd2的漏区25通过覆盖激励晶体管Qd1的栅电极31的侧壁上的侧壁氧化硅层4的电阻层82电连接到激励晶体管Qd1的栅电极31。
如图7A所示，电阻层81，82和83相对于中心部位Z而对称。
最后，参见图84、8B和8C，用CVD工艺，形成氧化硅层9，并在氧化硅层9中打连接孔CONT3。连接孔CONT3连接位线连接层62。
之后，用溅射法淀积铝层，并刻图形成沿Y方向的位线BL和
BL。通过连接孔CONT3和位线连接层62将位线BL连接到N+型杂质扩散区23，即，连接到转换晶体管Qt1的漏区。同样，通过连接孔CONT3和位线连接层62将位线
BL连接到N+型杂质扩散层26，即，转换晶体管Qt2的漏区。注意，用于位线BL的位线连接层62与用于位线BL的位线连接层62处于相对位置。因而，位线连接层62在X方向可以较宽。而且位线BL和
BL的宽的部分在连接孔CONT3处彼此隔开。
图9中，详细展示了图7B中的结点N1，距离D1为0.6μm、距离D2为0.2μm、距离D3为0.3μm，D4为0.3μm，这种情况下，电阻值r1主要由距离D3表示的电阻层82决定。
图10A中，是图9的结点N1的第一个改型。激励晶体管Qd1的栅电极32′终止于场氧化硅层2上，因而，电阻层82(电阻元件r1)也延伸在场氧化硅层2上。例如，距离D5为0.2μm，D6为0.2μm，D7为0.2μm。这种情况下电阻元件r1的电阻值主要由距离D6表示的电阻层82决定。
图10B中，是图9的结点N1的第二改型。激励晶体管Qd2的栅电极32″在场氧化硅层2的边缘终止，因而，电阻层82(电阻元件r1)在场氧化硅层2的边缘处与激励晶体管Qd2的栅电极32″连接。例如，距离D8为0.4μm，D9为0.2μm，D10为0.1μm。注意，距离D10是电阻层82的厚度。这种情况下，电阻元件r1的电阻值主要由距离D10表示的电阻层82决定。尽管距离D10是小的，离子难以掺入D10表示的电阻层82中，所以，电阻元件r1的电阻值可以做得较大。
由于D6＞D3＞D10，所以，图9、10A和10B所示的结点N1的结构具有电阻层82的最大的电阻值。然而，结点N1的结构是根据所能允许的软差错发生几率、存取时间以及掺入电阻层82中的离子数量，从图9、10A和10B所示的结构中选出的。
图11中，是图7B所示的SRAM单元的改型，电阻层82在接地层61上延伸，以增大由电阻元件r1与结点N1(即，激励晶体管的漏区22)之间的电阻值和电阻层82与接地层61以及其间的绝缘层7构成的MOS电容量构成的时间常数。即，结点N1的电容量增大。结果，即使α射线透射入结点N1，结点N1处的电压也很难受到α射线的影响，因此，改善了数据存储特性。
如上所述，按本发明，由于在一个激励晶体管的漏区与另一个激励晶体管的栅电极之间插接了一个电阻元件，即使同一个激励晶体管的漏区处的压因α射线而发生波动时，所插接的电阻元件能抑制另一激励晶体管的栅电极处感应的电压波动。因而能抑制软差错，由此保持良好的数据存储特性。
Claims (12)
1.一种静态半导体存储器件，包括：
第一和第二电源供电端(VCC，GND)；
连接到所述第一电源供电端的第一和第二电阻元件(R1，R2)；
一个第一激励MOS晶体管(Qd1)，它有连接到所述第二电阻元件的栅电极(31)，连接到所述第二电源供电端的源，和漏；
一个第二激励MOS晶体管(Qd2)，它有连接到所述第一电阻元件的栅电极(32)，连接到所述第二电源供电端的源，和漏；
一个第三电阻元件(r1)，它连接在所述第一电阻元件与所述第一激励MOS晶体管的漏之间；
一个第四电阻元件(r2)，它连接在所述第二电阻元件与所述第二激励MOS晶体管的漏之间。
2.按权利要求1的器件，其特征是，所述第三和第二电阻元件分别包括第一和第二硅层(82)。
3.按权利要求2的器件，还包括：
一个第一导电类型的半导体衬底；
在所述半导体衬底中形成的，与第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作第一和第二激励MOS晶体管的源和漏，
在所述半导体衬底上形成的第一场绝缘层(2)；
在所述半导体衬底上形成的并与所述场绝缘层连接的栅绝缘层(3)，形成在所述场绝缘层上和所述栅绝缘层上的所述第一和第二激励MOS晶体管的栅电极；
分别在所述第一和第二激励MOS晶体管的栅电极侧壁上形成的第一和第二侧壁绝缘层(4)，所述侧壁位于所述栅绝缘层上；
在所述第一激励MOS晶体管的漏上、所述第二侧壁绝缘层上、和与第二侧壁绝缘层邻近的所述第二激励MOS晶体管的栅电极的上部形成的所述第一硅层；
在所述第二激励MOS晶体管的漏上、所述第一侧壁绝缘层上、和与所述第一侧壁绝缘层邻近的所述第一激励MOS晶体管的栅电极的上部形成的所述第二硅层。
4.按权利要求2的器件，还包括：
一个第一导电类型的半导体衬底(1)；
在所述衬底中形成的、与所述第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作所述第一和所述第二激励MOS晶体管的源和漏；和
在所述半导体衬底上形成的一个场绝缘层(2)，
形成在所述场绝缘层上的所述第一和第二激励MOS晶体管的栅电极；
在所述第一激励MOS晶体管的漏上、所述场绝缘层上、所述侧壁上、和所述第二激励MOS晶体管栅电极的上部形成的所述第一硅层；
在所述第二激励MOS晶体管的漏上、所述场绝缘层上、侧壁上、和所述第一激励MOS晶体管的栅电极上部形成的所述第二硅层。
5.按权利要求2的器件，还包括：
一个第一导电类型的半导体衬底(1)；
在所述半导体衬底中形成的，与第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作所述第一和第二激励MOS晶体管的源和漏；和
在所述半导体衬底上形成的场绝缘层(2)；
在所述场绝缘层上、位于几乎是在所述场绝缘膜边缘处的所述第一和第二激励MOS晶体管的栅电极的侧壁上形成的所述第一和第二激励MOS晶体管的栅电极；
在所述第一激励MOS晶体管的漏上、和所述第二激励MOS晶体管的栅电极上部和侧壁上形成的所述第一硅层；
在所述第二激励MOS晶体管的漏上、和所述第一激励MOS晶体管的栅电极的侧壁和上部上形成的所述第二硅层。
6.按权利要求1的器件，其特征是，所述第一和第二电阻元件、所述第一和第二激励MOS晶体管和所述第三和第四电阻元件均相对于SRAM单元的中心部位(Z)而对称地设置。
7.一种静态半导体存储器件，包括：
第一和第二电源供电线(VCC，GND)；第一和第二结点(N1，N2)；连接在所述第一电源供电线与所述第一结点之间的第一电阻元件(R1)；连接在所述第一电源供电线与所述第二结点之间的第二电阻元件(R2)；连接在所述第一结点与所述第二电源供电线之间的，并受所述第二结点处的电压控制的第一激励MOS晶体管(Qd1)；连接在所述第二结点与所述第二电源供电线之间，并受所述第一结点处的电压控制的第二激励MOS晶体管(Qd2)；连接在第一位线(BL)与所述第一结点之间的，并受第一字线(WL1)处的电压控制的第一转换MOS晶体管(Qt1)；和连接在第二位线(
BL)与所述第二结点之间的，并受与所述第一字线相连的第二字线(WL2)处的电压控制的第二转换MOS晶体管(Qt2)，所述器件包括：
第一电阻层(81，82，83)，它连接在所述第一电源供电线与所述第一结点之间，并被分成连接到所述第一电源供电线的第一部分(83)、用作第一电阻元件的第二部分(81)和连接在所述第一结点与所述第二激励MOS晶体管的栅电极(32)之间的第三部分(82)；和
第二电阻层(81，82，83)，它连接在所述第一电源供电线与所述第二结点之间，并被分成连接到所述第一电源供电线的第一部分(83)，用作所述第二电阻元件的第二部分(81)，和连接在所述第二结点与所述第一激励MOS晶体管的栅电极(31)之间的第三部分(82)。
8.按权利要求7的器件，其特征是，所述第一和第二电阻层的第三部分的薄层电阻值小于其所述第二部分的薄层电阻值。
9.按权利要求7的器件，其特征是，所述第一和第二电阻层的所述第一部分的薄层电阻值小于其所述第三部分的薄层电阻值。
10.按权利要求7的器件，还包括：
用作所述第二电源供电线的导电层(61)；和
在所述导电层上形成的绝缘层(7)；
所述第一和第二电阻层的所述第三部分通过所述绝缘层覆盖所述导电层。
11.按权利要求7的器件，其特征是，所述第一和第二电阻层相对于其中心部位(Z)而对称地设置。
12.按权利要求7的器件，还包括：
分别用作所述第一和第二激励MOS晶体管的栅电极的第一和第二导电层(31，32)，
用作所述第一转换MOS晶体管的栅电极和所述第一字线的第三导电层(33)；和
用作所述第二转换MOS晶体管的栅电极和所述第二字线的第四导电层(34)；
所述第一，第二，第三和第四导电层是同时形成的，
所述第一和第二导电层相对其中心部位(Z)而对称地设置，
所述第三和第四导电层相对其中心部位(Z)而对称地设置。
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