JP3264255B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3264255B2 JP3264255B2 JP26974698A JP26974698A JP3264255B2 JP 3264255 B2 JP3264255 B2 JP 3264255B2 JP 26974698 A JP26974698 A JP 26974698A JP 26974698 A JP26974698 A JP 26974698A JP 3264255 B2 JP3264255 B2 JP 3264255B2
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Description
【０００１】
【発明の属する技術分野】この発明はポリシリコン膜で
なる高抵抗値の抵抗素子を含む半導体集積回路装置の製
造方法に関し、特に高抵抗素子を負荷抵抗として回路構
成したＳＲＡＭを含む半導体装置のようにその抵抗素子
の抵抗値を変えることにより同一パターンで作られなが
ら異なる特性・用途とされるような半導体装置の製造方
法に関する。
なる高抵抗値の抵抗素子を含む半導体集積回路装置の製
造方法に関し、特に高抵抗素子を負荷抵抗として回路構
成したＳＲＡＭを含む半導体装置のようにその抵抗素子
の抵抗値を変えることにより同一パターンで作られなが
ら異なる特性・用途とされるような半導体装置の製造方
法に関する。
【０００２】
【従来の技術】集積度の高いＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）は高抵抗ポリシリコン負荷型が
主流になっている。このようなＳＲＡＭのメモリセル部
１を図２に示す回路図を参照して説明する。このメモリ
セル１は高抵抗ポリシリコン膜でなる抵抗素子Ｒ1とＮ
型ＭＯＳＦＥＴＱ1とからなるインバータと同様な抵抗
素子Ｒ2とＭＯＳＦＥＴＱ2とからなるインバータとの２
個のインバータを互いに一方の出力を他方の入力に接続
したフリップフロップ回路２と、メモリセル外とのデー
タのやりとりのためのスイッチ用ＭＯＳＦＥＴＱ3、Ｑ4
とからなる。そしてスイッチ用ＭＯＳＦＥＴＱ3は一方
のインバータの出力点３と一方のデータ線Ｄ１Ｌとを結
び、スイッチ用ＭＯＳＦＥＴＱ4は他方のインバータの
出力点４と他方のデータ線Ｄ２Ｌとを結んでいる。そし
て両スイッチ用ＭＯＳＦＥＴＱ3、Ｑ4のゲートは同じワ
ード線ＷＬに接続されている。なお符号Ｖｃｃは電源線
を示す。
ンダムアクセスメモリ）は高抵抗ポリシリコン負荷型が
主流になっている。このようなＳＲＡＭのメモリセル部
１を図２に示す回路図を参照して説明する。このメモリ
セル１は高抵抗ポリシリコン膜でなる抵抗素子Ｒ1とＮ
型ＭＯＳＦＥＴＱ1とからなるインバータと同様な抵抗
素子Ｒ2とＭＯＳＦＥＴＱ2とからなるインバータとの２
個のインバータを互いに一方の出力を他方の入力に接続
したフリップフロップ回路２と、メモリセル外とのデー
タのやりとりのためのスイッチ用ＭＯＳＦＥＴＱ3、Ｑ4
とからなる。そしてスイッチ用ＭＯＳＦＥＴＱ3は一方
のインバータの出力点３と一方のデータ線Ｄ１Ｌとを結
び、スイッチ用ＭＯＳＦＥＴＱ4は他方のインバータの
出力点４と他方のデータ線Ｄ２Ｌとを結んでいる。そし
て両スイッチ用ＭＯＳＦＥＴＱ3、Ｑ4のゲートは同じワ
ード線ＷＬに接続されている。なお符号Ｖｃｃは電源線
を示す。
【０００３】ＳＲＡＭは上述したメモリセル１が多数の
ワード線ＷＬと多数対のデータ線Ｄ1Ｌ、Ｄ2Ｌに対応し
て多数マトリックス状に設けられたものである。
ワード線ＷＬと多数対のデータ線Ｄ1Ｌ、Ｄ2Ｌに対応し
て多数マトリックス状に設けられたものである。
【０００４】このようなＳＲＡＭにおける抵抗素子
Ｒ1、Ｒ2の抵抗値は待機時（スタンバイ時）の消費電流
の大きさを決定するので大きな抵抗値とされる。しかし
ながら大きすぎるとソフトエラーを生じやすくなるので
大きすぎても使用出来ない。即ち低消費電力と記憶の信
頼性は相反する要求となる。そこで用途により適当な値
に選ばれる。
Ｒ1、Ｒ2の抵抗値は待機時（スタンバイ時）の消費電流
の大きさを決定するので大きな抵抗値とされる。しかし
ながら大きすぎるとソフトエラーを生じやすくなるので
大きすぎても使用出来ない。即ち低消費電力と記憶の信
頼性は相反する要求となる。そこで用途により適当な値
に選ばれる。
【０００５】このように抵抗素子Ｒ1、Ｒ2の抵抗値が異
なる半導体装置を作るに際してはマスクパターンとか、
成膜条件とかは共通として抵抗素子を形成するポリシリ
コン膜の比抵抗を調節して対応するのが効率的である。
なる半導体装置を作るに際してはマスクパターンとか、
成膜条件とかは共通として抵抗素子を形成するポリシリ
コン膜の比抵抗を調節して対応するのが効率的である。
【０００６】次にこの半導体装置のメモリセル１の部分
の完成状態について説明する。図３はその平面図で抵抗
素子Ｒ1，Ｒ2形成前の状態を示す。図４は抵抗素子
Ｒ1，Ｒ2を形成した状態を示す。図５は図３におけるＡ
−Ａ線での断面図である。図５に示すように、例えばｐ
型Ｓｉ基板（またはｎ型の表面にｐウエルを形成したＳ
ｉ基板）ような半導体基板１０１の表面にはＳｉＯ2膜
でなるフィールド酸化膜１０２がトレンチ内に選択的に
形成され、これによって素子間分離がなされている。さ
らに、フィールド酸化膜１０２の下方には、ｐ+型のチ
ャンネルストッパが形成されているが図示を略す。上記
フィールド酸化膜１０２でかこまれた活性領域を図３に
は斜め破線（左下がり）によるハッチングで示すがそこ
にはＳｉＯ2でなるゲート酸化膜１０３が形成され、こ
のゲート酸化膜１０３およびフィールド酸化膜１０２の
上に例えばポリシリコンとＷＳｉとの積層膜からなるワ
ード線ＷＬおよびゲート電極Ｇが所定のパターンに形成
されている。また、上記活性領域にはワード線ＷＬとフ
ィールド酸化膜１０２及びゲート電極Ｇをマスクとして
自己整合的に低濃度ｎ型ソース・ドレイン領域１０４が
形成されている。また、ワード線ＷＬ、ゲートＧの端面
にはＳｉＯ2でなる側壁１０５が形成され、上記活性領
域にはワード線ＷＬ、ゲート電極Ｇ、それらの側壁１０
５およびフィールド酸化膜１０２をマスクとして自己整
合的に高濃度ｎ型ソース・ドレイン領域１０６が形成さ
れている。こうしてＭＯＳＦＥＴＱ1，Ｑ2，Ｑ3、Ｑ4が
成り図５にはＭＯＳＦＥＴＱ1とＱ3が表れている。そし
て、ＭＯＳＦＥＴＱ1（Ｑ2）のゲート電極Ｇの端部はフ
ィールド酸化膜１０２を越えて延びＭＯＳＦＥＴＱ
3（Ｑ4）とＭＯＳＦＥＴＱ1（Ｑ2）との共通のソース・
ドレイン領域１０６ａまで達している。なお、図２によ
ればＭＯＳＦＥＴＱ3もＭＯＳＦＥＴＱ4も同じワード線
ＷＬにつながるものであるが、図３にてはそれぞれ異な
るワード線ＷＬにつながっている。しかしながら、これ
ら２本のワード線ＷＬは図３外においてつながり、上層
に配されるＡｌ配線にてなる１本のワード線（図示せ
ず）につながるものである。
の完成状態について説明する。図３はその平面図で抵抗
素子Ｒ1，Ｒ2形成前の状態を示す。図４は抵抗素子
Ｒ1，Ｒ2を形成した状態を示す。図５は図３におけるＡ
−Ａ線での断面図である。図５に示すように、例えばｐ
型Ｓｉ基板（またはｎ型の表面にｐウエルを形成したＳ
ｉ基板）ような半導体基板１０１の表面にはＳｉＯ2膜
でなるフィールド酸化膜１０２がトレンチ内に選択的に
形成され、これによって素子間分離がなされている。さ
らに、フィールド酸化膜１０２の下方には、ｐ+型のチ
ャンネルストッパが形成されているが図示を略す。上記
フィールド酸化膜１０２でかこまれた活性領域を図３に
は斜め破線（左下がり）によるハッチングで示すがそこ
にはＳｉＯ2でなるゲート酸化膜１０３が形成され、こ
のゲート酸化膜１０３およびフィールド酸化膜１０２の
上に例えばポリシリコンとＷＳｉとの積層膜からなるワ
ード線ＷＬおよびゲート電極Ｇが所定のパターンに形成
されている。また、上記活性領域にはワード線ＷＬとフ
ィールド酸化膜１０２及びゲート電極Ｇをマスクとして
自己整合的に低濃度ｎ型ソース・ドレイン領域１０４が
形成されている。また、ワード線ＷＬ、ゲートＧの端面
にはＳｉＯ2でなる側壁１０５が形成され、上記活性領
域にはワード線ＷＬ、ゲート電極Ｇ、それらの側壁１０
５およびフィールド酸化膜１０２をマスクとして自己整
合的に高濃度ｎ型ソース・ドレイン領域１０６が形成さ
れている。こうしてＭＯＳＦＥＴＱ1，Ｑ2，Ｑ3、Ｑ4が
成り図５にはＭＯＳＦＥＴＱ1とＱ3が表れている。そし
て、ＭＯＳＦＥＴＱ1（Ｑ2）のゲート電極Ｇの端部はフ
ィールド酸化膜１０２を越えて延びＭＯＳＦＥＴＱ
3（Ｑ4）とＭＯＳＦＥＴＱ1（Ｑ2）との共通のソース・
ドレイン領域１０６ａまで達している。なお、図２によ
ればＭＯＳＦＥＴＱ3もＭＯＳＦＥＴＱ4も同じワード線
ＷＬにつながるものであるが、図３にてはそれぞれ異な
るワード線ＷＬにつながっている。しかしながら、これ
ら２本のワード線ＷＬは図３外においてつながり、上層
に配されるＡｌ配線にてなる１本のワード線（図示せ
ず）につながるものである。
【０００７】それらを覆って第１の層間絶縁膜１０７が
形成され、その上にＷＳｉ等でなる接地ラインＧＮＤが
設けられている。接地ラインＧＮＤはＭＯＳＦＥＴ
Ｑ1，Ｑ2のソース領域にコンタクトホールＣ１を介して
つながっている等要所で半導体基板１０１の活性領域に
コンタクトすると共に、より上層の配線がより下層の部
分とコンタクトする場所を除いて全面的に設けられてい
るが、図３では図示省略している。その上に第２層間絶
縁膜１０８が設けられ、図２における接続点３，４の部
分に第２の層間絶縁膜１０８、第１の層間絶縁膜１０４
を貫通してコンタクトホールＣ２を設けている。このコ
ンタクトホールＣ２はＭＯＳＦＥＴＱ1（Ｑ2）のゲート
電極Ｇの端部とＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳＦＥＴ
Ｑ1（Ｑ2）との共通のソース・ドレイン領域１０６ａと
を露出させている。（図３は以上の説明の部分を示
す。）
形成され、その上にＷＳｉ等でなる接地ラインＧＮＤが
設けられている。接地ラインＧＮＤはＭＯＳＦＥＴ
Ｑ1，Ｑ2のソース領域にコンタクトホールＣ１を介して
つながっている等要所で半導体基板１０１の活性領域に
コンタクトすると共に、より上層の配線がより下層の部
分とコンタクトする場所を除いて全面的に設けられてい
るが、図３では図示省略している。その上に第２層間絶
縁膜１０８が設けられ、図２における接続点３，４の部
分に第２の層間絶縁膜１０８、第１の層間絶縁膜１０４
を貫通してコンタクトホールＣ２を設けている。このコ
ンタクトホールＣ２はＭＯＳＦＥＴＱ1（Ｑ2）のゲート
電極Ｇの端部とＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳＦＥＴ
Ｑ1（Ｑ2）との共通のソース・ドレイン領域１０６ａと
を露出させている。（図３は以上の説明の部分を示
す。）
【０００８】その上には図４に示すようにポリシリコン
膜で成る配線１０９が形成されている。配線１０９は高
濃度に不純物が導入された電源ラインＶｃｃの部分と、
一端がこの電源ラインＶｃｃにつながり他端がコンタク
トホールＣ２に延びる抵抗素子Ｒ1（Ｒ2）の部分と、高
濃度に不純物が導入されコンタクトホールＣ２を覆いＭ
ＯＳＦＥＴＱ1（Ｑ2）のゲート電極Ｇの端部にコンタク
トすると共にＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳＦＥＴＱ
1（Ｑ2）との共通のソース・ドレイン領域１０６ａにも
コンタクトして抵抗素子Ｒ1（Ｒ2）の他端を接続するコ
ンタクト部分１０９ａとで成る。なお、この電源ライン
Ｖｃｃは図４外において適当な間隔で半導体基板１０１
の活性領域にコンタクトされ、そこから上層に設けられ
たＡｌ配線による電源ラインに接続するものである。そ
の上に第３の層間絶縁膜１１０が形成されている。そし
てＭＯＳＦＥＴＱ3（Ｑ4）の他方のソース・ドレイン領
域１０６の表面を一部露出するように第３、第２、第１
の各層間絶縁膜を貫通してコンタクトホールＣ３が設け
られている。（図４は以上の説明を示す）
膜で成る配線１０９が形成されている。配線１０９は高
濃度に不純物が導入された電源ラインＶｃｃの部分と、
一端がこの電源ラインＶｃｃにつながり他端がコンタク
トホールＣ２に延びる抵抗素子Ｒ1（Ｒ2）の部分と、高
濃度に不純物が導入されコンタクトホールＣ２を覆いＭ
ＯＳＦＥＴＱ1（Ｑ2）のゲート電極Ｇの端部にコンタク
トすると共にＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳＦＥＴＱ
1（Ｑ2）との共通のソース・ドレイン領域１０６ａにも
コンタクトして抵抗素子Ｒ1（Ｒ2）の他端を接続するコ
ンタクト部分１０９ａとで成る。なお、この電源ライン
Ｖｃｃは図４外において適当な間隔で半導体基板１０１
の活性領域にコンタクトされ、そこから上層に設けられ
たＡｌ配線による電源ラインに接続するものである。そ
の上に第３の層間絶縁膜１１０が形成されている。そし
てＭＯＳＦＥＴＱ3（Ｑ4）の他方のソース・ドレイン領
域１０６の表面を一部露出するように第３、第２、第１
の各層間絶縁膜を貫通してコンタクトホールＣ３が設け
られている。（図４は以上の説明を示す）
【０００９】その上にＴｉ−ＴｉＮ積層膜で成るバリア
層１１１ａ、コンタクトホールＣ３内を埋めるＷプラグ
１１１ｂ、その上に形成したＡｌ層１１１ｃをパターニ
ングした第１層Ａｌ配線１１１がデータ線Ｄ1Ｌ，Ｄ2Ｌ
やその他として形成されている。その上に第４の層間絶
縁膜１１２が形成され、さらにその上に第２層Ａｌ配線
１１３が同様に下地にＴｉ−ＴｉＮ積層膜を有して形成
されている。そして最上層にカバー膜１１４が形成さ
れ、パッド（図示せず）の部分を開口している。
層１１１ａ、コンタクトホールＣ３内を埋めるＷプラグ
１１１ｂ、その上に形成したＡｌ層１１１ｃをパターニ
ングした第１層Ａｌ配線１１１がデータ線Ｄ1Ｌ，Ｄ2Ｌ
やその他として形成されている。その上に第４の層間絶
縁膜１１２が形成され、さらにその上に第２層Ａｌ配線
１１３が同様に下地にＴｉ−ＴｉＮ積層膜を有して形成
されている。そして最上層にカバー膜１１４が形成さ
れ、パッド（図示せず）の部分を開口している。
【００１０】従来のこの種の半導体装置の製造方法を説
明する。工程の説明はメモリセル部１の部分に関する説
明を主としてその他の部分特有の工程に付いては説明を
略す。 （１）まず図６に示す中間加工体を準備する。ここまで
の工程を以下簡単に説明する。 （ａ）ｐ型Ｓｉ基板またはｎ型Ｓｉ基板の表面に通常の
方法によりｐ型ウエル２を形成したような半導体基板１
０１を用意する。 （ｂ）その後例えば選択酸化法によりトレンチ内に下方
にｐ+型チャンネルストッパ（図示せず）を備えたフィ
ールド酸化膜１０２を形成してそれに囲まれた活性領域
（素子形成領域）を分離確定する。 （ｃ）その後活性領域に例えば熱酸化によりゲート酸化
膜１０３形成する。 （ｄ）その後ポリシリコン膜、ＷＳｉ膜を形成してイオ
ン注入等により不純物を導入し、熱処理して低抵抗化
し、所定の形状にパターニングしてポリサイドでなるワ
ード線ＷＬとゲート電極Ｇとする。 （ｅ）その後フィールド酸化膜１０２、ワード線ＷＬ、
ゲート電極Ｇをマスクとしてイオン注入によりｎ型不純
物を低濃度に導入して熱処理して活性化してＭＯＳＦＥ
ＴＱ1，Ｑ2，Ｑ3，Ｑ4の低濃度ソース、ドレイン領域１
０４を形成する。 （ｆ）その後全面にＣＶＤによりＳｉＯ2を形成し、異
方性エッチングしてワード線ＷＬ、ゲートＧの端面に残
し側壁１０５とする。 （ｇ）その後上記活性領域にワード線ＷＬ、ゲート電極
Ｇ、それらの側壁１０５およびフィールド酸化膜１０２
をマスクとして自己整合的に高濃度にｎ型不純物をイオ
ン注入により導入して熱処理して各ＭＯＳＦＥＴのソー
ス・ドレイン領域１０６を形成する。 （ｈ）次に、ＣＶＤによりＳｉＯ2膜およびＢＰＳＧ膜
を形成し熱処理により平坦化して第１の層間絶縁膜１０
７とする。 （ｉ）次に、第１の層間絶縁膜の所定部分にスルーホー
ルＣ１を形成してその上にＷＳｉ膜をスパッタで形成
し、それをパターニングして接地ラインＧＮＤとする。 （ｊ）その上にＣＶＤによりＳｉＯ2を形成して第２層
間絶縁膜１０８とする。 （ｋ）次に、図２における接続点３，４の部分を含む所
定個所に第２の層間絶縁膜１０８、第１の層間絶縁膜１
０７を貫通するコンタクトホールを設ける。接続点３、
４のコンタクトホールＣ２はＭＯＳＦＥＴＱ1（Ｑ2）の
ゲート電極Ｇの端部とＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳ
ＦＥＴＱ1（Ｑ2）との共通のソース・ドレイン領域１０
６ａの一部とを露出させるものである。以上により図６
に示す形状を得る。 （２）次に、層間絶縁膜１０８，１０７をマスクにイオ
ン注入してコンタクトホールの部分のみ半導体基板１０
１にｎ型不純物を高濃度に導入し、コンタクトホールＣ
２が位置ずれ等して半導体基板１０１のｐ型領域に後の
工程で形成するポリシリコン配線１０９が接続するのを
防止して、ＣＶＤにより全面にポリシリコン膜を形成す
る。 （３）そのポリシリコン膜全面に抵抗素子Ｒ1，Ｒ2の抵
抗値に対応した濃度でイオン注入によりｎ型不純物例え
ばＰを注入する。 （４）次に、フォトレジストをマスクにエッチングして
ポリシリコン膜をパターニングしてポリシリコン配線１
０９とし、さらにフォトレジストをマスクに高濃度にｎ
型不純物例えばＰを選択的に注入し、Ｎ2雰囲気８５０
℃３０分の熱処理をおこなって電源ラインＶｃｃとコン
タクト部分１０９ａとを形成すると共に抵抗素子Ｒ1，
Ｒ2の部分に注入された不純物を活性化する。 （５）次に、ＣＶＤによりＳｉＯ2を形成し、その上に
ＴＥＯＳを用いたＢＰＳＧを厚く形成し、それを所定厚
み残すようにエッチバックして表面平坦化された第３の
層間絶縁膜１１０とする。 （６）次に、フォトレジストをマスクにウェットエッチ
とドライエッチを適用して第３、第２、第１の層間絶縁
膜を貫通するコンタクトホールＣ３を形成し、薄いＳｉ
Ｏ2膜を形成し、それら層間絶縁膜をマスクに薄いＳｉ
Ｏ2を貫通してｎ型不純物をイオン注入する。そして、
Ｎ2雰囲気中で８５０℃１０分間の熱処理を行ない導入
した不純物を活性化する。 （７）その上にスパッタによりＴｉ−ＴｉＮ積層膜で成
るバリア層１１１ａを形成する。尚、上記の薄いＳｉＯ
2はスパッタの前処理で除去している。 （８）次にＮ２雰囲気で６５０℃１０分間のアニール処
理を行こないバリア層を半導体基板１０１に良好にコン
タクトさせる。尚、このアニール条件は抵抗素子Ｒ1，
Ｒ2の抵抗値（工程（３）での不純物導入量）にかかわ
らず同じ条件で行なう。 （９）次にＣＶＤによりコンタクトホールＣ３内を埋め
るようにブランケットＷ成長を行ない、エッチバックし
てコンタクトホールＣ３内のみ残しＷプラグ１１１ｂと
する。その上にＡｌ層１１１ｃを形成し、バリア層１１
１ａと共にパターニングして第１層Ａｌ配線１１１とす
る。 （１０）次に、その上に第４の層間絶縁膜１１２を形成
し、第１層Ａｌ配線の所定場所に達するスルーホール
（図示せず）を形成し、さらにその上に下地にＴｉ−Ｔ
ｉＮ積層膜その上にＡｌ層を形成して所定の形状にパタ
ーニングして第２層Ａｌ配線１１３を形成し、そして最
上層にカバー膜１１４を形成し、パッド（図示せず）の
部分を開口して半導体装置は完成する。
明する。工程の説明はメモリセル部１の部分に関する説
明を主としてその他の部分特有の工程に付いては説明を
略す。 （１）まず図６に示す中間加工体を準備する。ここまで
の工程を以下簡単に説明する。 （ａ）ｐ型Ｓｉ基板またはｎ型Ｓｉ基板の表面に通常の
方法によりｐ型ウエル２を形成したような半導体基板１
０１を用意する。 （ｂ）その後例えば選択酸化法によりトレンチ内に下方
にｐ+型チャンネルストッパ（図示せず）を備えたフィ
ールド酸化膜１０２を形成してそれに囲まれた活性領域
（素子形成領域）を分離確定する。 （ｃ）その後活性領域に例えば熱酸化によりゲート酸化
膜１０３形成する。 （ｄ）その後ポリシリコン膜、ＷＳｉ膜を形成してイオ
ン注入等により不純物を導入し、熱処理して低抵抗化
し、所定の形状にパターニングしてポリサイドでなるワ
ード線ＷＬとゲート電極Ｇとする。 （ｅ）その後フィールド酸化膜１０２、ワード線ＷＬ、
ゲート電極Ｇをマスクとしてイオン注入によりｎ型不純
物を低濃度に導入して熱処理して活性化してＭＯＳＦＥ
ＴＱ1，Ｑ2，Ｑ3，Ｑ4の低濃度ソース、ドレイン領域１
０４を形成する。 （ｆ）その後全面にＣＶＤによりＳｉＯ2を形成し、異
方性エッチングしてワード線ＷＬ、ゲートＧの端面に残
し側壁１０５とする。 （ｇ）その後上記活性領域にワード線ＷＬ、ゲート電極
Ｇ、それらの側壁１０５およびフィールド酸化膜１０２
をマスクとして自己整合的に高濃度にｎ型不純物をイオ
ン注入により導入して熱処理して各ＭＯＳＦＥＴのソー
ス・ドレイン領域１０６を形成する。 （ｈ）次に、ＣＶＤによりＳｉＯ2膜およびＢＰＳＧ膜
を形成し熱処理により平坦化して第１の層間絶縁膜１０
７とする。 （ｉ）次に、第１の層間絶縁膜の所定部分にスルーホー
ルＣ１を形成してその上にＷＳｉ膜をスパッタで形成
し、それをパターニングして接地ラインＧＮＤとする。 （ｊ）その上にＣＶＤによりＳｉＯ2を形成して第２層
間絶縁膜１０８とする。 （ｋ）次に、図２における接続点３，４の部分を含む所
定個所に第２の層間絶縁膜１０８、第１の層間絶縁膜１
０７を貫通するコンタクトホールを設ける。接続点３、
４のコンタクトホールＣ２はＭＯＳＦＥＴＱ1（Ｑ2）の
ゲート電極Ｇの端部とＭＯＳＦＥＴＱ3（Ｑ4）とＭＯＳ
ＦＥＴＱ1（Ｑ2）との共通のソース・ドレイン領域１０
６ａの一部とを露出させるものである。以上により図６
に示す形状を得る。 （２）次に、層間絶縁膜１０８，１０７をマスクにイオ
ン注入してコンタクトホールの部分のみ半導体基板１０
１にｎ型不純物を高濃度に導入し、コンタクトホールＣ
２が位置ずれ等して半導体基板１０１のｐ型領域に後の
工程で形成するポリシリコン配線１０９が接続するのを
防止して、ＣＶＤにより全面にポリシリコン膜を形成す
る。 （３）そのポリシリコン膜全面に抵抗素子Ｒ1，Ｒ2の抵
抗値に対応した濃度でイオン注入によりｎ型不純物例え
ばＰを注入する。 （４）次に、フォトレジストをマスクにエッチングして
ポリシリコン膜をパターニングしてポリシリコン配線１
０９とし、さらにフォトレジストをマスクに高濃度にｎ
型不純物例えばＰを選択的に注入し、Ｎ2雰囲気８５０
℃３０分の熱処理をおこなって電源ラインＶｃｃとコン
タクト部分１０９ａとを形成すると共に抵抗素子Ｒ1，
Ｒ2の部分に注入された不純物を活性化する。 （５）次に、ＣＶＤによりＳｉＯ2を形成し、その上に
ＴＥＯＳを用いたＢＰＳＧを厚く形成し、それを所定厚
み残すようにエッチバックして表面平坦化された第３の
層間絶縁膜１１０とする。 （６）次に、フォトレジストをマスクにウェットエッチ
とドライエッチを適用して第３、第２、第１の層間絶縁
膜を貫通するコンタクトホールＣ３を形成し、薄いＳｉ
Ｏ2膜を形成し、それら層間絶縁膜をマスクに薄いＳｉ
Ｏ2を貫通してｎ型不純物をイオン注入する。そして、
Ｎ2雰囲気中で８５０℃１０分間の熱処理を行ない導入
した不純物を活性化する。 （７）その上にスパッタによりＴｉ−ＴｉＮ積層膜で成
るバリア層１１１ａを形成する。尚、上記の薄いＳｉＯ
2はスパッタの前処理で除去している。 （８）次にＮ２雰囲気で６５０℃１０分間のアニール処
理を行こないバリア層を半導体基板１０１に良好にコン
タクトさせる。尚、このアニール条件は抵抗素子Ｒ1，
Ｒ2の抵抗値（工程（３）での不純物導入量）にかかわ
らず同じ条件で行なう。 （９）次にＣＶＤによりコンタクトホールＣ３内を埋め
るようにブランケットＷ成長を行ない、エッチバックし
てコンタクトホールＣ３内のみ残しＷプラグ１１１ｂと
する。その上にＡｌ層１１１ｃを形成し、バリア層１１
１ａと共にパターニングして第１層Ａｌ配線１１１とす
る。 （１０）次に、その上に第４の層間絶縁膜１１２を形成
し、第１層Ａｌ配線の所定場所に達するスルーホール
（図示せず）を形成し、さらにその上に下地にＴｉ−Ｔ
ｉＮ積層膜その上にＡｌ層を形成して所定の形状にパタ
ーニングして第２層Ａｌ配線１１３を形成し、そして最
上層にカバー膜１１４を形成し、パッド（図示せず）の
部分を開口して半導体装置は完成する。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法では抵抗素子Ｒ1，Ｒ2の抵抗値をきめるのに
イオン注入のドーズ量を変えることで行なっているので
その後の工程が長く、必要とされる仕様が与えられて半
導体装置の完成までに時間が係る。そこでこの発明はよ
り後ろの工程で抵抗素子Ｒ1，Ｒ2の抵抗値の決定を行な
うようにした半導体装置の製造方法を提供する。
の製造方法では抵抗素子Ｒ1，Ｒ2の抵抗値をきめるのに
イオン注入のドーズ量を変えることで行なっているので
その後の工程が長く、必要とされる仕様が与えられて半
導体装置の完成までに時間が係る。そこでこの発明はよ
り後ろの工程で抵抗素子Ｒ1，Ｒ2の抵抗値の決定を行な
うようにした半導体装置の製造方法を提供する。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めにこの発明の方法は半導体基板上に下層の層間絶縁膜
を形成し、その上にポリシリコン膜を形成してそれに所
定量の不純物の導入とパターニングをして抵抗素子を形
成し、それを覆う上層の層間絶縁膜を形成し、その上に
高融点金属膜を形成し、アニール処理により前記高融点
金属膜を前記基板の活性領域（または前記ポリシリコン
膜）にコンタクトさせる半導体装置の製造方法におい
て、前記抵抗素子の抵抗値を異ならせて異なる特性とす
るのに前記ポリシリコン膜への不純物の導入量は同じと
し、前記アニール処理の温度を異ならせることを特徴と
する。上記の方法によれば抵抗素子を形成するポリシリ
コン膜に導入する不純物量は同じとし、後の工程のアニ
ール処理工程の条件を変えて抵抗値を決定するようにし
たので以後の工程が少なくなり、要求から完成（出荷）
までの所要時間を短くする。
めにこの発明の方法は半導体基板上に下層の層間絶縁膜
を形成し、その上にポリシリコン膜を形成してそれに所
定量の不純物の導入とパターニングをして抵抗素子を形
成し、それを覆う上層の層間絶縁膜を形成し、その上に
高融点金属膜を形成し、アニール処理により前記高融点
金属膜を前記基板の活性領域（または前記ポリシリコン
膜）にコンタクトさせる半導体装置の製造方法におい
て、前記抵抗素子の抵抗値を異ならせて異なる特性とす
るのに前記ポリシリコン膜への不純物の導入量は同じと
し、前記アニール処理の温度を異ならせることを特徴と
する。上記の方法によれば抵抗素子を形成するポリシリ
コン膜に導入する不純物量は同じとし、後の工程のアニ
ール処理工程の条件を変えて抵抗値を決定するようにし
たので以後の工程が少なくなり、要求から完成（出荷）
までの所要時間を短くする。
【００１３】
【発明の実施の形態】まず、この発明の基となる本発明
者による研究の結果を説明する。前記した従来の製造方
法に準じて半導体装置を製造した。但し、工程（３）で
のポリシリコン膜全面にイオン注入するｎ型不純物Ｐの
ドーズ量は２種類とした。そして、工程（８）でのアニ
ール処理は温度を振って行こなった。アニール時間はい
ずれも１０分である。そして、完成した半導体装置の抵
抗素子の抵抗値を測定した。尚、この測定は図２に示す
実回路の抵抗素子Ｒ1，Ｒ2を直接測定したものではな
い。製品の品質確認の為に同じポリシリコン膜で作り込
まれ、測定用のパッドに接続しているモニタ用の抵抗素
子を測定した。図１はその結果を示すグラフである。横
軸はアニール処理の温度、縦軸は抵抗値を示す。（但
し、実回路の抵抗素子Ｒ1，Ｒ2の値に換算している。●
印はあるイオン注入量の場合で、○印はその１．５倍の
注入量の場合を示す。グラフに示すようにアニール温度
を上げて行くと抵抗値が大きくなり８５０℃のあたりを
ピークとしてそれ以上温度が高くなると抵抗値は小さく
なってくる。
者による研究の結果を説明する。前記した従来の製造方
法に準じて半導体装置を製造した。但し、工程（３）で
のポリシリコン膜全面にイオン注入するｎ型不純物Ｐの
ドーズ量は２種類とした。そして、工程（８）でのアニ
ール処理は温度を振って行こなった。アニール時間はい
ずれも１０分である。そして、完成した半導体装置の抵
抗素子の抵抗値を測定した。尚、この測定は図２に示す
実回路の抵抗素子Ｒ1，Ｒ2を直接測定したものではな
い。製品の品質確認の為に同じポリシリコン膜で作り込
まれ、測定用のパッドに接続しているモニタ用の抵抗素
子を測定した。図１はその結果を示すグラフである。横
軸はアニール処理の温度、縦軸は抵抗値を示す。（但
し、実回路の抵抗素子Ｒ1，Ｒ2の値に換算している。●
印はあるイオン注入量の場合で、○印はその１．５倍の
注入量の場合を示す。グラフに示すようにアニール温度
を上げて行くと抵抗値が大きくなり８５０℃のあたりを
ピークとしてそれ以上温度が高くなると抵抗値は小さく
なってくる。
【００１４】このような現象の生ずる理由は定かではな
いが、８５０℃近傍の温度処理でポリシリコン中にアク
セプタが生じているのではないかと本発明者は考えてい
る。
いが、８５０℃近傍の温度処理でポリシリコン中にアク
セプタが生じているのではないかと本発明者は考えてい
る。
【００１５】そこで、この発明は上記の現象を利用して
ポリシリコン膜でなる抵抗素子の抵抗値をある幅の範囲
内ではあるが制御して異なる特性の半導体装置を製造す
るものである。
ポリシリコン膜でなる抵抗素子の抵抗値をある幅の範囲
内ではあるが制御して異なる特性の半導体装置を製造す
るものである。
【００１６】この発明の方法は半導体基板上に下層の層
間絶縁膜を形成し、その上にポリシリコン膜を形成して
それに所定量の不純物を導入してパターニングして抵抗
素子を形成し、それを覆う上層の層間絶縁膜を形成し、
前記上層と下層の層間絶縁膜を貫通して半導体基板表面
の活性領域へ（または上層の層間絶縁膜を貫通して前記
ポリシリコン膜）に達するコンタクトホールをエッチン
グ形成し、その上に高融点金属膜を形成し、アニール処
理により高融点金属のシリサイドを形成して前記高融点
金属膜を前記活性領域（または前記ポリシリコン膜）に
コンタクトさせる半導体装置の製造方法において実施で
きる。特に抵抗素子の抵抗値が大きい場合に有効であ
る。高融点金属膜は多くの場合その上にＡｌ膜が配置さ
れ半導体基板とかポリシリコン膜とかにＡｌが合金化し
て入り込むのを防止するバリア層として用いられ、その
際アニール処理して界面をシリサイド化する場合にその
アニール温度条件を変えることで適用できる。高融点金
属としてはＴｉ，Ｗ等種々公知の材料が用いられてい
る。
間絶縁膜を形成し、その上にポリシリコン膜を形成して
それに所定量の不純物を導入してパターニングして抵抗
素子を形成し、それを覆う上層の層間絶縁膜を形成し、
前記上層と下層の層間絶縁膜を貫通して半導体基板表面
の活性領域へ（または上層の層間絶縁膜を貫通して前記
ポリシリコン膜）に達するコンタクトホールをエッチン
グ形成し、その上に高融点金属膜を形成し、アニール処
理により高融点金属のシリサイドを形成して前記高融点
金属膜を前記活性領域（または前記ポリシリコン膜）に
コンタクトさせる半導体装置の製造方法において実施で
きる。特に抵抗素子の抵抗値が大きい場合に有効であ
る。高融点金属膜は多くの場合その上にＡｌ膜が配置さ
れ半導体基板とかポリシリコン膜とかにＡｌが合金化し
て入り込むのを防止するバリア層として用いられ、その
際アニール処理して界面をシリサイド化する場合にその
アニール温度条件を変えることで適用できる。高融点金
属としてはＴｉ，Ｗ等種々公知の材料が用いられてい
る。
【００１７】このような半導体装置において抵抗素子の
抵抗値を異ならせて異なる特性とすることが要求される
場合がある。典型的にはＳＲＡＭである。そのような場
合この発明を適用できる。即ちポリシリコン膜への不純
物の導入量は同じとして要求される抵抗値に応じてそれ
より後の工程として設定される前記アニール処理の温度
を選び処理を行なえば良い。このアニール処理の温度は
低い方は高融点金属膜の種類によって多少異なるがシリ
サイド化が出来目的を達する温度で良い高い方は８５０
℃である。それ以上では温度と抵抗値の関係がそれ以下
と逆になる。
抵抗値を異ならせて異なる特性とすることが要求される
場合がある。典型的にはＳＲＡＭである。そのような場
合この発明を適用できる。即ちポリシリコン膜への不純
物の導入量は同じとして要求される抵抗値に応じてそれ
より後の工程として設定される前記アニール処理の温度
を選び処理を行なえば良い。このアニール処理の温度は
低い方は高融点金属膜の種類によって多少異なるがシリ
サイド化が出来目的を達する温度で良い高い方は８５０
℃である。それ以上では温度と抵抗値の関係がそれ以下
と逆になる。
【００１８】
【実施例】先に説明した図１に示す実験をさらに詳細に
説明して実施例の説明とする。この半導体装置は構造と
しては図２、図３、図４に示す従来のものと同じである
ので説明は略す。
説明して実施例の説明とする。この半導体装置は構造と
しては図２、図３、図４に示す従来のものと同じである
ので説明は略す。
【００１９】これらの半導体装置の製造方法を説明す
る。工程の説明は従来の製造方法の説明と同様にメモリ
セル部１の部分に関する説明を主としてその他の部分特
有の工程に付いては説明を略す。また図面も図２、図
３、図４、図５、図６を共用する。 （１）まず図６に示す中間加工体を準備するまでの工程
は従来と同じであるから説明を省略する。 （２）次に、層間絶縁膜１０８（下層の層間絶縁膜）を
マスクにイオン注入してコンタクトホールの部分のみ半
導体基板１０１にｎ型不純物を高濃度に導入し、コンタ
クトホールＣ２が位置ずれ等して半導体基板１０１のｐ
型領域に後の工程で形成するポリシリコン配線１０９が
接続するのを防止して、ＣＶＤにより全面にポリシリコ
ン膜を形成する工程も従来と同じで良い。 （３）そのポリシリコン膜全面に１群のウェーハにはｎ
型不純物例えばＰを８．０＊１０13ｍ／ｃｍ2イオン注
入する。このドーズ量は従来の製法では抵抗素子Ｒ1，
Ｒ2の最も高い抵抗値のものに対応したする（図１●印
に相当）。また他のウェーハ群には１．２＊１０14ｍ／
ｃｍ2のイオン注入を行なう（図１○印に相当）。 （４）次に、フォトレジストをマスクにエッチングして
ポリシリコン膜をパターニングしてポリシリコン配線１
０９とし、さらにフォトレジストをマスクに高濃度にｎ
型不純物例えばＰを選択的に注入し、Ｎ2雰囲気８５０
℃３０分の熱処理をおこなって電源ラインＶｃｃとコン
タクト部分１０９ａとを形成すると共に抵抗素子Ｒ1，
Ｒ2の部分に注入された不純物を活性化する。（従来の
製造方法と同じ） （５）次に、ＣＶＤによりＳｉＯ２を形成し、その上に
ＴＥＯＳを用いたＢＰＳＧを厚く形成し、それを所定厚
み残すようにエッチバックして表面平坦化された第３の
層間絶縁膜１１０（上層の層間絶縁膜）とする。（従来
の製造方法と同じ） （６）次に、フォトレジストをマスクにウェットエッチ
とドライエッチを適用して第３、第２、第１の層間絶縁
膜を貫通するコンタクトホールＣ３を形成し、薄いＳｉ
Ｏ2膜を形成し、それら層間絶縁膜をマスクに薄いＳｉ
Ｏ2を貫通してｎ型不純物をイオン注入する。そして、
Ｎ２雰囲気中で８５０℃１０分間の熱処理を行ない導入
した不純物を活性化する。（従来の製造方法と同じ） （７）その上にスパッタにより高融点金属例えばＴｉと
例えばＴｉＮの積層膜で成るバリア層１１１ａを形成す
る。尚、上記の薄いＳｉＯ2はスパッタの前処理で除去
している。 （８）次にＮ2雰囲気で１０分間温度を６５０℃，７５
０℃，８００℃，８５０℃，９００℃１０００℃に振っ
てのアニール処理を行こないバリア層１１１ａの高融点
金属膜（この場合はＴｉ膜）とＳｉを反応させシリサイ
ドとして半導体基板１０１に良好にコンタクトさせる。 （９）次のコンタクトホールＣ３内をＷプラグ１１１ｂ
で埋める工程以後は従来の製造方法とかわらないので説
明を略す。
る。工程の説明は従来の製造方法の説明と同様にメモリ
セル部１の部分に関する説明を主としてその他の部分特
有の工程に付いては説明を略す。また図面も図２、図
３、図４、図５、図６を共用する。 （１）まず図６に示す中間加工体を準備するまでの工程
は従来と同じであるから説明を省略する。 （２）次に、層間絶縁膜１０８（下層の層間絶縁膜）を
マスクにイオン注入してコンタクトホールの部分のみ半
導体基板１０１にｎ型不純物を高濃度に導入し、コンタ
クトホールＣ２が位置ずれ等して半導体基板１０１のｐ
型領域に後の工程で形成するポリシリコン配線１０９が
接続するのを防止して、ＣＶＤにより全面にポリシリコ
ン膜を形成する工程も従来と同じで良い。 （３）そのポリシリコン膜全面に１群のウェーハにはｎ
型不純物例えばＰを８．０＊１０13ｍ／ｃｍ2イオン注
入する。このドーズ量は従来の製法では抵抗素子Ｒ1，
Ｒ2の最も高い抵抗値のものに対応したする（図１●印
に相当）。また他のウェーハ群には１．２＊１０14ｍ／
ｃｍ2のイオン注入を行なう（図１○印に相当）。 （４）次に、フォトレジストをマスクにエッチングして
ポリシリコン膜をパターニングしてポリシリコン配線１
０９とし、さらにフォトレジストをマスクに高濃度にｎ
型不純物例えばＰを選択的に注入し、Ｎ2雰囲気８５０
℃３０分の熱処理をおこなって電源ラインＶｃｃとコン
タクト部分１０９ａとを形成すると共に抵抗素子Ｒ1，
Ｒ2の部分に注入された不純物を活性化する。（従来の
製造方法と同じ） （５）次に、ＣＶＤによりＳｉＯ２を形成し、その上に
ＴＥＯＳを用いたＢＰＳＧを厚く形成し、それを所定厚
み残すようにエッチバックして表面平坦化された第３の
層間絶縁膜１１０（上層の層間絶縁膜）とする。（従来
の製造方法と同じ） （６）次に、フォトレジストをマスクにウェットエッチ
とドライエッチを適用して第３、第２、第１の層間絶縁
膜を貫通するコンタクトホールＣ３を形成し、薄いＳｉ
Ｏ2膜を形成し、それら層間絶縁膜をマスクに薄いＳｉ
Ｏ2を貫通してｎ型不純物をイオン注入する。そして、
Ｎ２雰囲気中で８５０℃１０分間の熱処理を行ない導入
した不純物を活性化する。（従来の製造方法と同じ） （７）その上にスパッタにより高融点金属例えばＴｉと
例えばＴｉＮの積層膜で成るバリア層１１１ａを形成す
る。尚、上記の薄いＳｉＯ2はスパッタの前処理で除去
している。 （８）次にＮ2雰囲気で１０分間温度を６５０℃，７５
０℃，８００℃，８５０℃，９００℃１０００℃に振っ
てのアニール処理を行こないバリア層１１１ａの高融点
金属膜（この場合はＴｉ膜）とＳｉを反応させシリサイ
ドとして半導体基板１０１に良好にコンタクトさせる。 （９）次のコンタクトホールＣ３内をＷプラグ１１１ｂ
で埋める工程以後は従来の製造方法とかわらないので説
明を略す。
【００２０】この結果図１に示すような半導体装置が得
られ、例えばドーズ量１．２＊１０14ａｔｍ／ｃｍ2で
アニール温度６５０℃のものＡは抵抗値の小さい規格品
に相当し、ドーズ量１．２＊１０14ａｔｍ／ｃｍ2でア
ニール温度８００℃のものＢは抵抗値の中間規格品に相
当する。実施例によれば同じ設計で高抵抗負荷型のＳＲ
ＡＭの負荷抵抗の抵抗値の異なるものをアニール温度を
変えることにより作ることが出来る。
られ、例えばドーズ量１．２＊１０14ａｔｍ／ｃｍ2で
アニール温度６５０℃のものＡは抵抗値の小さい規格品
に相当し、ドーズ量１．２＊１０14ａｔｍ／ｃｍ2でア
ニール温度８００℃のものＢは抵抗値の中間規格品に相
当する。実施例によれば同じ設計で高抵抗負荷型のＳＲ
ＡＭの負荷抵抗の抵抗値の異なるものをアニール温度を
変えることにより作ることが出来る。
【００２１】上記実施例はＳＲＡＭを例に説明したが、
他の回路においても高抵抗を含む回路でその抵抗値をか
える必要がある場合に適用できる。
他の回路においても高抵抗を含む回路でその抵抗値をか
える必要がある場合に適用できる。
【００２２】
【発明の効果】以上説明したように、この発明の製造方
法によればポリシリコン膜でなる抵抗素子の抵抗値をイ
オン注入量を変えることなく、その後の工程に設定され
るアニール工程の処理温度により変更できるのでそのよ
うな抵抗素子を含む半導体装置の仕様が示されてから出
荷までの時間が短くなる。
法によればポリシリコン膜でなる抵抗素子の抵抗値をイ
オン注入量を変えることなく、その後の工程に設定され
るアニール工程の処理温度により変更できるのでそのよ
うな抵抗素子を含む半導体装置の仕様が示されてから出
荷までの時間が短くなる。
【図１】 この発明をの一実施例のアニール温度と抵抗
素子の抵抗値との関係を示すグラフ。
素子の抵抗値との関係を示すグラフ。
【図２】 この発明を適用する半導体装置の要部回路
図。
図。
【図３】 その途中工程までの平面図。
【図４】 そのさらに工程の進んだ状態の平面図
【図５】 その縦断面図。
【図６】 それと同じ場所の途中工程を示す断面図。
１０１ 半導体基板 １０８ 第２層間絶縁膜（下層の層間絶縁膜） １０９ ポリシリコン配線（ポリシリコン膜） Ｒ１，Ｒ２ 抵抗素子 １１０ 第３層間絶縁膜（上層の層間絶縁膜） １１１ａ バリア層（Ｔｉ）（高融点金属膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/768 H01L 27/11
Claims (4)
- 【請求項１】半導体基板上に下層の層間絶縁膜を形成
し、 その上にポリシリコン膜を形成してそれに所定量の不純
物の導入とパターニングをして抵抗素子を形成し、 それを覆う上層の層間絶縁膜を形成し、 その上に高融点金属膜を形成し、 アニール処理により前記高融点金属膜を前記半導体基板
の活性領域（または前記ポリシリコン膜）にコンタクト
させる半導体装置の製造方法において、 前記抵抗素子の抵抗値を異ならせて異なる特性とするの
に前記ポリシリコン膜への不純物の導入量は同じとし、
前記アニール処理の温度を異ならせることを特徴とする
半導体装置の製造方法。 - 【請求項２】前記半導体装置がＳＲＡＭ装置またはＳＲ
ＡＭを含むものであり、そのＳＲＡＭは高抵抗負荷型で
あって、前記抵抗素子はその負荷抵抗素子である請求項
１に記載の半導体装置の製造方法。 - 【請求項３】前記高融点金属膜がＴｉ膜である請求項１
又は２に記載の半導体装置の製造方法。 - 【請求項４】前記アニール処理の温度が前記高融点金属
膜が半導体基板又は前記ポリシリコン膜と反応してシリ
サイド化しうる温度で８５０℃以下の範囲から選ばれる
ことを特徴とする請求項１，２又は３に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26974698A JP3264255B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26974698A JP3264255B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100973A JP2000100973A (ja) | 2000-04-07 |
| JP3264255B2 true JP3264255B2 (ja) | 2002-03-11 |
Family
ID=17476586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26974698A Expired - Fee Related JP3264255B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264255B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212847A (ja) | 2011-03-24 | 2012-11-01 | Toshiba Corp | 半導体装置の製造方法、製造システムおよび調整装置 |
-
1998
- 1998-09-24 JP JP26974698A patent/JP3264255B2/ja not_active Expired - Fee Related
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|---|---|---|---|
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