KR20060114177A - 노아형 플래시 메모리 소자 - Google Patents

노아형 플래시 메모리 소자 Download PDF

Info

Publication number
KR20060114177A
KR20060114177A KR1020050036181A KR20050036181A KR20060114177A KR 20060114177 A KR20060114177 A KR 20060114177A KR 1020050036181 A KR1020050036181 A KR 1020050036181A KR 20050036181 A KR20050036181 A KR 20050036181A KR 20060114177 A KR20060114177 A KR 20060114177A
Authority
KR
South Korea
Prior art keywords
region
cells
common source
flash memory
memory device
Prior art date
Application number
KR1020050036181A
Other languages
English (en)
Other versions
KR101128711B1 (ko
Inventor
김학윤
정용철
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050036181A priority Critical patent/KR101128711B1/ko
Publication of KR20060114177A publication Critical patent/KR20060114177A/ko
Application granted granted Critical
Publication of KR101128711B1 publication Critical patent/KR101128711B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 칩 면적을 감소시킬 수 있는 노아형(NOR type) 플래시 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명에서는 행방향으로 신장된 복수의 워드라인과, 상기 복수의 워드라인과 수직한 방향으로 신장된 복수의 공통 소오스 라인과, 상기 공통 소오스 라인과 교번적으로 나란한 방향으로 신장된 복수의 비트라인과, 상기 워드라인과 상기 공통 소오스 라인 및 상기 비트라인과 교차하는 부위에 각각 형성되고, 상기 워드라인 방향으로 인접한 두 개의 셀이 한쌍으로 하나의 채널 액티브 영역을 공유하는 복수의 셀을 포함하는 노아형 플래시 메모리 소자를 제공한다.
플래시 메모리 소자, 노아형, 드리프트 영역, 2비트,

Description

노아형 플래시 메모리 소자{NOR TYPE FLASH MEMORY DEVICE}
도 1은 일반적인 노아형 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.
도 2는 도 1에 도시된 단위 메모리 셀을 도시한 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 노아형 플래시 메모리 소자의 어레이를 도시한 평면도.
도 4는 도 3에 도시된 'C' 부위를 확대하여 도시한 평면도.
도 5는 도 4에 도시된 A-A' 절취선을 따라 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 111 : 웰 영역
112 : 소자 분리막 113 : 드리프트 영역
114 : 터널 산화막 115a, 115b : 플로팅 게이트
116a, 116b : 유전체막 117a, 117b : 컨트롤 게이트
118a, 118b : 게이트 구조물 120a : 소오스 영역
120b : 드레인 영역 121 : 살리사이드 방지막
122, 123 : 층간 절연막 124a : 소오스 컨택부
124b : 드레인 컨택부 125 : 금속배선
본 발명은 노아형(NOR type) 플래시(FLASH) 메모리 소자에 관한 것으로, 특히 칩 면적을 감소시킬 수 있는 2비트(bits) 노아형 플래시 메모리 소자에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입/출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분된다. ROM 제품으로는 ROM, PROM(Programmable ROM), EPROM(Erasable PROM) 및 EEPROM(Electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품 중에서 전기적 방법으로 데이터를 프로그램(program) 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세에 있다.
일반적으로, EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리 소자는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형(stack type) 게이트 구조를 갖는다. 플래시 메모리 셀은 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다. 회로적 관점에서 살펴보면, 플래시 메모리 셀은 n개의 셀 트랜지스터(transistor)들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인(bit line)과 접지라인(ground line) 사이에 병렬로 연결되어 고집적화에 유리한 난드형(NAND type)과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 고속 동작에 유리한 노아형으로 구분된다.
이하, 기본적인 노아형 플래시 메모리 소자의 셀 및 그 동작특성을 도 1 및 도 2를 참조하여 설명하기로 한다. 도 1은 노아형 플래시 메모리 소자의 셀 어레이(array) 구조를 도시한 등가 회로도이고, 도 2는 도 1에 도시된 단위 셀의 수직 단면도이다.
도 1에 도시된 바와 같이, 서로 직교하도록 구성된 복수의 워드라인(WL)과 복수의 비트라인(BL) 간에 복수의 메모리 셀(MC)이 접속되고, 각각의 메모리 셀(MC)의 소오스(source) 영역은 공통 소오스 라인(common source line, CSL)에 접속된다.
도 2에 도시된 바와 같이, 메모리 셀(MC)은 데이터가 저장되는 플로팅 게이트(12)와, 플로팅 게이트(12)와 기판(10) 사이에 형성된 터널 산화막(tunnel oxide, 11)과, 워드라인(WL)으로 기능하는 컨트롤 게이트(14)와, 컨트롤 게이트(14)와 플로팅 게이트(12)를 분리시키기 위하여 이들(14, 12) 사이에 형성된 유전 체막(13)을 포함한다. 또한, 플로팅 게이트(12)와 컨트롤 게이트(14)의 적층 게이트의 양측으로 노출된 기판(10)에 형성된 소오스 및 드레인 영역(15, 16)을 포함한다. 여기서, 드레인 영역(16)은 비트라인(BL)과 접속되고, 소오스 영역(15)은 공통 소오스 라인(CLS)과 접속된다.
이러한 노아형 플래시 메모리 소자는 전기적으로 데이터를 프로그램 및 소거하는 반도체 소자로서, 프로그램 동작은 단위 셀인 트랜지스터의 드레인 영역(16)에 채널 열전자(channel hot electron)를 형성하여 플로팅 게이트(12)로 전자를 주입(injection)하는 채널 열전자 주입(Channel Hot Electron Injection, CHEI) 방식으로 이루어진다. 그리고, 소거 동작은 F-N 터널링(Fowler-Nordheim tunneling)을 이용하여 플로팅 게이트(12)에 주입된 전자를 기판(10)으로 방출하는 방식으로 이루어진다.
그러나, 종래기술에 따른 노아형 플래시 메모리 소자에서는 고집적화하는데 한계가 있다. 특히, 2개의 메모리 셀이 하나의 드레인 컨택을 공유함으로써 면적 축소에 많은 어려움을 가지고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 칩 면적을 감소시킬 수 있는 노아형 플래시 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 행방향으로 신장된 복수의 워드라인과, 상기 복수의 워드라인과 수직한 방향으로 신장된 복수의 공통 소오스 라인과, 상기 공통 소오스 라인과 교번적으로 나란한 방향으로 신장된 복수의 비트라인과, 상기 워드라인과 상기 공통 소오스 라인 및 상기 비트라인과 교차하는 부위에 각각 형성되고, 상기 워드라인 방향으로 인접한 두 개의 셀이 한쌍으로 하나의 채널 액티브 영역을 공유하는 복수의 셀을 포함하는 노아형 플래시 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 노아형 플래시 메모리 소자를 설명하기 위하여 도시한 셀 어레이 구조의 평면도이고, 도 4는 도 3에 도시된 'C'를 확대하여 도시한 평면도이고, 도 5는 도 4에 도시된 A-A' 절취선을 따라 도시한 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 노아형 플래시 메모리 소자는 행방향으로 신장된 복수의 워드라인(word line, W0 내지 W7)과, 워드라인(W0 내지 W7)과 수직한 방향, 즉 열방향으로 교번적으로 신장된 복수의 공 통 소오스 라인(common source line, S0 내지 S3) 및 비트라인(bit line, BL0 내지 BL3)과, 인접한 워드라인과 교번적으로 접속된 게이트 구조물을 갖는 복수의 셀을 포함한다.
상기 복수의 셀은 하나의 채널 액티브 영역 내에 2개의 셀이 한쌍으로 형성된 구조를 갖는다. 그리고, 인접하게 형성된 두개의 셀은 공통으로 하나의 소오스 영역 및 드레인 영역을 공유한다. 이러한 한쌍의 셀은 교번적으로 인접한 워드라인에 의해 각각 선택되어 구동된다. 이하 설명의 편의를 위해 워드라인(W0, W1)과 각각 접속된 셀(A, B)을 일례로 들어 설명한다. 다른 셀 또한 2개가 한쌍으로 하여 동일한 구성을 갖는다.
도 4 및 도 5에 도시된 바와 같이, 제1 셀(A)은 소자 분리막(112)이 형성된 기판(110) 내의 웰 영역(111) 상에 형성된 제1 게이트 구조물(118a)과, 게이트 구조물(118a)의 상하부의 웰 영역(111) 내에 제2 셀(B)과 공통으로 공유하는 소오스 영역 및 드레인 영역(120a, 120b)을 포함한다. 그리고, 제1 게이트 구조물(118a)의 제1 컨트롤 게이트(117a)는 워드라인(W0)과 접속되고, 소오스 영역(120a)은 소오스 컨택부(124a)를 통해 공통 소오스 라인(SO)과 접속되고, 드레인 영역(120b)은 비트라인(BLO)과 접속된다.
제1 게이트 구조물(118a, 118b)은 웰 영역(111) 상에 형성된 터널 산화막(114)과, 터널 산화막(114) 상의 일부분을 덮도록 형성된 제1 플로팅 게이트(115a)와, 제1 플로팅 게이트(115a)를 덮도록 형성된 제1 유전체막(116a)과, 제1 유전체막(116a)을 덮도록 형성된 제1 컨트롤 게이트(117a)로 이루어진다. 그리고, 제1 유 전체막(116a)은 제1 플로팅 게이트(115a)의 일측면을 제외한 모든 영역을 덮도록 형성된다. 여기서, 일측면은 제2 게이트 구조물(118b)과 대향되는 방향에 위치된 측면이다. 또한, 제1 게이트 구조물(118a)은 제2 게이트 구조물(118b)과 대향하는 방향의 일측벽에 형성된 제1 스페이서(119a)를 통해 제2 게이트 구조물(118b)과 전기적으로 분리된다.
도 4 및 도 5에 도시된 바와 같이, 제2 셀(B)은 소자 분리막(112)이 형성된 기판(110) 내의 웰 영역(111) 상에 형성된 제2 게이트 구조물(118b)과, 제2 게이트 구조물(118b)의 상하부의 웰 영역(111) 내에 제1 셀(A)과 공통으로 공유하는 소오스 영역 및 드레인 영역(120a, 120b)을 포함한다. 그리고, 제2 게이트 구조물(118b)의 제2 컨트롤 게이트(117b)는 워드라인(W1)과 접속되고, 소오스 영역(120a)은 소오스 컨택부(124a)를 통해 공통 소오스 라인(SO)과 접속되고, 드레인 영역(120b)은 비트라인(BLO)과 접속된다.
제2 게이트 구조물(118b)은 제1 게이트 구조물(118a)과 대칭되도록 터널 산화막(114) 상에 형성된다. 구체적으로, 웰 영역(111) 상에 형성된 터널 산화막(114)과, 제1 플로팅 게이트(115a)와 분리되고, 제1 플로팅 게이트(115a)가 형성되지 않은 터널 산화막(114) 상의 다른 부분을 덮도록 형성된 제2 플로팅 게이트(115b), 제2 플로팅 게이트(115b)를 덮도록 형성된 제2 유전체막(116b)과, 제2 유전체막(116b)을 덮도록 형성된 제2 컨트롤 게이트(117b)로 이루어진다. 그리고, 제2 유전체막(116b)은 제2 플로팅 게이트(115b)의 일측면을 제외한 모든 영역을 덮도록 형성된다. 또한, 제2 게이트 구조물(118b)은 제1 게이트 구조물(118a)과 대향하 는 방향의 일측벽에 형성된 제2 스페이서(119b)를 통해 제1 게이트 구조물(118a)과 전기적으로 분리된다.
한편, 제1 및 제2 셀(A, B)은 전술한 바와 같이 하나의 액티브 영역에 형성된다. 이에 따라, 서로 독립적으로 구동시키기 위해 제1 및 제2 게이트 구조물(118a, 118b) 사이의 웰 영역(111) 내에 이들을 분리시키기 위한 드리프트(drift, 113)가 형성된다. 드리프트(113)는 소오스 영역 및 드레인 영역(120a, 120b)과 서로 다른 형을 갖는 불순물 이온을 주입시켜 형성한다. 예컨대, 소오스 영역 및 드레인 영역(120a, 120b)이 주기율 5족 물질인 인(P) 또는 비소(As)와 같은 n형 불순물로 형성된 경우, 드리프트(113)는 주기율 3족 물질인 붕소(B)와 같은 p형 불순물로 형성한다.
또한, 제1 및 제2 셀(A, B)의 동작시 이들 간의 간섭(disturb)를 방지하기 위해서는 하기 표1과 같은 바이어스 조건이 필요하다. 여기서, 표1은 제1 셀(A)의 프로그램, 소거 및 독출동작시 제1 및 제2 셀(A, B)에 인가되는 바이어스 조건을 나타낸 표이다.
셀(A) 동작 p-웰 (111) 공통 소오스 라인 (S0) 비트라인 (BL0) 워드라인 (W0) 워드라인 (W1) 비고
프로그램 (program) 0V 0V 5V 5V 0V 셀(A) 프로그램
소거 (erase) 16V 플로팅(floating) 플로팅 0V 플로팅 또는 12V 셀(A) 소거
독출 (read) 0V 0V 1V 2.5V 0V 셀(A) 독출
본 발명의 바람직한 실시예에 따른 노아형 플래시 메모리 소자는 채널 열전자 주입방식을 통해 프로그램 동작을 수행하고, F-N 터널링 방식을 통해 소거 동작을 수행한다.
먼저, 프로그램 동작시에는 웰 영역, 예컨대 p-웰 영역(111)과 공통 소오스 라인(S0)에 각각 0V를 인가하고, 비트라인(BL0)과 워드라인(W0)에 각각 5V를 인가한다. 이로써, 비트라인(BL0)에 인가되는 5V 전압에 의해 채널 영역에 열전자가 생성되고, 이렇게 생성된 열전자는 워드라인(W0)으로 인가되는 5V 전압에 의한 전계에 의해 터널 산화막(114)을 통해 플로팅 게이트(115a)로 주입된다. 이러한 과정을 통해 프로그램 동작이 수행된다. 이때, 제2 셀(B)의 제2 컨트롤 게이트(117b)와 접속된 워드라인(W1)으로 0V를 인가하여 제2 셀(B)의 간섭현상이 발생되는 것을 최소화할 수 있다.
소거 동작시에는 p-웰 영역(111)에 16V를 인가하고, 공통 소오스 라인(S0)과 비트라인(BL0)을 각각 플로팅시키고, 워드라인(W0)에 0V를 인가한다. 이로써, 프로그램 동작을 통해 플로팅 게이트(115a)에 주입된 전자는 p-웰 영역(111)에 형성된 고전계에 의해 터널 산화막(114)을 통해 소오스 영역(120a) 또는 기판(110)으로 방출된다. 이에 따라, 소거 동작이 수행된다. 이때, 제2 셀(B)의 제2 컨트롤 게이트(117b)와 접속된 워드라인(W1)을 플로팅시키거나, 또는 12V를 인가하여 제2 셀(B)의 간섭현상을 최소화할 수 있다.
독출 동작시에는 p-웰 영역(111)과 공통 소오스 라인(S0)에 각각 0V를 인가하고, 비트라인(BL0)에 1V를 인가하며, 워드라인(W0)에 2.5V를 인가한다. 이로써, 소오스 영역(120a)과 드레인 영역(120b) 간에 흐르는 전류를 측정하여 독출동작을 수행한다. 이때, 제2 셀에 간섭현상이 발생되지 않도록 하기 위하여 워드라인(W1)에 0V를 인가한다. 이를 통해, 제1 셀(A) 독출 동작시 제2 셀(B)의 간섭현상을 최소화할 수 있다.
한편, 도 5에 도시된 도면부호들 중 미설명된 도면부호 '125'는 금속배선으로서, 공통 소오스 라인 또는 비트라인으로 사용할 수 있으며, '122', '123'은 층간 절연막이다. 또한, 도 4 및 도 5에 도시된 '121'은 살리사이드(SALICIDE) 방지막으로 기능하는 HLD(High Temperature Low Pressure Dielectric) 산화막이다. 여기서, 살리사이드 방지막은 자기정렬 실리사이드 공정시 실리사이드층이 형성되지 않도록 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하나의 채널 액티브 영역에 2개의 셀을 구현하고, 2개의 셀이 각각 공통 소오스 라인 및 비트라인과 채널 액티브 영역을 공유하도록 함으로써 2개의 뱅크(bank) 메모리 셀을 하나의 뱅크 메모리 셀로 병합하는 것과 같은 효과를 얻을 수 있어 메모리 셀 어레이 면적을 감소시킬 수 있다.
또한, 본 발명에 의하면, 2개의 메모리 셀이 하나의 채널 액티브 영역을 공 유하고, 이 2개의 메모리 셀을 전기적으로 각각 분리시키기 위하여 이온주입방식을 통해 웰 영역 내에 드리프트 영역을 형성함으로써 소자의 면적을 감소시키는 한편, 공정마진을 증가시킬 수 있다.

Claims (13)

  1. 행방향으로 신장된 복수의 워드라인;
    상기 복수의 워드라인과 수직한 방향으로 신장된 복수의 공통 소오스 라인;
    상기 공통 소오스 라인과 교번적으로 나란한 방향으로 신장된 복수의 비트라인; 및
    상기 워드라인과 상기 공통 소오스 라인 및 상기 비트라인과 교차하는 부위에 각각 형성되고, 상기 워드라인 방향으로 인접한 두 개의 셀이 한쌍으로 하나의 채널 액티브 영역을 공유하는 복수의 셀
    을 포함하는 노아형 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 워드라인 방향으로 한쌍을 이루는 두 개의 셀은 상기 공통 소오스 라인 방향으로 상하부에 각각 형성된 소오스 및 드레인 영역을 공통으로 공유하는 노아형 플래시 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 워드라인 방향으로 한쌍을 이루는 두 개의 셀은 각각 서로 다른 워드라 인과 접속되는 노아형 플래시 메모리 소자.
  4. 제 2 항에 있어서,
    상기 공통 소오스 라인은 상기 소오스 영역과 접속되는 노아형 플래시 메모리 소자.
  5. 제 1 항, 제 2 항 및 제 4 항 중 어느 하나의 항에 있어서,
    상기 비트라인은 상기 드레인 영역과 접속되는 노아형 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 공통 소오스 라인 방향으로 인접한 셀은 소오스 영역 또는 드레인 영역을 서로 공유하는 노아형 플래시 메모리 소자.
  7. 제 1 항, 제 2 항, 제 4 항 및 제 6 항 중 어느 하나의 항에 있어서,
    상기 워드라인 방향으로 한쌍을 이루는 두 개의 셀은 상기 기판에 형성된 웰 영역 상에 서로 분할된 제1 및 제2 게이트 구조물을 포함하는 노아형 플래시 메모 리 소자.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 구조물은 상기 웰 영역 상에 형성된 터널 산화막을 2분할하여 덮도록 형성된 노아형 플래시 메모리 소자.
  9. 제 8 항에 있어서, 상기 제1 및 제2 게이트 구조물은 각각,
    상기 터널 산화막 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트를 덮도록 형성된 유전체막; 및
    상기 유전체막을 덮도록 형성된 컨트롤 게이트로 이루어진 노아형 플래시 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 게이트 구조물은 각각 서로 대향하는 방향의 일측벽에 형성된 스페이서를 더 포함하는 노아형 플래시 메모리 소자.
  11. 제 9 항에 있어서,
    상기 웰 영역의 중앙부에 상기 채널 액티브 영역을 2분할하도록 형성된 드리프트 영역을 더 포함하는 노아형 플래시 메모리 소자.
  12. 제 11 항에 있어서,
    상기 드리프트 영역은 상기 웰 영역과 동일 타입의 불순물 이온을 주입하여 형성된 노아형 플래시 메모리 소자.
  13. 제 12 항에 있어서,
    상기 드리프트 영역은 상기 웰 영역의 도핑 농도보다 낮게 형성된 노아형 플래시 메모리 소자.
KR1020050036181A 2005-04-29 2005-04-29 노아형 플래시 메모리 소자 KR101128711B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050036181A KR101128711B1 (ko) 2005-04-29 2005-04-29 노아형 플래시 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036181A KR101128711B1 (ko) 2005-04-29 2005-04-29 노아형 플래시 메모리 소자

Publications (2)

Publication Number Publication Date
KR20060114177A true KR20060114177A (ko) 2006-11-06
KR101128711B1 KR101128711B1 (ko) 2012-03-23

Family

ID=37651985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036181A KR101128711B1 (ko) 2005-04-29 2005-04-29 노아형 플래시 메모리 소자

Country Status (1)

Country Link
KR (1) KR101128711B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779638B1 (ko) * 2005-12-05 2007-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비휘발성 메모리 어레이 구조

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242723B1 (ko) * 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
JP3225916B2 (ja) * 1998-03-16 2001-11-05 日本電気株式会社 不揮発性半導体記憶装置とその製造方法
KR100640620B1 (ko) * 2004-12-27 2006-11-02 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779638B1 (ko) * 2005-12-05 2007-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비휘발성 메모리 어레이 구조

Also Published As

Publication number Publication date
KR101128711B1 (ko) 2012-03-23

Similar Documents

Publication Publication Date Title
US7589368B2 (en) Three-dimensional memory devices
US6818512B1 (en) Split-gate flash with source/drain multi-sharing
CN109841629B (zh) 每位多单元的非易失性存储器单元
KR100876082B1 (ko) 메모리 소자 및 그 형성 방법
US7566928B2 (en) Byte-operational nonvolatile semiconductor memory device
US7450418B2 (en) Non-volatile memory and operating method thereof
US9362374B2 (en) Simple and cost-free MTP structure
US20080173933A1 (en) Semiconductor memory device
KR100598107B1 (ko) 비휘발성 메모리 소자 및 그 형성 방법
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
EP2041793B1 (en) Non-volatile AND memory and method for operating the same
KR20160101587A (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
US9741729B2 (en) Nonvolatile memory cells, nonvolatile memory cell arrays including the same, and methods of fabricating the same
US8923058B2 (en) Nonvolatile memory device
US7515468B2 (en) Nonvolatile memory device
KR101314328B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
KR20080009321A (ko) 확산 접합이 없는 비휘발성 메모리 셀
US20160020292A1 (en) Unit cells of nonvolatile memory devices, cell arrays of nonvolatile memory devices, and methods of fabricating the same
KR20140139874A (ko) 싱글 폴리형 이이피롬의 셀 구조 및 그 동작방법
KR101128711B1 (ko) 노아형 플래시 메모리 소자
US20080258200A1 (en) Memory cell having a shared programming gate
KR20140119578A (ko) 싱글 폴리형 이이피롬의 셀 구조, 셀 어레이, 및 그 동작방법
US7495281B2 (en) Non-volatile memory device and methods of forming and operating the same
US20080079055A1 (en) Non-volatile memory device
US10388660B2 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170216

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180221

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 9