JP2010003395A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。
【解決手段】本発明の半導体装置は、メモリセルアレイ５０、５２と、第１メモリセルアレイ１３０、１４０および第２メモリセルアレイ１３２、１４２と、ワードライン選択回路５６、１３６、１４４と、ビットライン選択回路５８、６０と、ワードライン選択回路５６、１３６、１４４が選択するワードラインおよびビットライン選択回路５８、６０が選択するビットラインにより共通に選択されるメモリセル６４を有する第２メモリセルアレイ１３２を消去する消去制御回路と、を具備する。
【選択図】図６

Description

本発明は半導体装置およびその制御方法に関し、不揮発性メモリセルを有する半導体装置およびその制御方法に関する。

近年、データの書き換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいて、メモリセルを構成するトランジスタは、電荷蓄積層と呼ばれるフローティングゲート又は絶縁膜を有し、電荷蓄積層に電荷を蓄積することにより、データを記憶する。

一方、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。ＳＯＮＯＳ型フラッシュメモリのメモリセルを構成するトランジスタは、窒化膜ゲート（酸化膜−窒化膜−酸化膜の積層膜）を電荷蓄積層とする。

フラッシュメモリは、ワードラインとビットラインの交差する位置にマトリックス状に配置された複数の不揮発性メモリセルにより形成されるメモリセルアレイを有する。複数のメモリセルアレイは、グローバルワードラインとグローバルビットラインとが交差する位置にマトリックス状に配置される。

フラッシュメモリは、ページ単位でプログラムと読み出しを一括して行う。そのため、ページデータを保持するバッファを有しており、バッファからメモリセルアレイにページデータを一括して書き込む。また、メモリセルアレイからバッファにページデータを一括して読み出す。

特許文献１には、ＳＯＮＯＳ型フラッシュメモリにおいて、ゲートに高電圧な負電位を与え、ソース又はドレインに高電圧な正電位を与えて、窒化膜ゲートに対してホットホールを注入することにより、メモリセルに記憶されたデータを消去する技術が提案されている。

特許文献２には、ＳＯＮＯＳ型フラッシュメモリのメモリセルに記憶されたデータを消去する場合に、必要な消費電力を低減する技術が提案されている。
特開２００１−１５６１８９号公報 特開２００４−３４９３１１号公報

フラッシュメモリ容量の増大と、チップダイサイズの縮小を目的として、メモリセルアレイ単位ごとの物理容量が増大している。一方、フラッシュメモリは、メモリセルアレイ単位で一括して消去することが可能である。そのため、例えば、フラッシュメモリの一つのメモリセルアレイに対して、複数のプログラムコードを格納したあと、いずれかのプログラムコードが不要となった場合、不要なプログラムコードのみを消去することができず、不要なプログラムコードを格納した領域は無駄となる。したがって、メモリセルアレイの領域の利用効率が低下するという課題があった。

本発明は、上記課題に鑑みなされたものであり、フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供することを目的とする。

本発明は、複数の不揮発性メモリセルがワードラインとビットラインの交差する位置にマトリックス状に配置されたメモリセルアレイと、２つに分割された前記メモリセルアレイの領域のいずれかであって、互いに異なる前記ワードラインにより選択される前記メモリセルを有する第１メモリセルアレイおよび第２メモリセルアレイと、前記ビットラインの延伸方向に隣接して配置される２つの前記メモリセルアレイが有する前記ワードラインのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択するワードライン選択回路と、単一の前記メモリセルアレイが有する前記ビットラインを選択するビットライン選択回路と、前記ワードライン選択回路が選択するワードラインおよび前記ビットライン選択回路が選択するビットラインにより共通に選択される前記メモリセルを有する前記第１メモリセルアレイおよび前記第２メモリセルアレイのうちいずれか一方を消去する消去制御回路と、を具備することを特徴とする半導体装置である。本発明によれば、メモリセルアレイの領域の一部を消去することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果がある。また、メモリセルアレイの記憶容量あたりのビットライン選択回路の面積を削減することができる。したがって、コストの低減に効果がある。

上記構成において、前記ワードライン選択回路は、前記ワードラインを選択するＸサブデコーダと、前記Ｘサブデコーダを選択するＸサブデコーダ選択回路と、を有する構成とすることができる。

上記構成において、前記Ｘサブデコーダ選択回路は、前記ビットラインの方向に隣接して配置される２つの前記メモリセルアレイのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインを選択する前記Ｘサブデコーダおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択する前記Ｘサブデコーダと接続される構成とすることができる。この構成によれば、２つのＸサブデコーダがＸサブデコーダ選択回路を共用できるため、コストの低減に効果がある。

上記構成において、前記ビットライン選択回路は、前記ビットライン選択回路が選択する前記ビットラインのうち、一部の前記ビットラインを選択する第１ビットライン選択回路と、前記ビットライン選択回路が選択する前記ビットラインのうち、前記第１ビットライン選択回路が選択する前記ビットライン以外の前記ビットラインを選択する第２ビットライン選択回路と、を有し、前記第１ビットライン選択回路および前記第２ビットライン選択回路は、前記ビットラインの方向に、前記メモリセルアレイを挟み反対側に配置される構成とすることができる。この構成によれば、ビットライン選択回路内部のＦＥＴの間隔を狭めることができるため、ビットライン選択回路の面積を削減することができ、コストの低減に効果がある。

上記構成において、前記第１ビットライン選択回路が選択する前記ビットラインおよび前記第２ビットライン選択回路が選択する前記ビットラインは、前記メモリセルアレイにおいて交互に配置される構成とすることができる。この構成によれば、ビットラインの間隔を狭めることができるため、メモリセルアレイの面積を削減することができ、コストの低減に効果がある。且つ、ビットライン選択回路内部のＦＥＴの間隔を狭めることができるため、ビットライン選択回路の面積を削減することができ、コストの低減に効果がある。

上記構成において、前記第１メモリセルアレイが有する前記ワードラインの数は前記第２メモリセルアレイが有する前記ワードラインの数と等しい構成とすることができる。この構成によれば、第１メモリセルアレイを選択するワードライン選択回路の構成と第２メモリセルアレイを選択するワードライン選択回路の構成とを共通にすることができる。すなわち、半導体装置内の全てのワードライン選択回路の構成を共通にすることができる。したがって、メモリセルアレイの領域の利用効率が向上する効果に加え、コストの低減に効果がある。

上記構成において、前記消去制御回路は、ホットホール注入方式により前記メモリセルアレイの消去を行う構成とすることができる。この構成によれば、メモリセルアレイの消去動作時に必要な消費電力を低減することができる。

上記構成において、前記不揮発性メモリセルは、窒化膜ゲートを有する構成とすることができる。この構成によれば、ＳＯＮＯＳ型フラッシュメモリのメモリセルアレイの領域の利用効率が向上する効果がある。

本発明は、複数の不揮発性メモリセルがワードラインとビットラインの交差する位置にマトリックス状に配置されたメモリセルアレイと、２つに分割された前記メモリセルアレイの領域のいずれかであって、互いに異なる前記ワードラインにより選択される前記メモリセルを有する第１メモリセルアレイおよび第２メモリセルアレイと、を具備する半導体装置の制御方法であって、ビットラインの延伸方向に隣接して配置される２つの前記メモリセルアレイが有する前記ワードラインのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択するステップと、単一の前記メモリセルアレイが有する前記ビットラインを選択するステップと、前記ワードライン選択回路が選択するワードラインおよび前記ビットライン選択回路が選択するビットラインにより共通に選択される前記メモリセルを有する前記第１メモリセルアレイおよび前記第２メモリセルアレイのうちいずれか一方を消去するステップと、を具備することを特徴とする半導体装置の制御方法である。本発明によれば、メモリセルアレイの領域の一部を消去することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果がある。また、メモリセルアレイの記憶容量あたりのビットライン選択回路の面積を削減することができる。したがって、コストの低減に効果がある。

本発明によれば、半導体装置は、メモリセルアレイの領域の一部を消去することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果がある。また、メモリセルアレイの記憶容量あたりのビットライン選択回路の面積を削減することができる。したがって、コストの低減に効果がある。

本発明の実施例との比較のため、図１、図２、図３、図４、および、図５を参照に、窒化膜ゲートを電荷蓄積層とするＳＯＮＯＳ型フラッシュメモリを使用した半導体装置の構成およびメモリセルアレイの消去動作の一例を説明する。

図１を参照に、不揮発性メモリを使用した半導体装置１０の構成を説明する。図１は、半導体装置１０の構成を示すブロック図である。半導体装置１０は、例えば、ＣＰＵ（中央処理演算装置）等の外部装置と接続される。半導体装置１０は、メモリ領域１２と、アドレス入力バッファ１４と、グローバルデコーダ１６と、Ｘデコーダ１８と、Ｙデコーダ２０と、グローバルワードライン２２と、グローバルビットライン２４と、入出力バッファ２６と、ライトバッファ２８と、プログラム回路３０と、センスアンプ３２と、リファレンスセル３４と、ページセレクタ３６と、ステートマシン４０と、クロック生成器４２と、消去制御回路４８と、を有する。

半導体装置１０に対して、外部装置から、基準クロック信号と、消去、プログラムおよび読み出し等の動作を指示するコマンドが入力される。半導体装置１０は、クロック生成器４２にて基準クロック信号の入力を受ける。クロック生成器４２は、基準クロック信号を内部クロック信号に変換する。ステートマシン４０は、内部クロック信号の入力を受ける。ステートマシン４０は、内部クロック信号に従って、コマンドの解釈を行い、コマンドに応じた動作を行う。

半導体装置１０は、外部装置から読み出しコマンドが入力されると、メモリセルアレイ４４から、ページ単位で読み出したデータを外部装置へ出力する。その手順は、まず、メモリセルアレイ４４から読み出されたデータは、微小な信号であるため、センスアンプ３２においてリファレンスセル３４の基準信号との間で差動増幅される。増幅されたデータから、指定ページのデータがページセレクタ３６により選択される。指定ページのデータは、入出力バッファ２６を経由して、外部装置に出力される。

半導体装置１０は、外部装置からプログラムコマンドが入力されると、メモリセルアレイ４４に対して、外部装置から入力されたデータをプログラムする。その手順は、まず、外部装置から入力されたデータをライトバッファ２８に一時蓄積する。プログラム回路３０は、ライトバッファ２８に蓄積されたデータを、メモリセルアレイ４４にプログラムする。

メモリ領域１２は、グローバルワードライン２２とグローバルビットライン２４とに沿ってマトリックス状に配置された複数のメモリセルアレイ４４を有する。Ｘデコーダ１８は、グローバルワードライン２２を選択する回路である。Ｙデコーダ２０は、グローバルビットライン２４を選択する回路である。グローバルワードライン２２と、グローバルビットライン２４とにより、メモリセルアレイ４４が選択される。

消去制御回路４８は、消去動作を行うメモリセルアレイを選択する消去メモリセルアレイ選択回路４６と、消去動作に必要な高電圧を生成する高電圧生成回路３８と、から形成される。消去制御回路４８は、図２を参照に、Ｘサブデコーダ選択回路５６と、第１ビットライン選択回路５８と、第２ビットライン選択回路６０と、Ｘサブデコーダ選択回路７４と、第１ビットライン選択回路７６と、第２ビットライン選択回路７８と、接続される。

図２を参照に、ビットラインの方向に隣接して配置されるメモリセルアレイ５０および５２ならびにその周辺の回路の一例を説明する。

メモリセルアレイ５０は、ワードライン（図中ではＷＬと示す。）６６および６８とビットライン（図中ではＢＬと示す。）７０の交差する位置にマトリックス状に配置された複数のメモリセル（図中ではＭＣと示す。）６４を有する。メモリセルアレイ５２は、ワードライン６７および６９とビットライン７１の交差する位置にマトリックス状に配置された複数のメモリセル６４を有する。

Ｘサブデコーダ５４とＸサブデコーダ選択回路５６は、互いに接続され、グローバルワードライン（図中ではＧＷＬと示す。）６２に対応するワードライン６６および６８を選択する回路である。Ｘサブデコーダ選択回路５６は、Ｘサブデコーダ５４を選択する回路である。Ｘサブデコーダ７２とＸサブデコーダ選択回路７４は、互いに接続され、グローバルワードライン８０に対応するワードライン６７および６９を選択する回路である。Ｘサブデコーダ選択回路７４は、Ｘサブデコーダ７２を選択する回路である。

第１ビットライン選択回路５８と第２ビットライン選択回路６０は、図２に示すように、互いにメモリセルアレイ５０を挟むように配置され、グローバルビットライン（図中ではＧＢＬと示す。）２４に対応するビットライン７０を選択する回路である。第１ビットライン選択回路７６と第２ビットライン選択回路７８は、図２に示すように、互いにメモリセルアレイ５２を挟むように配置され、グローバルビットライン２４に対応するビットライン７１を選択する回路である。

図３を参照に、図１および図２に示した、Ｘデコーダ１８、メモリセルアレイ５０およびその周辺、ならびに、メモリセルアレイ５２およびその周辺の内部回路の一例を説明する。

Ｘデコーダ１８の入力の一方は、グローバルデコーダ１６からの出力信号ＤＥＣであり、他方は、消去制御回路４８からの消去制御信号ＥＲＢである。Ｘデコーダ１８の出力は、グローバルワードライン９０（図中ではＧＢＬＡと示す。）およびグローバルワードライン９２（図中ではＧＢＬＢと示す。）により、Ｘサブデコーダ５４に入力される。グローバルワードライン９０および９２は、図２のグローバルワードライン６２を形成している。同様に、グローバルワードライン９０および９２は、図２のグローバルワードライン８０を形成している。グローバルワードライン９０および９２に対して、互いに相補的な信号が印加される。

Ｘデコーダ１８の入力信号の一方である信号ＤＥＣは、ＮＡＮＤゲート９４に入力される。ＮＡＮＤゲート９４の出力の一方は、インバータ９６に入力される。インバータ９６の出力は、インバータ９６の入力が負論理の場合は電圧ＶＰＸＧとなり、正論理の場合は電圧ＸＤＳＧとなる。Ｘデコーダ１８のインバータ９６の出力は、グローバルワードライン９０を経由して、Ｘサブデコーダ５４および７２に入力される。

Ｘデコーダ１８の入力信号の他方である信号ＥＲＢと、ＮＡＮＤゲート９４の出力の他方とは、ＮＡＮＤゲート９８に入力される。ＮＡＮＤゲート９８の出力は、インバータ１００に入力される。インバータ１００の出力は、グローバルワードライン９２を経由して、Ｘサブデコーダ５４およびＸサブデコーダ７２に入力される。

Ｘサブデコーダ５４および７２に対して、グローバルワードライン９０および９２により、Ｘデコーダ１８の出力が入力される。Ｘサブデコーダ５４の出力は、ワードライン６６および６８により、メモリセルアレイ５０に入力される。Ｘサブデコーダ７２の出力は、ワードライン６７および６９により、メモリセルアレイ５２に入力される。グローバルワードライン９０は、Ｎ−ＦＥＴ１０２および１０６のゲートと接続される。グローバルワードライン９２は、Ｎ−ＦＥＴ１０４および１０８のゲートと接続される。ワードライン６６および６７は、Ｎ−ＦＥＴ１０２のソースおよびＮ−ＦＥＴ１０４のドレインと接続される。ワードライン６８および６９は、Ｎ−ＦＥＴ１０６のソースおよびＮ−ＦＥＴ１０８のドレインと接続される。Ｎ−ＦＥＴ１０２および１０６のドレインは、バーチカルワードライン（図中ではＶＷＬと示す。）８２と接続される。Ｎ−ＦＥＴ１０２および１０６のドレインに対して、高電圧生成回路３８からの出力電圧が印加される。Ｘサブデコーダ５４が有するＮ−ＦＥＴ１０４および１０８のソースに対して、Ｘサブデコーダ選択回路５６の出力電圧（図中では、ＸＤＳと示す。）が印加される。Ｘサブデコーダ７２が有するＮ−ＦＥＴ１０４および１０８のソースに対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳが印加される。Ｎ−ＦＥＴ１０２および１０６がオフ、および、Ｎ−ＦＥＴ１０４および１０８がオンの場合、ワードライン６６および６８に対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳが印加される。また、ワードライン６７および６９に対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳが印加される。

Ｘサブデコーダ選択回路５６および７４に対して、それぞれ高電圧生成回路３８の出力電圧であるＶＮＥＧＰ、ＶＮＥＧＰＺ２、および、ＥＮＶＳＳが印加される。Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳは、Ｘサブデコーダ５４に印加される。Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳは、Ｘサブデコーダ７２に印加される。

Ｘサブデコーダ選択回路５６および７４の内部回路は、まず、Ｐ−ＦＥＴ１１０およびＮ−ＦＥＴ１１２が、インバータ回路を形成する。Ｐ−ＦＥＴ１１０およびＮ−ＦＥＴ１１２のゲートに、ＶＮＥＧＰＺ２が入力される。Ｎ−ＦＥＴ１１２のドレインに、ＶＮＥＧＰが入力される。Ｐ−ＦＥＴ１１０のソースおよびＮ−ＦＥＴ１１４のソースに、動作電圧Ｖｓｓが印加される。Ｎ−ＦＥＴ１１４のゲートに、ＥＮＶＳＳが入力される。Ｐ−ＦＥＴ１１０およびＮ−ＦＥＴ１１２により形成されるインバータ回路の出力は、Ｎ−ＦＥＴ１１４のソースに入力される。

第１ビットライン選択回路５８および７６の内部回路は、Ｎ−ＦＥＴ１１６を有する。Ｎ−ＦＥＴ１１６のソース又はドレインはグローバルビットライン２４と接続され、Ｎ−ＦＥＴ１１６のゲート（図中ではＳＳＥＬと示す。）は消去メモリセルアレイ選択回路４６と接続される。同様に、第２ビットライン選択回路６０および７８の内部回路は、Ｎ−ＦＥＴ１１８を有する。Ｎ−ＦＥＴ１１８のソース又はドレインはグローバルビットライン２４と接続され、Ｎ−ＦＥＴ１１８のゲートは消去制御回路４８と接続される。消去制御回路４８がＮ−ＦＥＴ１１６および１１８のゲートに正電圧を印加すると、Ｎ−ＦＥＴ１１６および１１８はオンになる。Ｎ−ＦＥＴ１１６および１１８がオンの場合、Ｎ−ＦＥＴ１１６および１１８と接続されたビットライン７０および７１に対して、グローバルビットライン２４の電圧が印加される。

図１および図２を参照に、メモリセルアレイ５０の消去動作の一例を説明する。

まず、半導体装置１０に対して、外部装置から、メモリセルアレイ５０に対応したアドレスが入力される。アドレスは、アドレス入力バッファ１４を経由して、グローバルデコーダ１６に入力され、内部アドレスに変換される。内部アドレスは、グローバルデコーダ１６から、Ｘデコーダ１８およびＹデコーダ２０へ入力される。Ｘデコーダ１８およびＹデコーダ２０は、それぞれ、内部アドレスに対応するグローバルワードライン６２およびグローバルビットライン２４を選択する。

次に、半導体装置１０に対して、外部装置から、消去コマンドが入力される。消去コマンドは、ステートマシン４０に保持される。ステートマシン４０は、消去コマンドの解釈と、消去制御回路４８への消去動作の指示を行う。

消去制御回路４８の消去メモリセルアレイ選択回路４６は、メモリセルアレイ５０の内部アドレスを参照に、Ｘサブデコーダ選択回路５６を選択する。Ｘサブデコーダ選択回路５６は、Ｘサブデコーダ５４を選択する。Ｘサブデコーダ５４は、ワードライン６６および６８を選択する。消去制御回路４８の高電圧生成回路３８は、Ｘサブデコーダ選択回路５６に対して、負電圧（例えば−９Ｖ）を印加する。Ｘサブデコーダ選択回路５６は、ワードライン６６および６８に対して、負電圧を印加する。

消去制御回路４８の消去メモリセルアレイ選択回路４６は、メモリセルアレイ５０の内部アドレスを参照に、第１ビットライン選択回路５８および第２ビットライン選択回路６０を選択する。消去制御回路４８の高電圧生成回路３８は、第１ビットライン選択回路５８および第２ビットライン選択回路６０に対して、正電圧（例えば＋５Ｖ）を印加する。第１ビットライン選択回路５８および第２ビットライン選択回路６０は、ビットライン７０に対して、正電圧を印加する。

以上より、メモリセルアレイ５０のワードライン６６および６８に対して負電圧が印加され、メモリセルアレイ５０のビットライン７０に対して正電圧が印加される。したがって、メモリセルアレイ５０が有する全てのメモリセル６４の窒化膜ゲートに対してホットホールが注入されて、メモリセル６４に記憶されたデータが消去される。

メモリセルアレイ５２に対応するＸサブデコーダ７２に対して、電圧０Ｖが印加され、ワードライン６７および６９に対して、電圧０Ｖが印加される。また、メモリセルアレイ５２に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、メモリセルアレイ５２は消去されない。

図３および図４を参照に、メモリセルアレイ５０の消去動作における内部回路の動作の一例を説明する。図４に、以下で説明する各回路の電圧値の一覧を示す。

Ｘデコーダ１８の入力信号の一方であるＤＥＣに対して０Ｖが入力され、他方であるＥＲＢに対して０Ｖが入力される。また、Ｘデコーダ１８のＶＰＸＧに対して動作電圧Ｖｃｃ（例えば＋３Ｖ）が印加され、ＸＤＳＧに対して−９Ｖが印加される。よって、グローバルワードライン９０に対して−９Ｖが印加され、グローバルワードライン９２に対して０Ｖが印加される。

Ｘサブデコーダ５４において、Ｎ−ＦＥＴ１０２および１０６に対して、グローバルワードライン９０により−９Ｖが印加される。また、Ｎ−ＦＥＴ１０４および１０８に対して、グローバルワードライン９２により０Ｖが印加される。よって、Ｘサブデコーダ５４が有するＮ−ＦＥＴ１０２および１０６はオフとなり、Ｎ−ＦＥＴ１０４および１０８は、ＸＤＳノードが負電圧の場合にオンとなる。

Ｘサブデコーダ７２についてもＸサブデコーダ５４と同様に、Ｎ−ＦＥＴ１０２および１０６はオフとなり、Ｎ−ＦＥＴ１０４および１０８は、ＸＤＳノードが負電圧の場合にオンとなる。

Ｘサブデコーダ選択回路５６のＶＮＥＧＰに対して−９Ｖが印加され、ＶＮＥＧＰＺ２に対して０Ｖが印加され、ＥＮＶＳＳに対して−９Ｖが印加される。よって、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳは−９Ｖとなる。Ｘサブデコーダ５４に対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳである−９Ｖが印加される。したがって、メモリセルアレイ５０が有するワードライン６６および６８に対して、−９Ｖが印加される。

Ｘサブデコーダ選択回路７４のＶＮＥＧＰに対して０Ｖが印加され、ＶＮＥＧＰＺ２に対して動作電圧Ｖｃｃ（例えば＋３Ｖ）が印加され、ＥＮＶＳＳに対して−９Ｖが印加される。よって、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳは０Ｖとなる。Ｘサブデコーダ７２に対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳである０Ｖが印加される。したがって、メモリセルアレイ５２が有するワードライン６７および６９は、フローティング状態になる。

第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のゲートは、消去メモリセルアレイ選択回路４６と接続される。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路５８および第２ビットライン選択回路６０を選択する。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のゲートに対して、＋１０Ｖを印加する。よって、第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６および第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８はオンとなる。第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のソース又はドレインおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のソース又はドレインは、グローバルビットライン２４と接続される。グローバルビットライン２４に対して、＋５Ｖが印加される。したがって、メモリセルアレイ５０が有するビットライン７０に対して、＋５Ｖが印加される。

第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８のゲートは、消去メモリセルアレイ選択回路４６と接続される。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路７６および第２ビットライン選択回路７８を選択しない。第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８のゲートに対して、電圧は印加されない。よって、第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６および第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８はオフとなる。したがって、メモリセルアレイ５２が有するビットライン７１は、フローティング状態になる。

以上より、メモリセルアレイ５０が有するワードライン６６および６８に対して−９Ｖが印加され、メモリセルアレイ５０が有するビットライン７０に対して＋５Ｖが印加される。したがって、メモリセルアレイ５０が有する全てのメモリセル６４の窒化膜ゲートに対してホットホールが注入されて、メモリセル６４に記憶されたデータが消去される。

メモリセルアレイ５２に対応するＸサブデコーダ７２に対して、電圧０Ｖが印加され、ワードライン６７および６９に対して、電圧０Ｖが印加される。また、メモリセルアレイ５２に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、メモリセルアレイ５２は消去されない。

図５を参照に、メモリセルアレイ５０の消去動作をまとめる。図５は、メモリセルアレイ５０を消去する場合のメモリセルアレイ５０、メモリセルアレイ５２およびその周辺を示す模式図である。図５では、図２と同じ構成要素を用いて示す。図５では、消去されるメモリセルアレイ５０の枠内を斜線格子パターンで示し、メモリセルアレイ５０の消去に関係する回路の枠内を斜線パターンで示す。

消去メモリセルアレイ選択回路４６により、Ｘサブデコーダ選択回路５６およびＸサブデコーダ５４を介して、メモリセルアレイ５０が有するワードラインが選択される。また、第１ビットライン選択回路５８および第２ビットライン選択回路６０を介して、メモリセルアレイ５０が有するビットラインが選択される。したがって、メモリセルアレイ５０は消去される。

消去メモリセルアレイ選択回路４６により、メモリセルアレイ５２が有するワードラインおよびビットラインが共に選択されない。したがって、メモリセルアレイ５２は消去されない。

以下、図６、図７、図８および図９を参照に、本発明の実施例であるメモリセルアレイの領域の一部を消去する半導体装置の実施例について説明する。図１、図２および図３と共通の番号で示す箇所については、重複点の説明は省略し、相違点のみを説明する。

半導体装置の構成は、図１の半導体装置１０の構成と同様のため、説明を省略する。

図６を参照に、本発明の実施例である、矢印１３３に示すビットラインの延伸方向に隣接して配置されるメモリセルアレイ５０およびメモリセルアレイ５２ならびにその周辺の回路の一例を説明する。

メモリセルアレイ５０の周辺には、Ｘサブデコーダ５４と、Ｘサブデコーダ選択回路５６および１３８と、第１ビットライン選択回路５８と、第２ビットライン選択回路６０と、が配置される。メモリセルアレイ５０は、第１メモリセルアレイ１３０と第２メモリセルアレイ１３２の２つに分割される。第１メモリセルアレイ１３０と第２メモリセルアレイ１３２とは、互いに異なるワードラインを有する。本説明では、第１メモリセルアレイ１３０と第２メモリセルアレイ１３２がそれぞれ異なるワードラインを１本ずつ有する例を挙げる。Ｘサブデコーダ５４は、第１Ｘサブデコーダ１３４と第２Ｘサブデコーダ１３６を有する。第１Ｘサブデコーダ１３４は、ワードライン１２０を選択する回路である。第２Ｘサブデコーダ１３６は、ワードライン１２２を選択する回路である。

メモリセルアレイ５２の周辺には、Ｘサブデコーダ７２と、Ｘサブデコーダ選択回路５６および７４と、第１ビットライン選択回路７６と、第２ビットライン選択回路７８と、が配置される。メモリセルアレイ５２は、メモリセルアレイ５０と同様に、第１メモリセルアレイ１４０と第２メモリセルアレイ１４２の２つに分割される。Ｘサブデコーダ７２は、第１Ｘサブデコーダ１４４と第２Ｘサブデコーダ１４６を有する。第１Ｘサブデコーダ１４４は、ワードライン１９０を選択する回路である。第２Ｘサブデコーダ１４６は、ワードライン１９２を選択する回路である。

Ｘサブデコーダ選択回路５６は、第２Ｘサブデコーダ１３６および第１Ｘサブデコーダ１４４を選択する回路である。Ｘサブデコーダ選択回路１３８は、第１Ｘサブデコーダ１３４を選択する回路である。Ｘサブデコーダ選択回路７４は、第２Ｘサブデコーダ１４６および第１Ｘサブデコーダ（不図示）を選択する回路である。

消去メモリセルアレイ選択回路４６は、メモリセルアレイ選択制御線１５０、１５２、１５４、１５６および１５８により、消去するメモリセルアレイを選択する。メモリセルアレイ選択制御線１５０、１５２、１５４、１５６および１５８は、それぞれ、第１メモリセルアレイ１３０、第２メモリセルアレイ１３２、第１メモリセルアレイ１４０、第２メモリセルアレイ１４２および第１メモリセルアレイ（不図示）を選択する制御線である。

ＯＲゲート１７０は、メモリセルアレイ選択制御線１５０および接地接続線１６０を入力とし、Ｘサブデコーダ選択回路１３８を選択する回路である。ＯＲゲート１７２は、メモリセルアレイ選択制御線１５２および１５４を入力とし、Ｘサブデコーダ選択回路５６を選択する回路である。ＯＲゲート１７４は、メモリセルアレイ選択制御線１５６および１５８を入力とし、Ｘサブデコーダ選択回路７４を選択する回路である。

ＯＲゲート１８０は、メモリセルアレイ選択制御線１５０および１５２を入力とし、第１ビットライン選択回路５８および第２ビットライン選択回路６０を選択する回路である。ＯＲゲート１８２は、メモリセルアレイ選択制御線１５４および１５６を入力とし、第１ビットライン選択回路７６および第２ビットライン選択回路７８を選択する回路である。

図７を参照に、本発明の実施例である、Ｘデコーダ１８、メモリセルアレイ５０とその周辺、および、メモリセルアレイ５２とその周辺の内部回路の一例を説明する。

Ｘデコーダ１８、Ｘサブデコーダ選択回路５６、７４および１３８、第１ビットライン選択回路５８および第２ビットライン選択回路６０の説明については、図３と同様のため、省略する。

Ｘサブデコーダ選択回路５６は、Ｘサブデコーダ５４およびＸサブデコーダ７２に対して、それぞれ等しい出力電圧ＸＤＳを印加する。Ｘサブデコーダ選択回路５６の内部回路のその他については、図３と同様のため、省略する。

Ｘサブデコーダ５４に対して、グローバルワードライン９０および９２により、Ｘデコーダ１８の出力が入力される。グローバルワードライン９０は、第１Ｘサブデコーダ１３４を形成するＮ−ＦＥＴ１０２および第２Ｘサブデコーダ１３６を形成するＮ−ＦＥＴ１０６のゲートと接続される。グローバルワードライン９２は、第１Ｘサブデコーダ１３４を形成するＮ−ＦＥＴ１０４および第２Ｘサブデコーダ１３６を形成するＮ−ＦＥＴ１０８のゲートと接続される。Ｎ−ＦＥＴ１０２のソースおよびＮ−ＦＥＴ１０４のドレインは、ワードライン１２０と接続される。Ｎ−ＦＥＴ１０６のソースおよびＮ−ＦＥＴ１０８のドレインは、ワードライン１２２と接続される。Ｎ−ＦＥＴ１０２および１０６のドレインは、バーチカルワードライン８２と接続される。Ｎ−ＦＥＴ１０２および１０６のドレインに対して、高電圧生成回路３８からの出力電圧が印加される。Ｎ−ＦＥＴ１０４のソースに対して、Ｘサブデコーダ選択回路１３８の出力電圧ＸＤＳが印加される。Ｎ−ＦＥＴ１０８のソースに対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳが印加される。Ｘサブデコーダ５４の出力の一方は、ワードライン１２０により、第１メモリセルアレイ１３０に入力され、他方は、ワードライン１２２により、第２メモリセルアレイ１３２に入力される。Ｎ−ＦＥＴ１０２および１０６がオフ、および、Ｎ−ＦＥＴ１０４および１０８がオンの場合、ワードライン１２０に対して、Ｘサブデコーダ選択回路１３８の出力電圧ＸＤＳが印加され、および、ワードライン１２２に対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳが印加される。

Ｘサブデコーダ７２に対して、グローバルワードライン９０および９２により、Ｘデコーダ１８の出力が入力される。グローバルワードライン９０は、第１Ｘサブデコーダ１４４を形成するＮ−ＦＥＴ１０２および第２Ｘサブデコーダ１４６を形成するＮ−ＦＥＴ１０６のゲートと接続される。グローバルワードライン９２は、第１Ｘサブデコーダ１４４を形成するＮ−ＦＥＴ１０４および第２Ｘサブデコーダ１４６を形成するＮ−ＦＥＴ１０８のゲートと接続される。Ｎ−ＦＥＴ１０２のソースおよびＮ−ＦＥＴ１０４のドレインは、ワードライン１９０と接続される。Ｎ−ＦＥＴ１０６のソースおよびＮ−ＦＥＴ１０８のドレインは、ワードライン１９２と接続される。Ｎ−ＦＥＴ１０２および１０６のドレインは、バーチカルワードライン８２と接続される。Ｎ−ＦＥＴ１０２および１０６のドレインに対して、高電圧生成回路３８からの出力電圧が印加される。Ｎ−ＦＥＴ１０４のソースに対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳが印加される。Ｎ−ＦＥＴ１０８のソースに対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳが印加される。Ｘサブデコーダ７２の出力の一方は、ワードライン１９０により、第１メモリセルアレイ１４０に入力され、他方は、ワードライン１９２により、第２メモリセルアレイ１４２に入力される。Ｎ−ＦＥＴ１０２および１０６がオフ、および、Ｎ−ＦＥＴ１０４および１０８がオンの場合、ワードライン１９０に対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳが印加され、および、ワードライン１９２に対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳが印加される。

図１および図６を参照に、本発明の実施例である、メモリセルアレイ５０の領域の一部である第２メモリセルアレイ１３２の消去動作の一例を説明する。

まず、半導体装置１０は、外部装置からメモリセルアレイ５０の領域の一部である第２メモリセルアレイ１３２に対応したアドレスの入力を受ける。アドレスは、アドレス入力バッファ１４を経由して、グローバルデコーダ１６に入力され、内部アドレスに変換される。内部アドレスは、グローバルデコーダ１６から、Ｘデコーダ１８およびＹデコーダ２０へ入力される。Ｘデコーダ１８およびＹデコーダ２０は、それぞれ、内部アドレスに対応するグローバルワードライン６２および８０ならびにグローバルビットライン２４を選択する。

次に、半導体装置１０は、外部装置から消去コマンドの入力を受ける。消去コマンドは、ステートマシン４０に保持される。ステートマシン４０は、消去コマンドの解釈と、消去制御回路４８への消去動作の指示を行う。

消去制御回路４８は、消去メモリセルアレイ選択回路４６により、第２メモリセルアレイ１３２の内部アドレスを参照に、第２メモリセルアレイ１３２に対応するメモリセルアレイ選択制御線１５２を選択する。消去メモリセルアレイ選択回路４６は、メモリセルアレイ選択制御線１５２と接続されたＯＲゲート１７２を介して、Ｘサブデコーダ選択回路５６を選択する。消去制御回路４８は、高電圧生成回路３８により、Ｘサブデコーダ選択回路５６への電圧の印加を指示する。高電圧生成回路３８は、Ｘサブデコーダ選択回路５６に対して、負電圧（例えば−９Ｖ）を印加する。Ｘサブデコーダ選択回路５６は、第２Ｘサブデコーダ１３６および第１Ｘサブデコーダ１４４に対して、負電圧を印加する。第２Ｘサブデコーダ１３６は、第２メモリセルアレイ１３２が有するワードライン１２２に対して、負電圧を印加する。第１Ｘサブデコーダ１４４は、第１メモリセルアレイ１４０が有するワードライン１９０に対して、負電圧を印加する。

消去制御回路４８の消去メモリセルアレイ選択回路４６は、第２メモリセルアレイ１３２の内部アドレスを参照に、第２メモリセルアレイ１３２に対応するメモリセルアレイ選択制御線１５２を選択する。消去メモリセルアレイ選択回路４６は、メモリセルアレイ選択制御線１５２と接続されたＯＲゲート１８０を介して、第１ビットライン選択回路５８および第２ビットライン選択回路６０を選択する。消去制御回路４８の高電圧生成回路３８は、第１ビットライン選択回路５８および第２ビットライン選択回路６０に対して、正電圧（例えば＋５Ｖ）を印加する。ビットライン７０に対して、正電圧が印加される。第１ビットライン選択回路５８および第２ビットライン選択回路６０は、第１メモリセルアレイ１３０および第２メモリセルアレイ１３２が有するビットライン７０に対して、正電圧を印加する。

以上より、第２メモリセルアレイ１３２が有するワードライン１２２および第１メモリセルアレイ１４０が有するワードライン１９０に対して負電圧が印加される。第１メモリセルアレイ１３０および第２メモリセルアレイ１３２が有するビットライン７０に対して正電圧が印加される。したがって、ワードライン１２２およびビットライン７０を共に有する第２メモリセルアレイ１３２が有するメモリセル６４の窒化膜ゲートに対してホットホールが注入されて、メモリセル６４に記憶されたデータが消去される。ゆえに、第２メモリセルアレイ１３２が消去される。

第１メモリセルアレイ１３０に対応するビットライン７０に対して、上記のとおり、正電圧が印加される。一方、第１メモリセルアレイ１３０に対応する第１Ｘサブデコーダ１３４に対して、電圧０Ｖが印加され、ワードライン１２０に対して、電圧０Ｖが印加される。したがって、第１メモリセルアレイ１３０が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第１メモリセルアレイ１３０は消去されない。

第１メモリセルアレイ１４０に対応するワードライン１９０に対して、上記のとおり、負電圧が印加される。一方、第１メモリセルアレイ１４０に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、第１メモリセルアレイ１４０が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第１メモリセルアレイ１４０は消去されない。

第２メモリセルアレイ１４２に対応する第２Ｘサブデコーダ１４６に対して、電圧０Ｖが印加され、ワードライン１９２に対して、電圧０Ｖが印加される。また、メモリセルアレイ１４２に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、第２メモリセルアレイ５２が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第２メモリセルアレイ５２は消去されない。

図７および図８を参照に、本発明の実施例である、メモリセルアレイ５０の領域の一部である第２メモリセルアレイ１３２の消去動作における内部回路の動作の一例を説明する。図８に、以下で説明する各回路の電圧値の一覧を示す。

Ｘデコーダ１８の入力信号の一方であるＤＥＣに対して０Ｖが入力され、他方であるＥＲＢに対して０Ｖが入力される。また、Ｘデコーダ１８のＶＰＸＧに対して動作電圧Ｖｃｃが印加され、ＸＤＳＧに対して−９Ｖが印加される。よって、グローバルワードライン９０に対して−９Ｖが印加され、グローバルワードライン９２に対して０Ｖが印加される。

Ｘサブデコーダ５４が有するＮ−ＦＥＴ１０２および１０６に対して、グローバルワードライン９０により、−９Ｖが印加され、Ｎ−ＦＥＴ１０４および１０８に対して、グローバルワードライン９２により、０Ｖが印加される。よって、Ｘサブデコーダ５４が有するＮ−ＦＥＴ１０２および１０６はオフ、Ｎ−ＦＥＴ１０４および１０８はオンとなる。

Ｘサブデコーダ７２についてもＸサブデコーダ５４と同様に、Ｎ−ＦＥＴ１０２および１０６はオフとなり、Ｎ−ＦＥＴ１０４および１０８はオンとなる。

Ｘサブデコーダ選択回路５６のＶＮＥＧＰに対して−９Ｖが印加され、ＶＮＥＧＰＺ２に対して０Ｖが印加され、ＥＮＶＳＳに対して−９Ｖが印加される。よって、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳは−９Ｖとなる。Ｘサブデコーダ５４が有する第２Ｘサブデコーダ１３６およびＸサブデコーダ７２が有する第１Ｘサブデコーダ１４４に対して、Ｘサブデコーダ選択回路５６の出力電圧ＸＤＳである−９Ｖが印加される。したがって、第２メモリセルアレイが有するワードライン１２２および第１メモリセルアレイ１４０が有するワードライン１９０に対して、−９Ｖが印加される。

Ｘサブデコーダ選択回路７４および１３８のＶＮＥＧＰに対して０Ｖが印加され、ＶＮＥＧＰＺ２に対して動作電圧Ｖｃｃ（例えば＋３Ｖ）が印加され、ＥＮＶＳＳに対して−９Ｖが印加される。よって、Ｘサブデコーダ選択回路７４および１３８の出力電圧ＸＤＳは０Ｖとなる。Ｘサブデコーダ７２が有する第２Ｘサブデコーダ１４６に対して、Ｘサブデコーダ選択回路７４の出力電圧ＸＤＳである０Ｖが印加される。Ｘサブデコーダ５４が有する第１Ｘサブデコーダ１３４に対して、Ｘサブデコーダ選択回路１３８の出力電圧ＸＤＳである０Ｖが印加される。したがって、第１メモリセルアレイ１３０が有するワードライン１２０および第２メモリセルアレイ１４２が有するワードライン１９２は、フローティング状態になる。

第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のゲートは、消去メモリセルアレイ選択回路４６と接続される。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路５８および第２ビットライン選択回路６０を選択する。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のゲートに対して、＋１０Ｖを印加する。よって、第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６および第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８はオンとなる。第１ビットライン選択回路５８が有するＮ−ＦＥＴ１１６のソース又はドレインおよび第２ビットライン選択回路６０が有するＮ−ＦＥＴ１１８のソース又はドレインは、グローバルビットライン２４と接続される。グローバルビットライン２４に対して、＋５Ｖが印加される。したがって、第１メモリセルアレイ１３０および第２メモリセルアレイ１３２が有するビットライン７０に対して、＋５Ｖが印加される。

第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８のゲートは、消去メモリセルアレイ選択回路４６と接続される。消去メモリセルアレイ選択回路４６は、第１ビットライン選択回路７６および第２ビットライン選択回路７８を選択しない。第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６のゲートおよび第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８のゲートに対して、電圧は印加されない。よって、第１ビットライン選択回路７６が有するＮ−ＦＥＴ１１６および第２ビットライン選択回路７８が有するＮ−ＦＥＴ１１８はオフとなる。したがって、第１メモリセルアレイ１４０および第２メモリセルアレイ１４２が有するビットライン７１は、フローティング状態になる。

以上より、第２メモリセルアレイ１３２が有するワードライン１２２および第１メモリセルアレイ１４０が有するワードライン１９０に対して−９Ｖが印加される。第１メモリセルアレイ１３０および第２メモリセルアレイ１３２が有するビットライン７０に対して＋５Ｖが印加される。したがって、ワードライン１２２およびビットライン７０を共に有する第２メモリセルアレイ１３２が有するメモリセル６４の窒化膜ゲートに対してホットホールが注入されて、メモリセル６４に記憶されたデータが消去される。ゆえに、第２メモリセルアレイ１３２が消去される。

第１メモリセルアレイ１３０に対応するビットライン７０に対して、上記のとおり、＋５Ｖが印加される。一方、第１メモリセルアレイ１３０に対応する第１Ｘサブデコーダ１３４に対して、電圧０Ｖが印加され、ワードライン１２０に対して、電圧０Ｖが印加される。即ち、ワードライン１２０は、フローティングになる。したがって、第１メモリセルアレイ１３０が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第１メモリセルアレイ１３０は消去されない。

第１メモリセルアレイ１４０に対応するワードライン１９０に対して、上記のとおり、−９Ｖが印加される。一方、第１メモリセルアレイ１４０に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、第１メモリセルアレイ１４０が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第１メモリセルアレイ１４０は消去されない。

第２メモリセルアレイ１４２に対応する第２Ｘサブデコーダ１４６に対して、電圧０Ｖが印加され、ワードライン１９２に対して、電圧０Ｖが印加される。即ち、ワードライン１２０は、フローティングになる。また、メモリセルアレイ１４２に対応する第１ビットライン選択回路７６および第２ビットライン選択回路７８は選択されないため、ビットライン７１はフローティング状態となる。したがって、第２メモリセルアレイ５２が有するメモリセル６４の窒化膜ゲートに対してホットホールは注入されない。ゆえに、第２メモリセルアレイ５２は消去されない。

図９を参照に、第２メモリセルアレイ１３２の消去動作をまとめる。図９は、第２メモリセルアレイ１３２を消去する場合の第１メモリセルアレイ１３０、第２メモリセルアレイ１３２、第１メモリセルアレイ１４０、第２メモリセルアレイ１４２および周辺を示す模式図である。図９では、図６と同じ構成要素を用いて示す。図９では、消去される第２メモリセルアレイ１３２の枠内を斜線格子パターンで示し、第２メモリセルアレイ１３２の消去に関係する回路の枠内を斜線パターンで示す。

消去メモリセルアレイ選択回路４６により、ＯＲゲート１７２、Ｘサブデコーダ選択回路５６および第２Ｘサブデコーダ１３６を介して、第２メモリセルアレイ１３２が有するワードラインが選択される。また、第１ビットライン選択回路５８および第２ビットライン選択回路６０を介して、第２メモリセルアレイ１３２が有するビットラインが選択される。したがって、第２メモリセルアレイ１３２は消去される。

消去メモリセルアレイ選択回路４６により、第１ビットライン選択回路５８および第２ビットライン選択回路６０を介して、第１メモリセルアレイ１３０が有するビットラインが選択される。一方、第１メモリセルアレイ１３０が有するワードラインは選択されない。したがって、第１メモリセルアレイ１３０は消去されない。

消去メモリセルアレイ選択回路４６により、ＯＲゲート１７２、Ｘサブデコーダ選択回路５６および第２Ｘサブデコーダ１４４を介して第１メモリセルアレイ１４０が有するワードラインが選択される。一方、第１メモリセルアレイ１４０が有するビットラインは選択されない。したがって、第１メモリセルアレイ１４０は消去されない。

消去メモリセルアレイ選択回路４６により、第２メモリセルアレイ１４２が有するワードラインおよびビットラインが共に選択されない。したがって、第２メモリセルアレイ１４２は消去されない。

実施例１の半導体装置は、メモリセルアレイの領域の一部を消去することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果がある。

実施例１において、第１メモリセルアレイ１３０、第２メモリセルアレイの記憶容量が、それぞれ、メモリセルアレイ５０、メモリセルアレイ５２と等しいとした場合の図６と図２とを比較する。図６は、図２と比較して、第２ビットライン選択回路６０及び第１ビットライン選択回路７６が配置されない。よって、実施例１の構成によれば、メモリセルアレイの記憶容量あたりのビットライン選択回路の面積を削減することができる。したがって、コストの低減に効果がある。

実施例１において、例えば、メモリセルアレイ５０のワードライン選択回路は、ワードライン１２０および１２２を選択するＸサブデコーダ５４と、Ｘサブデコーダ５４を選択するＸサブデコーダ選択回路５６と、を有する構成とする一例を説明した。

実施例１において、Ｘサブデコーダ選択回路５６は、Ｘサブデコーダ５４および７２と接続される構成とする一例を説明した。この構成によれば、Ｘサブデコーダ５４および７２が、Ｘサブデコーダ選択回路５６を共用できる。したがって、メモリセルアレイの領域の利用効率が向上する効果に加え、コストの低減に効果がある。

実施例１において、第１ビットライン選択回路５８と第２ビットライン選択回路６０とは、ビットライン７０の方向に、メモリセルアレイ５０を挟み反対側に配置される構成とする一例を説明した。この構成によれば、ビットライン選択回路内部のＦＥＴの間隔を狭めることができるため、ビットライン選択回路の面積を削減することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果に加え、コストの低減に効果がある。

実施例１において、第１ビットライン選択回路５８が選択するビットライン７０と第２ビットライン選択回路６０が選択するビットライン７０とは、メモリセルアレイ５０において交互に配置される構成とする一例を説明した。この構成によれば、ビットラインの間隔を狭めることができるため、メモリセルアレイの面積を削減することができる。したがって、メモリセルアレイの領域の利用効率が向上する効果に加え、コストの低減に効果がある。且つ、ビットライン選択回路内部のＦＥＴの間隔を狭めることができるため、ビットライン選択回路の面積を削減することができ、コストの低減に効果がある。

実施例１において、第１メモリセルアレイ１３０が有するワードラインの数は第２メモリセルアレイ１３２が有するワードラインの数と等しい例を説明した。この構成によれば、第１メモリセルアレイ１３０を選択する第１Ｘサブデコーダ１３４の構成と第２メモリセルアレイ１３２を選択する第２Ｘサブデコーダ１３６の構成とを共通にすることができる。すなわち、半導体装置内の全てのＸサブデコーダの構成を共通にすることができる。したがって、メモリセルアレイの領域の利用効率が向上する効果に加え、コストの低減に効果がある。

実施例１において、消去制御回路４８は、ホットホール注入方式によりメモリセルアレイ５０および５２の消去を行う構成とする一例を説明した。消去制御回路４８は、ＦＮトンネリング方式によりメモリセルアレイ５０および５２の消去を行う構成としてもよい。この構成によれば、メモリセルアレイの領域の利用効率が向上する効果に加え、メモリセルアレイの消去動作時に必要な消費電力を低減することができる。

実施例１において、不揮発性メモリセル６４は、窒化膜ゲートを有する構成としてもよい。この構成によれば、ＳＯＮＯＳ型フラッシュメモリのメモリセルアレイの領域の利用効率が向上する効果がある。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は従来の半導体装置のブロック図である。 図２は従来の半導体装置のメモリセルアレイ周辺のブロック図である。 図３は従来の半導体装置のメモリセルアレイ周辺の回路図である。 図４は従来の半導体装置の消去動作時の各部の電圧値の例を示す図である。 図５は従来の半導体装置の消去動作を示す模式図である。 図６は実施例１の半導体装置のメモリセルアレイ周辺のブロック図である。 図７は実施例１の半導体装置のメモリセルアレイ周辺の回路図である。 図８は実施例１の半導体装置の消去動作時の各部の電圧値の例を示す図である。 図９は実施例１の半導体装置の消去動作を示す模式図である。

符号の説明

４４、５０、５２ メモリセルアレイ
４８ 消去制御回路
５４、７２ Ｘサブデコーダ
５６、７４、１３８ Ｘサブデコーダ選択回路
５８、７６ 第１ビットライン選択回路
６０、７８ 第２ビットライン選択回路
６４ メモリセル
６６、６７、６８、６９、１２０、１２２、１９０、１９２ ワードライン
７０、７１ ビットライン
１３０、１４０ 第１メモリセルアレイ
１３２、１４２ 第２メモリセルアレイ
１３４、１４４ 第１Ｘサブデコーダ
１３６ 第２Ｘサブデコーダ

Claims (9)

1. 複数の不揮発性メモリセルがワードラインとビットラインの交差する位置にマトリックス状に配置されたメモリセルアレイと、
   ２つに分割された前記メモリセルアレイの領域のいずれかであって、互いに異なる前記ワードラインにより選択される前記メモリセルを有する第１メモリセルアレイおよび第２メモリセルアレイと、
   前記ビットラインの延伸方向に隣接して配置される２つの前記メモリセルアレイが有する前記ワードラインのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択するワードライン選択回路と、
   単一の前記メモリセルアレイが有する前記ビットラインを選択するビットライン選択回路と、
   前記ワードライン選択回路が選択するワードラインおよび前記ビットライン選択回路が選択するビットラインにより共通に選択される前記メモリセルを有する前記第１メモリセルアレイおよび前記第２メモリセルアレイのうちいずれか一方を消去する消去制御回路と、
   を具備することを特徴とする半導体装置。
2. 前記ワードライン選択回路は、
   前記ワードラインを選択するＸサブデコーダと、
   前記Ｘサブデコーダを選択するＸサブデコーダ選択回路と、
   を有することを特徴とする前記請求項１記載の半導体装置。
3. 前記Ｘサブデコーダ選択回路は、前記ビットラインの方向に隣接して配置される２つの前記メモリセルアレイのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインを選択する前記Ｘサブデコーダおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択する前記Ｘサブデコーダと接続されることを特徴とする前記請求項２記載の半導体装置。
4. 前記ビットライン選択回路は、
   前記ビットライン選択回路が選択する前記ビットラインのうち、一部の前記ビットラインを選択する第１ビットライン選択回路と、
   前記ビットライン選択回路が選択する前記ビットラインのうち、前記第１ビットライン選択回路が選択する前記ビットライン以外の前記ビットラインを選択する第２ビットライン選択回路と、
   を有し、前記第１ビットライン選択回路および前記第２ビットライン選択回路は、前記ビットラインの方向に、前記メモリセルアレイを挟み反対側に配置されることを特徴とする前記請求項１から３のいずれか一項記載の半導体装置。
5. 前記第１ビットライン選択回路が選択する前記ビットラインおよび前記第２ビットライン選択回路が選択する前記ビットラインは、前記メモリセルアレイにおいて交互に配置されることを特徴とする前記請求項４記載の半導体装置。
6. 前記第１メモリセルアレイが有する前記ワードラインの数は前記第２メモリセルアレイが有する前記ワードラインの数と等しいことを特徴とする前記請求項１から５のいずれか一項記載の半導体装置。
7. 前記消去制御回路は、ホットホール注入方式により前記メモリセルアレイの消去を行うことを特徴とする請求項１から６のいずれか一項記載の半導体装置。
8. 前記不揮発性メモリセルは、窒化膜ゲートを有することを特徴とする請求項１から７のいずれか一項記載の半導体装置。
9. 複数の不揮発性メモリセルがワードラインとビットラインの交差する位置にマトリックス状に配置されたメモリセルアレイと、２つに分割された前記メモリセルアレイの領域のいずれかであって、互いに異なる前記ワードラインにより選択される前記メモリセルを有する第１メモリセルアレイおよび第２メモリセルアレイと、を具備する半導体装置の制御方法であって、
   ビットラインの延伸方向に隣接して配置される２つの前記メモリセルアレイが有する前記ワードラインのうち、一方の前記メモリセルアレイの前記第１メモリセルアレイが有する前記ワードラインおよび他方の前記メモリセルアレイの前記第２メモリセルアレイが有する前記ワードラインを選択するステップと、
   単一の前記メモリセルアレイが有する前記ビットラインを選択するステップと、
   前記ワードライン選択回路が選択するワードラインおよび前記ビットライン選択回路が選択するビットラインにより共通に選択される前記メモリセルを有する前記第１メモリセルアレイおよび前記第２メモリセルアレイのうちいずれか一方を消去するステップと、
   を具備することを特徴とする半導体装置の制御方法。

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