KR960014806B1 - 반도체 논리회로 - Google Patents

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KR960014806B1 KR1019940005505A KR19940005505A KR960014806B1 KR 960014806 B1 KR960014806 B1 KR 960014806B1 KR 1019940005505 A KR1019940005505 A KR 1019940005505A KR 19940005505 A KR19940005505 A KR 19940005505A KR 960014806 B1 KR960014806 B1 KR 960014806B1
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nmos transistor
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이일우
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김주용
현대전자산업주식회사
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Description

반도체 논리회로
제1도는 종래 기술의 구성도.
제2도 내지 제4도는 본 발명에 따른 실시예시도들.
본 발명은 반도체 논리 회로에 관한 것으로, 특히 배타적 논리합 연산회로 및 배타적 부정 논리합 연산회로에 관한 것이다.
제1a도는 배타적 부정 논리합(XNOR) 게이트의 로직 심벌을 나타내고, 제1b도는 종래의 배타적 부정 논리합 연산 회로도로서, 배타적 부정 논리합 연산은 다음과 같은 진리표를 갖는다.
[배타적 부정 논리합 연산회로의 진리표]
배타적 부정 논리합 연산회로(XNOR)는 상기 진리표에 나타난 바와 같이 두개의 입력값(A,B)이 일치할 경우 '하이'(배타적 논리합 연산 회로의 경우는 '로우')를 출력하고 두개의 입력값이 불일치할 경우는 '로우'(배타적 논리합 연산 회로의 경우는 '하이')가 출력(Z)되도록 한 것으로, 제1b도에 도시된 종래의 배타적 부정 논리합 연산회로는 2개의 패스(pass) 게이트를 사용하여 임의의 한 입력(A)값 및 그 반전된 값을 출력하되 다른 입력(B)이 각 패스 게이트의 게이트를 제어하여 패스 게이트를 온/오프하므로써 출력이 제어되도록 한다.
배타적 논리합 연산회로(XOR)는 출력단의 인버터가 없는 상태의 회로도이므로 별도의 설명은 생략하기로 한다.
상기와 같은 종래의 배타적 부정 논리합 연산회로는 2개의 패스(pass)게이트를 사용함으로써 매크로 셀(Macro Cell)의 면적이 커지게 되는 문제점이 있다.
상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 인버터의 기능에 패스 게이트 및 패스 트랜지스터를 사용하여 트랜지스터의 갯수를 줄임으로써 매크로 셀의 면적을 감소시키는 반도체 논리회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터; 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1NMOS 트랜지스터; 제2입력신호를 반전시켜 출력하는 제1인버터; 상기 출력단과 상기 제1NMOS 트랜지스터 사이에 직렬로 연결되며 게이트로 상기 제1인버터의 출력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2NMOS 트랜지스터; 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제3NMOS 트랜지스터와 게이트로 상기 제1인버터의 출력신호를 인가받는 제2PMOS 트랜지스터로 구성되는 패스 게이트를 구비하며, 상기 제1 및 제2PMOS 트랜지스터보다 상기 제3NMOS 트랜지스터의 사이즈가 더 크도록 구성하여, 배타적 부정 논리합 연산을 수행하도록 한 것을 특징으로 한다.
또한, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 제2인버터를 더 구비하여 배타적 논리합 연산을 수행하도록 한 것을 특징으로 한다.
이하, 첨부된 도면 제2도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도 내지 제4도는 본 발명에 따른 반도체 논리회로도들로서, NMOS가 PMOS보다 사이즈가 커서 NMOS의 특성(소오스-드레인간의 전류흐름)이 우수한 소자에 적용할 수 있는 회로를 나타낸다.
먼저, 제2도는 본 발명의 제1실시예에 따른 반도체 논리회로도로서, 도면에 도시한 바와 같이 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M1); 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1NMOS 트랜지스터(M5); 제2입력신호를 반전시켜 출력하는 제1인버터(IV1); 상기 출력단과 상기 제1NMOS 트랜지스터(M5) 사이에 직렬로 연결되며 게이트로 상기 제1인버터(IV1)의 출력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2NMOS 트랜지스터(M4); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제3NMOS 트랜지스터(M3)와 게이트로 상기 제1인버터(IV1)의 출력신호를 인가받는 제2PMOS 트랜지스터(M2)로 구성되는 패스 게이트(M2,M3)를 구비하며, 상기 제1 및 제2PMOS 트랜지스터(M1,M2)보다 상기 제3NMOS 트랜지스터(M3)의 사이즈가 더 크도록 구성되어 있어, 배타적 부정 논리합 연산을 수행한다.
그리고, 상기 제1PMOS 트랜지스터(M1) 및 패스 게이트(M2,M3)의 출력단의 접점에 연결되어 최종 출력을 내기 위한 제2인버터(IV2)를 더 구비하여 배타적 논리합 연산회로를 구성할 수 있다.
상기의 구성에 대한 동작과정을 간단히 설명한다.
먼저, A입력이 '하이(로우)', B입력이 '하이(로우)'로 일치된 입력신호가 들어갈 경우 상기 패스 게이트(M2,M3)는 온(ON)(패스 게이트(M2,M3)와 M5는 오프(OFF))이 되고, M1, M4, M5는 오프(OFF)(M1,M4는 온)가 되어 입력신호가 일치할 때 '하이' 신호를 출력하는 배타적 부정논리합 연산회로로 작용한다. 그리고, 인버터(IV2)를 통해 출력되는 최종값은 '로우'가 되어 배타적 논리합 연산회로로 작용한다.
또한, A입력이 '하이(로우)', B입력이 '로우(하이)'로서 서로 다른 값을 갖는 입력일 경우는, M1, M2, M3는 오프(온), M4, M5는 온(오프)이 되어 출력값을 '로우'로 출력함으로써 배타적 부정 논리합 연산회로로 작용한다. 그리고, 출력단에 인버터(IV2)를 연결하여 '하이'신호를 출력함으로써 배타적 논리합 연산회로로 작용한다.
제3도는 본 발명의 제2실시예로서, 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M7); 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1NMOS 트랜지스터(M11); 제2입력신호를 반전시켜 출력하는 제1인버터(IV3); 상기 출력단과 상기 제1NMOS 트랜지스터(M11) 사이에 직렬로 연결되며 게이트로 상기 제1인버터(IV3)의 출력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2NMOS 트랜지스터(M10); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제3NMOS 트랜지스터(M9)와 게이트로 접지전압을 인가받는 제2PMOS 트랜지스터(M8)로 구성되는 패스 게이트(M8,M9)를 구비하며, 상기 제1 및 제2PMOS 트랜지스터(M7,M8)보다 상기 제3NMOS 트랜지스터(M9)의 사이즈가 더 크도록 구성되어, 배타적 부정 논리합 연산을 수행한다.
그리고, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 제2인버터(IV4)를 더 구비하여 배타적 논리합 연산을 수행하도록 구성할 수 있다.
상기의 구성에 대한 동작과정을 간단히 설명한다.
먼저, A입력이 '하이(로우)', B입력이 '하이(로우)'로 일치된 입력신호가 들어갈 경우 상기 패스 게이트(M8,M9)(항시 '온')와 M11은 온(ON)(M11는 오프(OFF))이 되고, M7, M10는 오프(OFF)(M7,M10는 온)가 되어 입력신호가 일치할 때 '하이'신호를 출력하는 배타적 부정 논리합 연산회로로 작용한다. 그리고, 인버터(IV4)를 통해 출력되는 최종값은 '로우'가 되어 배타적 논리합 연산회로로 작용한다.
또한, A입력이 '하이(로우)', B입력이 '로우(하이)'로서 서로 다른 값을 갖는 입력일 경우는 M7는 오프(온), 패스 게이트(M8,M9)(항시 '온')와 M10, M11는 온(오프)이 되어 출력값을 '로우'로 출력함으로써 배타적 부정 논리합 연산회로로 작용한다. 그리고, 출력단에 인버터(IV4)를 연결하여 '하이'신호를 출력함으로써 배타적 논리합 연산회로로 작용한다.
제4도는 본 발명에 따른 제3실시예로서, 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M12); 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1NMOS 트랜지스터(M15); 상기 출력단과 상기 제1NMOS 트랜지스터(M11)사이에 직렬로 연결되며 게이트로 제2입력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2PMOS 트랜지스터(M14); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제2NMOS 트랜지스터(M13)를 구비하며, 상기 제1PMOS 트랜지스터(M12)보다 상기 제2NMOS 트랜지스터(M13)의 사이즈가 더 크도록 구성하여, 배타적 부정 논리합 연산을 수행한다.
그리고, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 인버터(IV5)를 더 구비하여 배타적 논리합 연산을 수행하도록 구성할 수 있다.
상기의 구성에 대한 동작과정을 간단히 설명한다.
먼저, A입력이 '하이(로우)', B입력이 '하이(로우)'로 일치된 입력신호가 들어갈 경우 상기 NMOS(M13)와 M15은 온(ON)(오프(OFF))이 되고, M12, M14는 오프(OFF)(온)가 되어 입력신호가 일치할 때 '하이'신호를 출력하는 배타적 부정 논리합 연산회로로 작용한다. 그리고, 인버터(IV5)를 통해 출력되는 최종값은 '로우'가 되어 배타적 논리합 연산회로로 작용한다.
또한, A입력이 '하이(로우)', B입력이 '로우(하이)'로서 서로 다른 값을 갖는 입력일 경우는, M12, M13은 오프(온), M14, M15는 온(오프)이 되어 출력값을 '로우'로 출력함으로써 배타적 부정 논리합 연산회로로 작용한다. 그리고, 출력단에 인버터(IV5)를 연결하여 '하이'신호를 출력함으로써 배타적인 논리합 연산회로로 작용한다.
따라서, 상기와 같은 본 발명은 종래의 기술에 의한 논리회로와 동일한 기능을 하면서 트랜지스터의 수를 줄이는 효과가 있으며 한개의 패스 게이트를 사용하거나, 또는 전혀 사용하지 않으므로써 전체적인 트랜지스터의 소요 갯수를 감소시켜 매크로 셀의 면적을 감소시키는 효과가 있다.

Claims (6)

  1. 배타적 부정 논리합 연산을 수행하는 반도체 논리회로에 있어서, 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M1); 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1PMOS 트랜지스터(M5); 제2입력신호를 반전시켜 출력하는 제1인버터(IV1); 상기 출력단과 상기 제1NMOS 트랜지스터(M5) 사이에 직렬로 연결되며 게이트로 상기 제1인버터(IV1)의 출력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2의 NMOS 트랜지스터(M4); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제3NMOS 트랜지스터(M3)와 게이트로 상기 제1인버터(IV1)의 출력신호를 인가받는 제2PMOS 트랜지스터(M2)로 구성되는 패스 게이트(M2,M3)를 구비하며, 구비된 상기 PMOS 트랜지스터들 보다 상기 NMOS 트랜지스터들의 사이즈가 더 크도록 구성된 것을 특징으로 하는 반도체 논리회로.
  2. 제1항에 있어서, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 제2인버터(IV2)를 더 구비하여 배타적 논리합 연산을 수행하도록 한 것을 특징으로 하는 반도체 논리회로.
  3. 배타적 부정 논리합 연산을 수행하는 반도체 논리회로에 있어서, 제1입력신호를 게이트로 인가받아 상기 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M11); 제2입력신호를 반전시켜 출력하는 제1인버터(IV3); 상기 출력단과 상기 제1NMOS 트랜지스터(M11) 사이에 직렬로 연결되며 게이트로 상기 제1인버터(IV3)의 출력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2NMOS 트랜지스터(M10); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제3NMOS 트랜지스터(M9)와 게이트로 접지전압을 인가받는 제2PMOS 트랜지스터(M8)로 구성되는 패스 게이트(M8,M9)를 구비하며, 구비된 상기 PMOS 트랜지스터들 보다 상기 NMOS 트랜지스터들의 사이즈가 더 크도록 구성된 것을 특징으로 하는 반도체 논리회로.
  4. 제3항에 있어서, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 제2인버터(IV4)를 더 구비하여 배타적 논리합 연산을 수행하도록 한 것을 특징으로 하는 반도체 논리회로.
  5. 배타적 부정 논리합 연산을 수행하는 반도체 논리회로에 있어서, 제1입력신호를 게이트로 인가받아 출력단을 풀업 구동하는 제1PMOS 트랜지스터(M12); 상기 제1입력신호를 게이트로 인가받아 상기 출력단을 풀 다운 구동하는 제1NMOS 트랜지스터(M15); 상기 출력단과 상기 제1NMOS 트랜지스터(M11) 사이에 직렬로 연결되며 게이트로 제2입력신호를 인가받아 상기 풀다운 구동을 스위칭하는 제2PMOS 트랜지스터(M14); 및 상기 제1입력신호를 상기 출력단으로 전달하되, 게이트로 상기 제2입력신호를 인가받는 제2NMOS 트랜지스터(M13)를 구비하며, 구비된 상기 PMOS 트랜지스터들 보다 상기 NMOS 트랜지스터들의 사이즈가 더 크도록 구성한 것을 특징으로 하는 반도체 논리회로.
  6. 제3항에 있어서, 상기 출력단을 입력으로 하여 반전된 값을 최종 출력하는 인버터(IV5)를 더 구비하여 배타적 논리합 연산을 수행하도록 한 것을 특징으로 하는 반도체 논리회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8972160B2 (en) 2010-08-06 2015-03-03 Aisin Aw Co., Ltd. Navigation device, navigation method, and navigation program

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* Cited by examiner, † Cited by third party
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US8972160B2 (en) 2010-08-06 2015-03-03 Aisin Aw Co., Ltd. Navigation device, navigation method, and navigation program

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