KR20080096223A - 파워 온 리셋 회로 - Google Patents

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KR20080096223A KR1020070041407A KR20070041407A KR20080096223A KR 20080096223 A KR20080096223 A KR 20080096223A KR 1020070041407 A KR1020070041407 A KR 1020070041407A KR 20070041407 A KR20070041407 A KR 20070041407A KR 20080096223 A KR20080096223 A KR 20080096223A
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Abstract

파워 온시 내부 전압을 검출하여 검출 전압을 출력시키는 검출부, 상기 검출 전압을 반전시키고, 로직 레벨을 안정화시켜서 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부, 상기 파워 온 리셋 신호의 레벨에 따라, 상기 검출부의 전류 흐름을 차단시키는 피드 백부 및 상기 내부 전압과 파워 온 리셋 신호에 응답하여 상기 검출 전압을 디스차지 시키기는 디스차지부를 포함하는 것을 특징으로 하는 파워 온 리셋 회로를 제공한다.
파워 온 리셋, 스탠바이 커런트

Description

파워 온 리셋 회로{Power on reset circuit}
도 1은 통상적으로 사용되는 파워 온 리셋 회로를 도시한 회로도이다.
도 2는 본 발명의 일실시 예에 따른 파워 온 리셋 회로를 도시한 회로도이다.
도 3은 상기 도 2의 동작에 따른 동작 파형도이다.
<도면의 주요 부분에 대한 설명>
100 및 200 : 파워 온 리셋 신호 발생부
110 및 210 : 검출부 120 및 220 : 인버터부
130, 140, 230 및 240 : 안정화부
250 : 디스차지부 260 : 피드 백부
P11 내지 P1n 및 P21 내지 P2n : PMOS 트랜지스터,
R1 내지 R1n 및 R2 내지 R2n : 저항, NODE1 내지 NODE3 : 노드
P10, P20, P30, P40, P50 및 P60 : PMOS 트랜지스터
N11 내지 N13 및 N21 내지 N25 : NMOS 트랜지스터
INV11, INV12, INV21 내지 INV25 : 인버터, NOR1 : 노아 게이트
본 발명은 스탠바이 커런트(stand by current)를 감소시킬 수 있는 파워 온 리셋(Power on Reset:POR) 회로에 관한 것으로, 특히 파워 온 이후에 존재하는 파워 온 리셋 회로의 스탠바이 커런트를 감소시키고, 파워 온 리셋 신호의 출력 반응 속도를 빠르게 할 수 있는 파워 온 리셋 회로에 관한 것이다.
불휘발성 메모리 소자의 초기화 동작시 소자의 각 부분들은 설정된 초기값으로 유지되어 있어야 정상적인 동작이 가능해진다. 그러므로 불휘발성 메모리 소자의 동작에 있어서, 소자의 초기화(리셋)는 매우 중요한 의미를 갖는다.
불휘발성 메모리 소자와 같이 많은 기능을 포함하고 있는 칩에는 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로가 다수 존재한다. 이 경우, 초기화는 칩이 동작하기 전에도 이루어져야 하는데 일반적으로 파워 온 리셋(POR) 회로가 그 역할을 하게 된다. 파워 온 리셋 회로는 칩의 전원이 켜져서 내부 전압이 모두 올라가기 전 일정한 전위를 감지하여 펄스(이하, '파워 온 리셋 신호'라 함)를 생성한다.
상기 파워 온 리셋 신호(POR)를 이용하면 칩이 동작하기 전에 내부의 래치(latch), 플립-플롭(flip-flop) 및 레지스터(register) 등에 초기화가 필요한 회로들을 리셋(reset) 시킬 수 있게 된다.
이상적인 파워 온 리셋 회로는 파워 온 리셋 신호의 전위가 전원의 램핑(ramping) 시간과 노이즈(noise)에 대해서 안정적이어야 하고, 공정변화 및 온도 등의 물리 변수에 대해서도 영향이 적을 뿐만 아니라 스탠바이 커런트(stand by current)를 제거해야 한다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출 된 것으로서, 피드 백부를 이용하여 스탠바이 커런트를 감소시키고, 디스차지부를 이용하여 정상적인 파워 온 리셋 신호를 출력시킬 수 있는 파워 온 리셋 회로를 제공하는데 목적이 있다.
상기한 기술적 과제를 달성하기 위한 본 발명은 파워 온시 내부 전압을 검출하여 검출 전압을 출력시키는 검출부, 상기 검출 전압을 반전시키고, 로직 레벨을 안정화시켜서 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부, 상기 파워 온 리셋 신호의 레벨에 따라, 상기 검출부의 전류 흐름을 차단시키는 피드 백부 및 상기 내부 전압과 파워 온 리셋 신호에 응답하여 상기 검출 전압을 디스차지시키기는 디스차지부를 포함한다.
상술한 목적 및 기타의 목적은 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 통상적으로 사용되는 파워 온 리셋 회로도이다.
상기 도 1의 구성을 설명하면 다음과 같다.
파워 온시 내부 전압(VDD)을 검출하여 검출 전압(REF)을 출력시키는 검출부(110)와, 상기 검출 전압(REF)을 입력받아 파워 온 리셋 신호(POR)를 출력시키는 파워 온 리셋 신호 발생부(100)를 포함한다.
검출부(110)는 내부 전압(VDD)와 노드(NODE1) 사이에 직렬 연결된 PMOS 트랜지스터(P1 내지 P1n) 및 상기 노드(NODE1)와 접지 단자(VSS) 사이에 연결된 직렬 연결된 저항(R1 내지 R1n)을 포함한다.
파워 온 리셋 신호 발생부(100)는 상기 검출 전압(REF)을 반전시키는 인버터부(120)와, 상기 검출부(120)의 출력을 안정화시키는 제 1 및 제 2 안정화부(130 및 140)를 포함한다. 또한, 상기 인버터부(120)를 통해 출력을 버퍼링하는 제 1 및 제 2 인버터(INV1 및 INV2)를 더 포함한다.
인버터부(120)는 상기 검출부(110)와 제 1 인버터(INV11) 사이 직렬 연결되며, 상기 검출부(110)의 노드(NODE1)에서 출력되는 검출 전압(REF)을 반전시키는 PMOS 트랜지스터(P30) 및 NMOS 트랜지스터(N11)를 포함한다.
제 1 안정화부(130)는 제 1 및 제 2 PMOS 트랜지스터(P10 및 P20)를 포함하며, 제 2 안정화부(140)는 제 1 및 제 2 NMOS 트랜지스터(N12 및 N13)를 포함한다.
상기 인버터부(120)의 출력을 버퍼링하며, 파워 온 리셋 신호(POR)를 출력시키는 직렬 연결된 제 1 및 제 2 인버터(INV21 및 INV22)를 포함한다.
상기 도 1의 상세 동작을 설명하면 다음과 같다.
검출부(110)는 PMOS 트랜지스터(P1 내지 P1n)와 저항(R1 내지 R1n)에 의해 분배된 분배전압(이하, 검출 전압)을 출력하고, 상기 검출 전압(REF)의 전압 레벨에 따라 인버터부(120)는 하이 또는 로우 레벨 신호를 출력한다.
한편, 상기 제 1 안정화부(130)는 상기 인버터부(120)의 출력을 하이 레벨로 안정화시키며, 상기 제 2 안정화부(140)는 상기 인버터부(120)의 출력을 로우 레벨로 안정화시킨다.
상기 도 1의 파워 온 리셋 회로는 소자의 외부에 별도의 리셋 회로를 구비하지 않고 자체적으로 파워 온 리셋 신호(POR)를 생성함으로써 초기에 전원이 램프 업(ramp up) 되거나 다운(down) 되어 칩이 불안정해지는 것을 방지한다. 이를 위해, 파워 온 리셋 회로는 내부 회로에 공급되는 내부 전압(VDD)의 레벨이 일정 레벨 이하로 하강하는지를 감지하여 일정 레벨 이하로 하강하면 파워 온 리셋 신호(POR)를 발생하여 초기화해준다.
이때, 파워 온 리셋 신호(POR)가 전달된 후 스탠바이 상태에서도 전압 분배하는 노드(NODE1)에 계속 일정 레벨의 전압이 존재하게 된다. 이에 따라, 누설 커런트(이하 '스탠바이 커런트')가 발생하게 된다. 상기와 같이 스탠바이 상태에서 흐르는 커런트는 칩의 전체적인 커런트의 일정부분을 소모하게 되므로, 불필요한 전력 소모가 발생한다.
도 2는 본 발명의 일실시 예에 따른 파워 온 리셋 회로도이다.
상기 도 2의 구성을 설명하면 다음과 같다.
파워 온시 내부 전압(VDD)을 검출하여 검출 전압(REF)을 출력시키는 검출부(210), 상기 검출 전압(REF)을 반전시키고, 로직 레벨을 안정화시켜서 파워 온 리셋 신호(POR)를 출력시키는 파워 온 리셋 신호 발생부(200), 상기 파워 온 리셋 신호의 레벨에 따라, 상기 검출부의 전류 흐름을 차단시키는 피드 백부(260) 및 상기 내부 전압(VDD)과 파워 온 리셋 신호(POR)에 응답하여 상기 검출 전압(REF)을 디스차지 시키기는 디스차지부(250)를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
검출부(210)는 내부 전압원(VDD)과 제 1 노드(NODE2) 사이에 연결된 PMOS 트랜지스터(P2 내지 P2n) 및 상기 제 1 노드(NODE2)와 피드 백부(260) 사이에 연결된 저항(R2 내지 R2n)을 포함한다.
파워 온 리셋 신호 발생부(200)는 상기 검출 전압(REF)을 반전시키는 인버터부(220), 상기 검출부(220)의 출력을 안정화시키는 제 1 및 제 2 안정화부(230 및 240)를 포함한다. 또한, 상기 인버터부(220)의 출력을 버퍼링하며, 파워 온 리셋 신호(POR)를 출력시키는 직렬 연결된 제 1 및 제 2 인버터(INV23 및 INV24)를 더 포함한다.
인버터부(220)는 상기 검출부(210)와 제 1 인버터(INV21) 사이에 직렬 연결되며, 상기 제 1 노드(NODE2)에 생성된 검출 전압(REF)에 따라 턴-온 되는 PMOS 트랜지스터(P60) 및 NMOS 트랜지스터(N21)를 포함한다.
제 1 안정화부(230)는 제 1 및 제 2 PMOS 트랜지스터(P40 및 P50)를 포함하며, 상기 제 1 및 제 2 PMOS 트랜지스터(P40 및 P50)는 내부 전압(VDD)과 제 2 노 드(NODE3) 사이에 직렬 연결된다.
상기 PMOS 트랜지스터(P40)는 로우 레벨의 검출 전압(REF)에 따라 턴-온 되며, PMOS 트랜지스터(P50)는 로우 레벨을 유지하는 반전된 파워 온 리셋 신호(POR_N) 따라 턴-온 된다. 이에 따라, 상기 제 2 노드(NODE3)에 내부 전압(VDD)이 인가되어 상기 인버터부(220)의 출력을 하이 레벨로 안정화시킨다.
제 2 안정화부(240)는 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)를 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)는 상기 인버터부(220)와 접지 단자(VSS) 사이에 병렬 연결된다.
상기 NMOS 트랜지스터(N22)는 문턱 전압(2VTH.N) 보다 높은 검출 전압(REF)에 따라 턴-온 되며, NMOS 트랜지스터(N23)는 하이 레벨을 유지하는 반전된 파워 온 리셋 신호(POR_N)에 따라 턴-온 된다. 이에 따라, 상기 인버터부(220)의 출력을 로우 레벨로 안정화시킨다.
제 1 및 제 2 인버터(INV21 및 INV22)는 상기 인버터부(220)의 출력을 버퍼링한다. 상기 제 1 인버터(INV21)는 반전된 파워 온 리셋 신호(POR_N)를 출력시키며, 상기 제 2 인버터(INV22)는 파워 온 리셋 신호(POR)를 출력시킨다.
디스차지부(250)는 상기 내부 전압(VDD) 및 파워 온 리셋 신호(POR)를 입력받는 NOR 게이트(NOR1) 및 상기 노아 게이트(NOR1)의 출력에 따라 턴-온 되며 제 1 노드(NODE2)와 접지 단자(VSS) 사이에 연결되는 NMOS 트랜지스터(N25)를 포함한다.
피드 백부(260)는 파워 온 리셋 신호 생성부(200) 출력의 반전된 파워 온 리셋 신호(POR_N)를 입력받는 직렬 연결된 홀수개의 인버터(INV23, INV24 및 INV25) 및 상기 인버터(INV23)의 출력에 응답하여 동작하며 상기 검출부(210)와 접지 단자(VSS) 사이에 연결된 NMOS 트랜지스터(N24)를 포함한다.
본 발명의 피드 백부(260)는 상기 실시 예에 한정되는 것이 아니라 다른 다양한 형태로 구현될 수도 있다. 예를 들면, 상기 피드 백부(260)는 파워 온 리셋 신호 생성부(200) 출력의 파워 온 리셋 신호(POR)를 입력받는 직렬 연결된 짝수개의 인버터(INV23 및 INV24)를 포함한다.
도 3은 상기 도 2의 파워 온 리셋 회로 동작에 따른 그래프이다.
상기 도 3을 참고하여, 상기 도 2의 각 부분 동작에 대해 설명하면 다음과 같다.
검출부(210)의 PMOS 트랜지스터(P21 내지 P2n)의 각 게이트는 내부 전압(VDD)에 연결되어 있다. 파워 오프시 반전된 파워 온 리셋 신호(POR_N)는 하이 레벨을 유지하게 된다. 인버터(INV23 내지 INV25)는 상기 하이 레벨의 반전된 파워 온 리셋 신호(POR_N)를 반전시켜 로우 레벨의 신호를 출력한다. NMOS 트랜지스터(N24)는 상기 인버터(INV23 내지 INV25)의 출력에 응답하여 턴-오프 된다. 이에 따라, 제 1 노드(NODE2)에서 접지 단자(VSS)로 전류 경로가 형성되지 않게 된다.
파워가 온 되면 내부 전압(VDD)이 PMOS 트랜지스터(P21 내지 P2n)에 인가된다. 내부 전압(VDD)이 PMOS 트랜지터(P21 및 P2n)의 문턱 전압(VHT.P)보다 낮을 경우 제 1 노드(NODE2)의 검출 전압(REF)은 로우 레벨을 유지하게 된다. 인버터부(220)는 상기 검출 전압(REF)을 반전시켜 하이 레벨 신호를 출력한다. 인버터(INV21)는 상기 인버터부(220)의 출력을 반전시켜 로우 레벨 신호를 출력한다. PMOS 트랜지스터(P40)는 상기 검출 전압(REF)에 응답하여 턴-온 되고, PMOS 트랜지스터(P50)는 상기 인버터(INV21)의 출력에 응답하여 턴-온 된다. 즉, 제 1 안정화부(230)는 상기 인버터부(220)의 출력을 하이 레벨로 안정화시킨다.
상기 인버터(INV21)는 상기 안정화된 인버터부(220)의 출력을 반전시켜 로우 레벨의 반전된 파워 온 리셋 신호(POR_N)를 출력한다. 인버터(INV22)는 상기 인버터(INV21)의 출력을 반전시켜 하이 레벨의 파워 온 리셋 신호(POR)를 출력한다.
내부 전압(VDD)이 PMOS 트랜지스터(P21 내지 P2n)의 문턱 전압(VTH.P) 보다 높아지게 되면 상기 검출 전압(REF)도 상승하게 된다. 이에 따라, 파워 온 리셋 신호(POR)의 로직 레벨은 상승하게 된다.
내부 전압(VDD)이 NMOS 트랜지스터(N21 및 N22)의 문턱 전압(2VTH.N)보다 높으면 NMOS 트랜지스터(N21 및 N22)가 턴-온 되어 상기 인버터부(220)는 로우 레벨 신호를 출력한다. 상기 인버터(INV21)는 상기 인버터부(220)의 출력을 반전시켜 하이 레벨의 반전된 파워 온 리셋 신호(POR_N)를 출력한다. NMOS 트랜지스터(N23)는 상기 인버터(INV21)에 응답하여 턴-온 된다. 즉, 상기 제 2 안정화부(240)는 상기 인버터부(220)의 출력을 로우 레벨로 안정화시킨다.
인버터(INV21)는 상기 안정화된 인버터부(220)의 출력을 반전시켜 하이 레벨의 반전된 파워 온 리셋 신호(POR_N)를 출력시킨다. 인버터(INV22)는 상기 인버터(INV21)의 출력을 반전시켜 로우 레벨의 파워 온 리셋 신호(POR)를 출력시킨다.
파워가 온 되었다가 오프 되거나, 내부 전압(VDD)의 레벨이 상승하다가 하락하게 되었을 경우, 반전된 파워 온 리셋 신호(POR_N)는 하이 레벨을 유지하게 된 다. 인버터(INV23 내지 INV25)는 상기 하이 레벨의 반전된 파워 온 리셋 신호(POR_N)를 반전시켜 로우 레벨 신호를 출력시킨다. NMOS 트랜지스터(N24)는 상기 인버터(INV23 내지 INV25)의 출력에 응답하여 턴-오프 된다. 제 1 노드(NODE2)에서 접지 단자(VSS)로 전류 경로가 형성되지 않게 되고, 하이 레벨의 검출 전압(REF)이 잔류하게 된다. 다시 파워가 온 되었을 경우, 상기 잔류하는 검출 전압(REF)으로 인해 정상적인 파워 온 리셋 신호(POR)가 출력되지 않게 된다.
피드 백부(260)로 인해 스탠바이 커런트를 감소시킬 수 있게 되었지만, 상기 설명한 바와 같은 문제가 발생하게 된다. 상기 문제를 방지하기 위해 디스차지부(250)가 연결되었다.
로우 레벨의 파워 온 리셋 신호(POR) 및 오프된 내부 전압(VDD)을 입력받는 노아 게이트(NOR1)는 하이 레벨 신호를 출력한다. NMOS 트랜지스터(N25)는 상기 노아 게이트(NOR1)의 출력에 응답하여 턴-온 된다. 내부 전압(VDD)이 턴-오프 된 후에 잔류하고 있는 하이 레벨의 검출 전압(REF)은 디스차지 되어 로우 레벨로 바뀌게 된다.
이에 따라, 본 발명에 따른 파워 온 리셋 회로는 파워가 오프 상태에서 다시 온 되더라도 파워 온 리셋 신호(POR)는 로우 레벨이 된 후 하이 레벨이 되기 때문에 정상적인 파워 온 리셋 신호(POR)를 출력시킨다.
이상에서 설명한 바와 같이, 본 발명에 따른 파워 온 리셋 회로는 스탠바이 커런트를 감소시켜 전력 소모를 감소시킬 수 있다. 또한, 파워 또는 내부 전압이 불안정 하더라도 정상적인 파워 온 리셋 신호를 출력시킬 수 있다.

Claims (14)

  1. 파워 온시 내부 전압을 검출하여 검출 전압을 출력시키는 검출부;
    상기 검출 전압을 반전시키고, 로직 레벨을 안정화시켜서 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부;
    상기 파워 온 리셋 신호의 레벨에 따라, 상기 검출부의 전류 흐름을 차단시키는 피드 백부; 및
    상기 내부 전압과 파워 온 리셋 신호에 응답하여 상기 검출 전압을 디스차지시키기는 디스차지부를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서, 파워 온 리셋 신호 발생부는,
    상기 검출부의 제 1 노드에서 생성된 검출 전압을 반전시키는 인버터부;
    내부 전압원과 제 2 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터를 포함하며, 상기 인버터부의 출력을 하이 레벨로 안정화시키는 제 1 안정화부;
    상기 인버터부와 접지 단자 사이에 병렬 연결된 제 1 및 제 2 NMOS 트랜지스터를 포함하며, 상기 인버터부의 출력을 로우 레벨로 안정화시키는 제 2 안정화부를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제 2 항에 있어서, 상기 인버터부는,
    로우 레벨의 검출 전압에 따라 턴-온 되어 상기 검출 전압을 하이 레벨로 반 전시키는 PMOS 트랜지스터; 및
    하이 레벨의 검출 전압에 따라 턴-온 되어 상기 검출 전압을 로우 레벨로 반전시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제 2 항에 있어서, 상기 제 1 안정화부의,
    상기 제 1 PMOS 트랜지스터는 로우 레벨의 검출 전압에 따라 턴-온 되며,
    상기 제 2 PMOS 트랜지스터는 반전된 파워 온 리셋 신호에 따라 턴-온 되는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제 2 항에 있어서, 상기 제 2 안정화부의,
    상기 제 1 NMOS 트랜지스터는 하이 레벨의 검출 전압에 따라 턴-온 되며,
    상기 제 2 NMOS 트랜지스터는 반전된 파워 온 리셋 신호에 따라 턴-온 되는 것을 특징으로 하는 파워 온 리셋 회로.
  6. 제 2 항에 있어서,
    상기 인버터부의 출력을 버퍼링하며, 파워 온 리셋 신호를 출력하기 위하여 직렬 연결된 제 1 및 제 2 인버터를 더 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  7. 제 6 항에 있어서, 상기 제 1 인버터는,
    반전된 파워 온 리셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  8. 제 6 항에 있어서, 상기 제 2 인버터는,
    파워 온 리셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  9. 제 1 항에 있어서, 상기 피드 백부는,
    반전된 파워 온 리셋 신호를 입력받는 직렬 접속된 홀수 개의 인버터;
    상기 검출부와 접지 단자 사이에 연결되며, 상기 홀수 개의 인버터 출력에 응답하여 동작하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  10. 제 1 항에 있어서, 상기 피드 백부는,
    파워 온 리셋 신호를 입력받는 직렬 접속된 짝수 개의 인버터; 및
    상기 검출부와 접지 단자 사이에 연결되며, 상기 짝수 개의 인버터 출력에 응답하여 동작하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 NMOS 트랜지스터는,
    턴-오프 되어 상기 검출부의 전류 흐름을 차단시키는 것을 특징으로 하는 파 워 온 리셋 회로.
  12. 제 1 항에 있어서, 상기 디스차지부는,
    파워가 온에서 오프된 경우, 전류 경로를 형성하여 잔류하는 검출 전압을 디스차지 시키는 노아 게이트 및 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  13. 제 12 항에 있어서, 상기 노아 게이트는,
    오프된 내부 전압 및 로우 레벨의 파워 온 리셋 신호에 응답하여 하이 레벨 신호를 출력하는 것을 특징으로 하는 파워 온 리셋 회로.
  14. 제 12 항에 있어서, 상기 NMOS 트랜지스터는,
    제 1 노드와 접지 단자 사이에 연결되며, 상기 노아 게이트의 출력에 따라 턴-온 되어 전류 경로를 형성하는 것을 특징으로 하는 파워 온 리셋 회로.
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