JP2012195028A - 不揮発性コンフィギュレーションメモリ - Google Patents

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Abstract

【課題】低消費電力及び小面積の不揮発性コンフィギュレーションメモリを提案する。
【解決手段】実施形態の不揮発性コンフィギュレーションメモリは、ゲートに出力ノードＤ１２が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１１が接続されるトランジスタＭ１１と、ゲートに出力ノードＤ１１が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１２が接続されるトランジスタＭ１２と、制御ゲートにワード線ＷＬ１１が接続され、ソースに第１の電圧よりも低い第２の電圧が印加され、ドレインに出力ノードＤ１１が接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１１と、制御ゲートにワード線ＷＬ１２が接続され、ソースに第２の電圧が印加され、ドレインに出力ノードがＤ１２接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１２とを備える。
【選択図】図１

Description

実施形態は、不揮発性コンフィギュレーションメモリに関する。
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array:ＦＰＧＡ）は、ルックアップテーブル（Look Up Table:ＬＵＴ）ベースの複数のロジックゲートと、それらを接続するスイッチとから構成されるＬＳＩである。ＦＰＧＡは、ＬＵＴ及びスイッチを制御するメモリ情報を書き換えることにより、任意の回路の構築が可能である。ＦＰＧＡによれば、チップ出荷後にユーザーが所望の回路を書き換えることができるため、チップ製造のための開発期間を短縮することができる。
ＦＰＧＡのスイッチのオン／オフを制御するメモリは、コンフィギュレーションメモリと呼ばれており、主にＳＲＡＭセルが用いられている。一方、スイッチは、マルチプレクサとして用いられることが多く、この場合、スイッチの制御に正信号と反転信号の２種類が必要である。このため、正信号と反転信号を並行して取り出すことができるＳＲＡＭセルは、この用途に向いている。
しかし、ＳＲＡＭセルは、周知のように、６個のトランジスタで構成されるため、その面積が大きい。また、電源を切るとデータが消える揮発性メモリであるため、電源を再投入した後には、メモリ情報の再読み込みが必要である。
そこで、不揮発性コンフィギュレーションメモリが提案されている。
例えば、特許文献１には、浮遊ゲートを有する２つのトランジスタにより構成した不揮発性コンフィギュレーションメモリが開示されている。これによれば、電源を再投入した後のメモリ情報の再読み込みが不要となる。また、メモリセルは、２個のトランジスタにより構成されるため、その面積が抑えられるという利点がある。
しかし、メモリセルから“Ｈ(High)”側の信号を出力する場合、出力レベルが電源電圧まで上がらないため、この出力により制御されるスイッチを十分にオンさせることができない。結果として、スイッチの後段に接続されるロジック回路の消費電力が大きくなる、という問題がある。
また、このメモリセルは、正信号のみを出力するため、これをマルチプレクサのコンフィギュレーションメモリとして用いる場合、メモリセルに加えて反転信号を生成するためのインバーターが必要となる。つまり、この技術によれば、メモリセルに２個のトランジスタが必要となり、反転信号を生成するためにさらに２個のトランジスタが必要となるため、結果として、合計４個のトランジスタが必要となり、面積縮小の効果を十分に発揮することができない。
一方、特許文献２には、ＳＲＡＭセル内のドライブ用ＮチャネルＭＯＳトランジスタを不揮発性メモリセル（浮遊ゲートを有するトランジスタ）に置き換えた不揮発性コンフィギュレーションメモリが開示されている。これによれば、“Ｈ”側の出力レベルは、電源電圧まで上がるため、スイッチの後段に接続されるロジック回路の消費電力の増大の問題は解消される。
しかし、このメモリセルは、６個のトランジスタにより構成されるため、セル面積を小さくする、という課題は、依然として解決されてない。また、浮遊ゲートを有するトランジスタに書き込みを行う際、そのトランジスタのゲート電極に書き込みのための高電圧を印加する必要がある。このため、ＳＲＡＭセル内のアクセス用ＮチャネルＭＯＳトランジスタを高耐圧にしなければならず、そのトランジスタの面積が大きくなる。
さらに、ＳＲＡＭセル内のロード用ＰチャネルＭＯＳトランジスタのゲート電極は、ＳＲＡＭセル内の浮遊ゲートを有するトランジスタのゲート電極に接続される。このため、ロード用ＰチャネルＭＯＳトランジスタについても、書き込みのための高電圧で破壊されないように高耐圧にしなければならず、そのトランジスタの面積が大きくなる。
米国特許５，８１２，４５０号公報 ＷＯ２００３−１０５１５６号公報
実施形態は、低消費電力及び小面積の不揮発性コンフィギュレーションメモリを提案する。
実施形態によれば、不揮発性コンフィギュレーションメモリは、第１及び第２の出力ノードと、ゲートに前記第２の出力ノードが接続され、ソースに第１の電圧が印加され、ドレインに前記第１の出力ノードが接続される第１のＰチャネルＦＥＴと、ゲートに前記第１の出力ノードが接続され、ソースに前記第１の電圧が印加され、ドレインに前記第２の出力ノードが接続される第２のＰチャネルＦＥＴと、制御ゲートに第１のワード線が接続され、ソースに前記第１の電圧よりも低い第２の電圧が印加され、ドレインに前記第１の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第１のＮチャネルＦＥＴと、制御ゲートに第２のワード線が接続され、ソースに前記第２の電圧が印加され、ドレインに前記第２の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第２のＮチャネルＦＥＴとを備える。
第１の実施例のメモリセルを示す回路図。 第１の実施例の変形例を示す回路図。 消去状態と書き込み状態の関係を示す図。 第２の実施例のメモリセルを示す回路図。 第２の実施例の変形例を示す回路図。 消去状態と書き込み状態の関係を示す図。 第３の実施例のＦＰＧＡを示す平面図。 配線部とロジック部の関係を示す図。 メモリセルとマルチプレクサの関係を示す図。 メモリセルとマルチプレクサの関係を示す図。 メモリセルとマルチプレクサの関係を示す図。 メモリセルとマルチプレクサの関係を示す図。 メモリセルとマルチプレクサの関係を示す図。 ロジックブロック内のルックアップテーブルを示す図。 ルックアップテーブルを示す図。 メモリセルアレーの例を示す図。 メモリセルアレーの例を示す図。 メモリセルアレーの例を示す図。
以下、図面を参照しながら実施形態を説明する。
［基本構成］
実施形態の不揮発性コンフィギュレーションメモリは、２個のインバーターがクロスカップルされた揮発性メモリセル（ＳＲＡＭセル）において、これらインバーターのうちの少なくとも１個を、１個のＰチャネルＦＥＴ(Field Effect Transistor)と１個の不揮発性メモリ（例えば、フラッシュメモリ）とにより構成するものである。これにより、メモリセルからの出力信号をフルスイングさせることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現する。
また、実施形態の不揮発性コンフィギュレーションメモリは、コンベンショナルなＳＲＡＭセルと異なり、転送トランジスタ（アクセス用ＮチャネルＦＥＴ）が不要であり、結果として、４個のトランジスタにより構成される。しかも、不揮発性メモリの制御ゲートが、クロスカップルされた２個のインバーターからなる揮発性メモリセルの出力ノードに接続されない。
これは、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧（高電圧）が印加され、ＰチャネルＦＥＴのゲート電極には、この書き込み電圧が印加されないことを意味する。このため、ＰチャネルＦＥＴを、書き込み電圧で破壊されない高耐圧型にする必要がなく、結果として、小面積の不揮発性コンフィギュレーションメモリを実現できる。
［第１の実施例］
第１の実施例は、不揮発性コンフィギュレーションメモリに関する。
図１は、第１の実施例を示している。
この不揮発性コンフィギュレーションメモリは、クロスカップルされた２個のインバーター（揮発性メモリセル）から構成される。この揮発性メモリセルからは、第１及び第２の出力ノードＤ１１，Ｄ１２により、正信号と反転信号を並行して取り出すことが可能である。
第１のＰチャネルＭＯＳトランジスタＭ１１のゲートは、第２の出力ノードＤ１２に接続され、ソースは、第１の電圧が印加される第１の電圧ノード（例えば、電源電圧ノード）Ｖ１１に接続され、ドレインは、第１の出力ノードＤ１１に接続される。
第２のＰチャネルＭＯＳトランジスタＭ１２のゲートは、第１の出力ノードＤ１１に接続され、ソースは、第１の電圧ノードＶ１１に接続され、ドレインは、第２の出力ノードＤ１２に接続される。
第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２は、それぞれ、制御ゲートとゲート絶縁層との間に記憶層を有し、その記憶層に不揮発的に記憶されるデータにより閾値が変化する不揮発性メモリである。
第１のＮチャネルＭＯＳトランジスタＦ１１の制御ゲートは、第１のワード線ＷＬ１１に接続され、ソースは、第１の電圧よりも低い第２の電圧が印加される第２の電圧ノード（例えば、接地電圧ノード）ＢＬ１１に接続され、ドレインは、第１の出力ノードＤ１１に接続される。
第２のＮチャネルＭＯＳトランジスタＦ１２の制御ゲートは、第２のワード線ＷＬ１２に接続され、ソースは、第２の電圧ノードＢＬ１１に接続され、ドレインは、第２の出力ノードＤ１２に接続される。
第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２としては、例えば、記憶層に、電気的にフローティング状態の浮遊ゲート又は電荷を局所的にトラップする電荷蓄積層を備えるフラッシュメモリを用いることができる。また、記憶層に抵抗変化素子を用いた新規メモリを不揮発性メモリとすることも可能である。
この揮発性メモリセル（ＳＲＡＭセル）の特徴は、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２に不揮発性メモリを用いると共に、第１のＮチャネルＭＯＳトランジスタＦ１１の制御ゲートを第２の出力ノードＤ１２に接続せず、かつ、第２のＮチャネルＭＯＳトランジスタＦ１２の制御ゲートを第１の出力ノードＤ１１に接続しない点にある。
また、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対するデータ消去／データ書き込みを考慮し、それらが形成されるＰ型ウェル領域Ｐ−ｗｅｌｌは、所定の電圧が印加される第３の電圧ノードＰＷ１１に接続される。
以上のような構成によれば、第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２を不揮発性メモリとしないことにより、メモリセルからの出力信号をフルスイング（例えば、接地電圧０Ｖ〜電源電圧Ｖｄｄ）させることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現できる。
また、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧（高電圧）が印加され、第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２のゲート電極には、この書き込み電圧が印加されないため、小面積の不揮発性コンフィギュレーションメモリを実現できる。
尚、図２に示すように、第１及び第２の出力ノードＤ１１，Ｄ１２の間に、両者の電圧をイコライズするＭＯＳトランジスタＥ１１を接続してもよい。ＭＯＳトランジスタＥ１１のゲートには、イコライズ信号ＥＱが入力される。ＭＯＳトランジスタＥ１１は、例えば、不揮発性メモリからデータを読み出す前に、予め、第１及び第２の出力ノードＤ１１，Ｄ１２の電圧をイコライズする機能を有する。
また、上述の不揮発性コンフィギュレーションメモリを構成するＭＯＳトランジスタは、一例であり、これを、ゲート、ソース及びドレインを有するＦＥＴ（Field Effect transistor）に一般化することは可能である。
次に、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対するデータ消去／データ書き込みについて説明する。
まず、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２の閾値状態の例を説明する。例えば、図３の制御ゲート電圧とドレイン電流との関係に示すように、閾値が低い状態を消去状態とし、閾値が高い状態を書き込み状態とする。
不揮発性メモリが浮遊ゲートを有するフラッシュメモリの場合、消去状態は、記憶層から電子が引き抜かれた状態のことを意味し、書き込み状態は、記憶層に電子が入っている状態のことを意味する。
消去状態と書き込み状態の閾値の大小関係は、消去状態＜書込み状態であることから、制御ゲートに同じ電圧を加えた場合、消去状態と書き込み状態の抵抗値の大小関係は、消去状態＜書込み状態となる。
以上のような閾値関係のとき、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対するデータ消去は、例えば、第１及び第２のワード線ＷＬ１１，ＷＬ２に接地電圧Ｖgndを印加し、第３の電圧ノード（Ｐ型ウェル領域Ｐ−ｗｅｌｌ）ＰＷ１１に消去電圧（正の高電圧、例えば、１８Ｖ）Ｖeraを印加することにより行なう。
この時、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
これにより、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２の記憶層から電子が引き抜かれ、両者は、消去状態になる。
また、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対するデータ書き込みは、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２の一方を書き込み状態にし、他方を消去状態にすることにより実行される。即ち、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２の記憶層に相補データを書き込むことによりデータ書き込みが行われる。
例えば、第１のワード線ＷＬ１１に書き込み電圧（正の高電圧、例えば、１８Ｖ）Ｖpgmを印加し、第２のワード線ＷＬ１２に接地電圧Ｖgndを印加し、第３の電圧ノード（Ｐ型ウェル領域Ｐ−ｗｅｌｌ）ＰＷ１１に接地電圧Ｖgndを印加すると、第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層に電子が注入され、それは、書き込み状態になる。
即ち、第１のＮチャネルＭＯＳトランジスタＦ１１のみに対してデータ書き込みが実行され、第２のＮチャネルＭＯＳトランジスタＦ１２は、消去状態を維持する。
尚、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
以上の動作により、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対するデータ消去／データ書き込みが行われる。
［第２の実施例］
第２の実施例も、不揮発性コンフィギュレーションメモリに関する。
図４は、第２の実施例を示している。
第２の実施例は、第１の実施例と比べると、クロスカップルされた２個のインバーターのうちの１個を、１個のＰチャネルＭＯＳトランジスタと１個の不揮発性メモリ（例えば、フラッシュメモリ）とにより構成する点に特徴を有する。
第１のＰチャネルＭＯＳトランジスタＭ１１のゲートは、第２の出力ノードＤ１２に接続され、ソースは、第１の電圧が印加される第１の電圧ノード（例えば、電源電圧ノード）Ｖ１１に接続され、ドレインは、第１の出力ノードＤ１１に接続される。
第２のＰチャネルＭＯＳトランジスタＭ１２のゲートは、第１の出力ノードＤ１１に接続され、ソースは、第１の電圧ノードＶ１１に接続され、ドレインは、第２の出力ノードＤ１２に接続される。
第１のＮチャネルＭＯＳトランジスタＦ１１は、制御ゲートとゲート絶縁層との間に記憶層を有し、その記憶層に不揮発的に記憶されるデータにより閾値が変化する不揮発性メモリである。
第１のＮチャネルＭＯＳトランジスタＦ１１の制御ゲートは、ワード線ＷＬ１１が接続され、ソースは、第１の電圧よりも低い第２の電圧が印加される第２の電圧ノード（例えば、接地電圧ノード）ＢＬ１１に接続され、ドレインは、第１の出力ノードＤ１１に接続される。
第２のＮチャネルＭＯＳトランジスタＭ１３のゲートは、第１の出力ノードＤ１１に接続され、ソースは、第１の電圧よりも低い第２の電圧が印加される第４の電圧ノード（例えば、接地電圧ノード）ＢＬ１２に接続され、ドレインは、第２の出力ノードＤ１２に接続される。
第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１としては、例えば、記憶層に、電気的にフローティング状態の浮遊ゲート又は電荷を局所的にトラップする電荷蓄積層を備えるフラッシュメモリを用いることができる。また、記憶層に抵抗変化素子を用いた新規メモリを不揮発性メモリとすることも可能である。
この揮発性メモリセル（ＳＲＡＭセル）の特徴は、第１のＮチャネルＭＯＳトランジスタＦ１１に不揮発性メモリを用いると共に、第１のＮチャネルＭＯＳトランジスタＦ１１の制御ゲートを第２の出力ノードＤ１２に接続しない点にある。
また、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対するデータ消去／データ書き込みを考慮し、それが形成されるＰ型ウェル領域Ｐ−ｗｅｌｌは、所定の電圧が印加される第３の電圧ノードＰＷ１１に接続される。
以上のような構成によれば、第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２を不揮発性メモリとしないことにより、メモリセルからの出力信号をフルスイング（例えば、接地電圧０Ｖ〜電源電圧Ｖｄｄ）させることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現できる。
また、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧（高電圧）が印加され、第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２並びに第２のＮチャネルＭＯＳトランジスタＭ１３のゲート電極には、この書き込み電圧が印加されないため、小面積の不揮発性コンフィギュレーションメモリを実現できる。
尚、図５に示すように、第１及び第２の出力ノードＤ１１，Ｄ１２の間に、両者の電圧をイコライズするＭＯＳトランジスタＥ１１を接続してもよい。ＭＯＳトランジスタＥ１１のゲートには、イコライズ信号ＥＱが入力される。ＭＯＳトランジスタＥ１１は、例えば、不揮発性メモリからデータを読み出す前に、予め、第１及び第２の出力ノードＤ１１，Ｄ１２の電圧をイコライズする機能を有する。
また、上述の不揮発性コンフィギュレーションメモリを構成するＭＯＳトランジスタは、一例であり、これを、ゲート、ソース及びドレインを有するＦＥＴに一般化することは可能である。
次に、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対するデータ消去／データ書き込みについて説明する。
まず、第１のＮチャネルＭＯＳトランジスタＦ１１の閾値状態の例を説明する。例えば、図６の制御ゲート電圧とドレイン電流との関係に示すように、閾値が低い状態を消去状態とし、閾値が高い状態を書き込み状態とする。
不揮発性メモリが浮遊ゲートを有するフラッシュメモリの場合、消去状態は、記憶層から電子が引き抜かれた状態のことを意味し、書き込み状態は、記憶層に電子が入っている状態のことを意味する。
消去状態と書き込み状態の閾値の大小関係は、消去状態＜書込み状態であることから、第２のＮチャネルＭＯＳトランジスタＭ１３の閾値（ゲート電圧とドレイン電流との関係）を、第１のＮチャネルＭＯＳトランジスタＦ１１の消去状態と書き込み状態との間に設定する。
即ち、第１のＮチャネルＭＯＳトランジスタＦ１１の消去状態と書き込み状態の抵抗値並びに第２のＮチャネルＭＯＳトランジスタＭ１３の抵抗値との大小関係は、消去状態（Ｆ１１）＜Ｍ１３の抵抗値＜書込み状態（Ｆ１２）となる。
以上のような閾値関係のとき、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対するデータ消去は、例えば、ワード線ＷＬ１１に接地電圧Ｖgndを印加し、第３の電圧ノード（Ｐ型ウェル領域Ｐ−ｗｅｌｌ）ＰＷ１１に消去電圧（正の高電圧、例えば、１８Ｖ）Ｖeraを印加することにより行なう。
この時、第１、第２及び第４の電圧ノードＶ１１，ＢＬ１１，ＢＬ１２は、例えば、フローティング状態にしておく。
これにより、第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層から電子が引き抜かれ、両者は、消去状態になる。
また、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対するデータ書き込みは、例えば、ワード線ＷＬ１１に書き込み電圧（正の高電圧、例えば、１８Ｖ）Ｖpgmを印加し、第３の電圧ノード（Ｐ型ウェル領域Ｐ−ｗｅｌｌ）ＰＷ１１に接地電圧Ｖgndを印加することにより行なう。
この時、第１、第２及び第４の電圧ノードＶ１１，ＢＬ１１，ＢＬ１２は、例えば、フローティング状態にしておく。
これにより、第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層に電子が注入され、それは、書き込み状態になる。
以上の動作により、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対するデータ消去／データ書き込みが行われる。
［第３の実施例］
第３の実施例は、上述の第１及び第２の実施例に係わる不揮発性コンフィギュレーションメモリの適用例に関する。
第１及び第２の実施例の不揮発性コンフィギュレーションメモリは、例えば、ＦＰＧＡ内のマルチプレクサのコンフィギュレーションメモリに適用することができる。
図７は、ＦＰＧＡのレイアウトの例を示している。
ＦＰＧＡ１１は、主に、Ｉ(Input)／Ｏ(Output)部１２、ロジック部Ｌ、配線部１３、及び、ＤＳＰ(Digital Signal Processor)・ブロックＲＡＭ部１４から構成される。ＦＰＧＡ（チップ）１１の外周に沿ってＩ／Ｏ部１２が配置され、チップの大部分は、ロジック部Ｌと配線部１３とで占められている。配線部１３は、ロジック部Ｌ内の複数のロジックブロックＢＫに対する配線を行なう。
尚、ＤＳＰ・ブロックＲＡＭ部１４は、省略することも可能であるが、一般的には、それを備えている製品のほうが多く存在する。
図８は、図７のロジック部Ｌと配線部１３との関係を示している。
配線部１３からの入力信号Ｉ０，Ｉ１は、ロジック部Ｌ内のロジックブロックＢＫに入力され、ロジックブロックＢＫの出力信号Ｏは、配線部１３内の信号線Ｙ６，Ｙ７に出力される。ロジックブロックＢＫは、例えば、第１及び第２の実施例に係わる不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣからのデータ（例えば、正信号のみ）により制御される。
配線部１３内のマルチプレクサＭＵＸは、例えば、信号線Ｙ０〜Ｙ５からの入力信号を選択的に出力する。マルチプレクサＭＵＸは、第１及び第２の実施例に係わる不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣからのデータ（例えば、正信号とその反転信号）により制御される。
図９乃至図１２は、それぞれ、不揮発性コンフィギュレーションメモリとマルチプレクサの例を示している。
図９及び図１０の例は、第１の実施例の不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣと、その出力により制御される２入力マルチプレクサＭＵＸからなるシステムである。メモリセルＭＣの構成については、既に第１の実施例で説明したので、ここでは省略する。
２入力マルチプレクサＭＵＸは、２つの入力信号Ａ，Ｂのうちの１つを出力信号Ｙとして出力する。２つの入力信号Ａ，Ｂのいずれを選択するかは、メモリセルＭＣからのデータ（正信号Ｓ０とその反転信号Ｓ１）により制御される。
ここで、ＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２からのデータ読み出しは、例えば、第１の電圧ノードＶ１１を電源電圧に設定し、第２の電圧ノードＢＬ１１を接地電圧に設定した状態で、第１及び第２のワード線ＷＬ１１，ＷＬ１２に読み出し電圧Ｖreadを印加することにより行なう。
読み出し電圧Ｖreadは、ＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２が消去状態のときに大きな電流を流し、ＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２が書き込み状態のときにほとんど電流を流さない値に設定される。
これにより、第１及び第２の出力ノードＤ１１，Ｄ１２のうちの一方は、“Ｈ（例えば、電源電圧）”となり、他方は、“Ｌ（例えば、接地電圧）”となる。
このように、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２に不揮発的に記憶されたデータを読み出し、これを第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２及び第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２からなるメモリセルＭＣに揮発的に記憶する。
尚、本例では、２入力マルチプレクサＭＵＸ内のパストランジスタＴ０，Ｔ１は、それぞれ、１個のＮチャネルＭＯＳトランジスタにより構成されるが、これに代えて、例えば、１個のＰチャネルＭＯＳトランジスタと、１個のＮチャネルＭＯＳトランジスタとからなるトランスファーゲートを用いてもよい。
図１１及び図１２の例は、第２の実施例の不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣと、その出力により制御される２入力マルチプレクサＭＵＸからなるシステムである。メモリセルＭＣの構成については、既に第２の実施例で説明したので、ここでは省略する。
２入力マルチプレクサＭＵＸは、２つの入力信号Ａ，Ｂのうちの１つを出力信号Ｙとして出力する。２つの入力信号Ａ，Ｂのいずれを選択するかは、メモリセルＭＣからのデータ（正信号Ｓ０とその反転信号Ｓ１）により制御される。
ここで、ＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１からのデータ読み出しは、例えば、第１の電圧ノードＶ１１を電源電圧に設定し、第２の電圧ノードＢＬ１１を接地電圧に設定した状態で、ワード線ＷＬ１１に読み出し電圧Ｖreadを印加することにより行なう。
読み出し電圧Ｖreadは、ＮチャネルＭＯＳトランジスタＦ１１が消去状態のときに大きな電流を流し、ＮチャネルＭＯＳトランジスタＦ１１が書き込み状態のときにほとんど電流を流さない値に設定される。
これにより、第１及び第２の出力ノードＤ１１，Ｄ１２のうちの一方は、“Ｈ（例えば、電源電圧）”となり、他方は、“Ｌ（例えば、接地電圧）”となる。
このように、第１のＮチャネルＭＯＳトランジスタＦ１１に不揮発的に記憶されたデータを読み出し、これを第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２及び第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２からなるメモリセルＭＣに揮発的に記憶する。
尚、本例では、２入力マルチプレクサＭＵＸ内のパストランジスタＴ０，Ｔ１は、それぞれ、１個のＮチャネルＭＯＳトランジスタにより構成されるが、これに代えて、例えば、１個のＰチャネルＭＯＳトランジスタと、１個のＮチャネルＭＯＳトランジスタとからなるトランスファーゲートを用いてもよい。
以上の例は、不揮発性コンフィギュレーションメモリから読み出される相補信号を用いる例であるが、不揮発性コンフィギュレーションメモリからの正信号のみを用いるシステムを構成することも可能である。
例えば、図１３に示す例では、第２の実施例の不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣと、その出力（正信号のみ）により制御される４入力マルチプレクサＭＵＸとからなるシステムを構成する。メモリセルＭＣの構成については、既に第２の実施例で説明したので、ここでは省略する。
４入力マルチプレクサＭＵＸは、４つの入力信号Ａ，Ｂ，Ｃ，Ｄのうちの１つを出力信号Ｙとして出力する。４つの入力信号Ａ，Ｂ，Ｃ，Ｄのいずれを選択するかは、メモリセルＭＣからのデータ（正信号のみ）Ｓ０，Ｓ１，Ｓ２，Ｓ３により制御される。
尚、本例では、４入力マルチプレクサＭＵＸ内のパストランジスタＴ０，Ｔ１，Ｔ２，Ｔ３は、それぞれ、１個のＮチャネルＭＯＳトランジスタにより構成されるが、これに代えて、例えば、１個のＰチャネルＭＯＳトランジスタと、１個のＮチャネルＭＯＳトランジスタとからなるトランスファーゲートを用いてもよい。
図１４は、ＦＰＧＡのロジック部を構成するロジックブロックの例を示している。
ロジックブロックＢＫは、例えば、ルックアップテーブルＬＵＴと、フリップフロップＤ−ＦＦと、マルチプレクサＭＵＸとから構成される。
ルックアップテーブルＬＵＴは、トランスファーゲートＴと、コンフィギュレーションメモリＭＣとにより構成され、コンフィギュレーションメモリＭＣのデータに応じて論理ゲートを実現する回路である。
ルックアップテーブルＬＵＴの出力信号は、直接、マルチプレクサＭＵＸに入力される経路（入力Ａ）と、フリップフロップＤ−ＦＦを経由して、マルチプレクサＭＵＸに入力される経路（入力Ｂ）とに分けられる。そして、マルチプレクサＭＵＸは、この２つの入力信号のうちの１つを選択的に出力する。
図１５は、ルックアップテーブルの例を示している。
コンフィギュレーションメモリＭＣをルックアップテーブルＬＵＴに用いる場合、コンフィギュレーションメモリＭＣの第１及び第２の出力ノードのうちの片方だけを使用し、それを、ルックアップテーブルＬＵＴ内のトランスファーゲートＴのソース（ドレイン）に接続してもよい。
即ち、上述の第１及び第２の実施例に係わる不揮発性コンフィギュレーションメモリは、ルックアップテーブルＬＵＴのコンフィギュレーションメモリとしても使用するのに非常に望ましい。コンフィギュレーションメモリに対するデータ読み出し／データ書き込み／データ消去については、既に、説明済みであるため、ここでは省略する。
［第４の実施例］
第４の実施例は、複数の不揮発性コンフィギュレーションメモリ（メモリセル）をアレー状に配置したときのレイアウト及び動作方法に関する。
図１６は、第１の実施例に係わるメモリセルを用いてメモリセルアレーを構成した場合の回路図を示している。
メモリセルＭＣの第１のワード線ＷＬ１１ａ，ＷＬ１１ｂ及び第２のワード線ＷＬ１２ａ，ＷＬ１２ｂは、第１の方向に延び、制御回路２１に接続される。制御回路２１は、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対する読み出し／書き込み／消去において、第１のワード線ＷＬ１１ａ，ＷＬ１１ｂ及び第２のワード線ＷＬ１２ａ，ＷＬ１２ｂの電圧を制御する。
メモリセルＭＣの第１の電圧ノード（例えば、電源線）Ｖ１１、第２の電圧ノード（例えば、接地線）ＢＬ１１及び第３の電圧ノード（ウェル電圧線）ＰＷ１１は、第１の方向に交差する第２の方向に延び、制御回路２２に接続される。制御回路２２は、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１，Ｆ１２に対する読み出し／書き込み／消去において、第１の電圧ノードＶ１１、第２の電圧ノードＢＬ１１及び第３の電圧ノードＰＷ１１の電圧を制御する。
次に、読み出し／書き込み／消去について説明する。
まず、消去動作及び書き込み動作について説明する。
消去動作及び書き込み動作を行う前に、ＰチャネルＭＯＳトランジスタＭ１１,Ｍ１２が形成されるＮ型半導体基板（Ｎ型ウェル領域を含む）の電圧を、予め、フローティング状態にしておくことにより、それらのゲート絶縁層に高電圧が印加されるのを防ぐことができる。
データ消去は、複数のメモリセルＭＣに対して一括して行なう。
即ち、第１のワード線ＷＬ１１ａ，ＷＬ１１ｂ及び第２のワード線ＷＬ１２ａ，ＷＬ１２ｂに接地電圧Ｖgndを印加し、第３の電圧ノードＰＷ１１に消去電圧（正の高電圧、例えば、１８Ｖ）Ｖeraを印加する。この時、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
これにより、メモリセルＭＣ内の第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２の記憶層から電子が引き抜かれ、両者は、消去状態になる。
データ書き込みは、メモリセルＭＣごとに個別に行なう。
ここでは、図１６の左側のメモリセルＭＣについて書き込みを行なう例について説明する。また、書き込みデータは、“Ｈ”（＝“１”）とする。“Ｈ”とは、メモリセルＭＣからの正信号（第１の出力ノードＤ１１）が“Ｈ”になる状態をいうものとする。
例えば、第１のワード線（選択ワード線）ＷＬ１１ａに書き込み電圧（正の高電圧、例えば、１８Ｖ）Ｖpgmを印加し、第２のワード線（非選択ワード線）ＷＬ１２ａに接地電圧Ｖgndを印加し、第３の電圧ノードＰＷ１１に接地電圧Ｖgndを印加する。
また、第１のワード線（非選択ワード線）ＷＬ１１ｂ、第２のワード線（非選択ワード線）ＷＬ１２ｂに接地電圧Ｖgndを印加する。
この時、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
これにより、図１６の左側のメモリセルＭＣ内の第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層に電子が注入され、それは、書き込み状態になる。
読み出しは、例えば、第１の電圧ノードＶ１１を電源電圧に設定し、第２の電圧ノードＢＬ１１を接地電圧に設定した状態で、第１及び第２のワード線ＷＬ１１ａ，ＷＬ１２ａに読み出し電圧（例えば、２Ｖ）Ｖreadを印加することにより行なう。
読み出し電圧Ｖreadは、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２が消去状態のときに大きな電流を流し、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２が書き込み状態のときにほとんど電流を流さない値に設定される。
本例では、第１のＮチャネルＭＯＳトランジスタＦ１１が書き込み状態（閾値が高い状態）であるため、第１の出力ノードＤ１１の電圧は、第１の電圧ノードＶ１１からの充電により次第に高くなり、第２の出力ノードＤ１２の電圧は、第２の電圧ノードＢＬ１１への放電により低い状態を維持する。
従って、第１の出力ノードＤ１１は、“Ｈ（例えば、電源電圧）”となり、第２の出力ノードＤ１２は、“Ｌ（例えば、接地電圧）”となる。
このように、第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２に不揮発的に記憶されたデータを読み出し、これを第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２及び第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２からなるメモリセルＭＣに揮発的に記憶する。
そして、メモリセルＭＣからのデータ（正信号Ｓ０及びその反転信号Ｓ１）を用いて、マルチプレクサＭＵＸを制御する。
図１７は、第２の実施例に係わるメモリセルを用いてメモリセルアレーを構成した場合の回路図を示している。
メモリセルＭＣのワード線ＷＬ１１ａ，ＷＬ１１ｂは、第１の方向に延び、制御回路２１に接続される。制御回路２１は、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対する読み出し／書き込み／消去において、ワード線ＷＬ１１ａ，ＷＬ１１ｂの電圧を制御する。
メモリセルＭＣの第１の電圧ノード（例えば、電源線）Ｖ１１、第２の電圧ノード（例えば、接地線）ＢＬ１１及び第３の電圧ノード（ウェル電圧線）ＰＷ１１は、第１の方向に交差する第２の方向に延び、制御回路２２に接続される。制御回路２２は、第１のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）Ｆ１１に対する読み出し／書き込み／消去において、第１の電圧ノードＶ１１、第２の電圧ノードＢＬ１１及び第３の電圧ノードＰＷ１１の電圧を制御する。
次に、読み出し／書き込み／消去について説明する。
まず、消去動作及び書き込み動作について説明する。
消去動作及び書き込み動作を行う前に、ＰチャネルＭＯＳトランジスタＭ１１,Ｍ１２が形成されるＮ型半導体基板（Ｎ型ウェル領域を含む）の電圧を、予め、フローティング状態にしておくことにより、それらのゲート絶縁層に高電圧が印加されるのを防ぐことができる。
データ消去は、複数のメモリセルＭＣに対して一括して行なう。
即ち、ワード線ＷＬ１１ａ，ＷＬ１１ｂに接地電圧Ｖgndを印加し、第３の電圧ノードＰＷ１１に消去電圧（正の高電圧、例えば、１８Ｖ）Ｖeraを印加する。この時、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
これにより、メモリセルＭＣ内の第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層から電子が引き抜かれ、それは、消去状態になる。
データ書き込みは、メモリセルＭＣごとに個別に行なう。
ここでは、図１６の左側のメモリセルＭＣについて書き込みを行なう例について説明する。また、書き込みデータは、“Ｈ”（＝“１”）とする。
例えば、ワード線（選択ワード線）ＷＬ１１ａに書き込み電圧（正の高電圧、例えば、１８Ｖ）Ｖpgmを印加し、第３の電圧ノードＰＷ１１に接地電圧Ｖgndを印加する。また、ワード線（非選択ワード線）ＷＬ１１ｂに接地電圧Ｖgndを印加する。
この時、第１及び第２の電圧ノードＶ１１，ＢＬ１１は、例えば、フローティング状態にしておく。
これにより、図１６の左側のメモリセルＭＣ内の第１のＮチャネルＭＯＳトランジスタＦ１１の記憶層に電子が注入され、それは、書き込み状態になる。
読み出しは、例えば、第１の電圧ノードＶ１１を電源電圧に設定し、第２の電圧ノードＢＬ１１を接地電圧に設定した状態で、ワード線ＷＬ１１ａに読み出し電圧（例えば、２Ｖ）Ｖreadを印加することにより行なう。
本例では、第１のＮチャネルＭＯＳトランジスタＦ１１が書き込み状態（閾値が高い状態）であるため、第１の出力ノードＤ１１の電圧は、第１の電圧ノードＶ１１からの充電により次第に高くなり、第２の出力ノードＤ１２の電圧は、第２の電圧ノードＢＬ１１への放電により低い状態を維持する。
従って、第１の出力ノードＤ１１は、“Ｈ（例えば、電源電圧）”となり、第２の出力ノードＤ１２は、“Ｌ（例えば、接地電圧）”となる。
このように、第１のＮチャネルＭＯＳトランジスタＦ１１に不揮発的に記憶されたデータを読み出し、これを第１及び第２のＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２及び第１及び第２のＮチャネルＭＯＳトランジスタＦ１１，Ｆ１２からなるメモリセルＭＣに揮発的に記憶する。
そして、メモリセルＭＣからのデータ（正信号Ｓ０及びその反転信号Ｓ１）を用いて、マルチプレクサＭＵＸを制御する。
図１８は、図１６のメモリセルアレーの変形例である。
このメモリセルアレーの特徴は、第１の方向に並ぶ複数の不揮発性コンフィギュレーションメモリ（メモリセル）ＭＣについて、第２及び第３の電圧ノードＢＬ１１，ＰＷ１１の共有化と、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）を形成するＰ型ウェル領域Ｐ−ｗｅｌｌの共有化を図った点にある。
この場合、第１の方向に並ぶ２つのメモリセルＭＣは、互いに対称にレイアウトされているのが望ましい。
尚、図１７のメモリセルアレーについても、図１８の構成のように、第１の方向に並ぶ複数のメモリセルＭＣについて、第２及び第３の電圧ノードＢＬ１１，ＰＷ１１の共有化と、第１及び第２のＮチャネルＭＯＳトランジスタ（不揮発性メモリ）を形成するＰ型ウェル領域Ｐ−ｗｅｌｌの共有化を図ってもよい。
［むすび］
実施形態によれば、低消費電力及び小面積の不揮発性コンフィギュレーションメモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｍ１１，Ｍ１２： ＰチャネルＭＯＳトランジスタ、 Ｎ１１，Ｎ１２： ＮチャネルＭＯＳトランジスタ（不揮発性メモリ）、 Ｍ１３： ＮチャネルＭＯＳトランジスタ、 ＷＬ１１，ＷＬ１２： ワード線、 Ｖ１１，ＢＬ１１： 電圧ノード、 Ｄ１１，Ｄ１２： 出力ノード。

Claims (11)

  1. 第１及び第２の出力ノードと、
    ゲートに前記第２の出力ノードが接続され、ソースに第１の電圧が印加され、ドレインに前記第１の出力ノードが接続される第１のＰチャネルＦＥＴと、
    ゲートに前記第１の出力ノードが接続され、ソースに前記第１の電圧が印加され、ドレインに前記第２の出力ノードが接続される第２のＰチャネルＦＥＴと、
    制御ゲートに第１のワード線が接続され、ソースに前記第１の電圧よりも低い第２の電圧が印加され、ドレインに前記第１の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第１のＮチャネルＦＥＴと、
    制御ゲートに第２のワード線が接続され、ソースに前記第２の電圧が印加され、ドレインに前記第２の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第２のＮチャネルＦＥＴと
    を具備する不揮発性コンフィギュレーションメモリ。
  2. 前記第１及び第２のワード線のうちの1つに書き込み電圧を印加することにより、前記第１及び第２のＮチャネルＦＥＴの記憶層に相補データを書き込む制御回路をさらに具備する請求項１に記載の不揮発性コンフィギュレーションメモリ。
  3. 前記第１及び第２のＮチャネルＦＥＴが形成されるＰ型ウェルをさらに具備し、前記Ｐ型ウェルに第３の電圧が印加される請求項１又は２に記載の不揮発性コンフィギュレーションメモリ。
  4. 第１及び第２の出力ノードと、
    ゲートに前記第２の出力ノードが接続され、ソースに第１の電圧が印加され、ドレインに前記第１の出力ノードが接続される第１のＰチャネルＦＥＴと、
    ゲートに前記第１の出力ノードが接続され、ソースに前記第１の電圧が印加され、ドレインに前記第２の出力ノードが接続される第２のＰチャネルＦＥＴと、
    制御ゲートにワード線が接続され、ソースに前記第１の電圧よりも低い第２の電圧が印加され、ドレインに前記第１の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第１のＮチャネルＦＥＴと、
    ゲートに前記第１の出力ノードが接続され、ソースに前記第１の電圧よりも低い第３の電圧が印加され、ドレインに前記第２の出力ノードが接続される第２のＮチャネルＦＥＴと
    を具備する不揮発性コンフィギュレーションメモリ。
  5. 前記ワード線に書き込み電圧を印加することにより、前記第１のＮチャネルＦＥＴの記憶層にデータを書き込む制御回路をさらに具備する請求項４に記載の不揮発性コンフィギュレーションメモリ。
  6. 前記第１のＮチャネルＦＥＴが形成されるＰ型ウェルをさらに具備し、前記Ｐ型ウェルに第４の電圧が印加される請求項４又は５に記載の不揮発性コンフィギュレーションメモリ。
  7. 前記第１及び第２の出力ノードの間に接続され、両者の電圧をイコライズするＦＥＴをさらに具備する請求項１乃至６のいずれか１項に記載の不揮発性コンフィギュレーションメモリ。
  8. 請求項１に記載の不揮発性コンフィギュレーションメモリと、
    前記第１及び第２のワード線に読み出し電圧を印加することにより、前記第１及び第２のＮチャネルＦＥＴに不揮発的に記憶されたデータを読み出し、これを前記第１及び第２のＰチャネルＦＥＴ及び前記第１及び第２のＮチャネルＦＥＴからなるメモリセルに揮発的に記憶する制御回路と、
    前記メモリセルのデータに基づいて複数の入力信号のうちの１つを選択的に出力する選択回路と
    を具備する不揮発性マルチプレクサ。
  9. 請求項４に記載の不揮発性コンフィギュレーションメモリと、
    前記ワード線に読み出し電圧を印加することにより、前記第１のＮチャネルＦＥＴに不揮発的に記憶されたデータを読み出し、これを前記第１及び第２のＰチャネルＦＥＴ及び前記第１及び第２のＮチャネルＦＥＴからなるメモリセルに揮発的に記憶する制御回路と、
    前記メモリセルのデータに基づいて複数の入力信号のうちの１つを選択的に出力する選択回路と
    を具備する不揮発性マルチプレクサ。
  10. 請求項１又は４に記載の不揮発性コンフィギュレーションメモリを、選択情報を保持するメモリとして用いるルックアップテーブル。
  11. 請求項１又は４に記載の不揮発性コンフィギュレーションメモリを、選択情報を保持するメモリとして用いるＦＰＧＡ。
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