JP2007531958A - 書換可能な電子ヒューズ - Google Patents

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Abstract

書換可能な電子ヒューズ（図３）は、１つ以上の不揮発性素子（３４）に接続されたラッチ及び／又は論理ゲート（３２）を含む。この不揮発性メモリ素子は、メモリ値にプログラムされるように構成され、電源投入又はリセット信号（「Ｖｄｄ」又は「／ＲＥＳＥＴ」）がヒューズに与えられた際には、該メモリ値に従って、これに関連する電子回路が所定の状態に静定することになる。必須ではないが、この書換可能な電子ヒューズに用いられる不揮発性メモリ素子は、フローティングゲート型トランジスタ（図４の４８、５０）を備えることができる。任意のフローティングゲート型トランジスタのフローティングゲートに蓄積された電荷量が前記メモリ値を決定し、延いてはヒューズの電源投入又はリセットの際にヒューズが静定する状態を決定する。
【選択図】図２７

Description

本願は、これと同一発明者及び同一出願人により同日に出願され、同一の発明の名称を有する、米国特許出願番号第１０／８１３，９０７号及び第１０／８１４，８６６号に関連する。また、本願は、これと同一の出願人により同日に出願され、Ｆｒｅｄｅｒｉｃ Ｂｅｒｎａｒｄ、Ｃｈｒｉｓｔｏｐｈｅｒ Ｊ．Ｄｉｏｒｉｏ、Ｔｒｏｙ Ｎ．Ｇｉｌｌｉｌａｎｄ、Ａｌｂｅｒｔｏ Ｐｅｓａｖｅｎｔｏ、Ｋａｉｌａ Ｒａｂｙ、Ｔｅｒｒｙ Ｄ．Ｈａｓｓ及びＪｏｈｎ Ｈｙｄｅにより発明された「シングルウェル・プロセスにおける高圧スイッチ」と題される、米国特許出願番号第１０／８１４，８６７号に関する。
本発明は、一般に電子ヒューズに関する。特に、本発明は、不揮発性メモリ素子を用いた書換可能な電子ヒューズに関する。
電子ヒューズは、製造後の集積回路の構成や動作を規定し、又は変更するために、集積回路によく用いられる。例えば、ランダムアクセスメモリ（ＲＡＭ）において、電子ヒューズは、通常、検査において欠陥があると判定されたメモリバンクの代わりに冗長メモリバンクを有効にするために用いられる。
図１に、一般的な二端子電子ヒューズ１０を示す。ニクロム金属やポリシリコンのような低抵抗性材料１２が第１端子１４と第２端子１６との間に配される。電子ヒューズ１０は、「プログラム」されていない場合には短絡回路とされ、プログラムされた後は開回路とされる。ヒューズ１０は、低抵抗性材料１２内に強制的に高電流を流すことによりプログラムされる（すなわち、ヒューズが「とぶ」）。この高電流により低抵抗性材料１２は溶融又は破裂し、これにより、第１端子１４と第２端子１６との間に開回路が形成される。
一般的に用いられるもう１つのヒューズ素子には、アンチヒューズがある。アンチヒューズは、実質的にヒューズとは反対のものであり、プログラムされていない場合には開回路とされ、プログラムされた後は短絡回路となる。図２に、一般的なアンチヒューズ素子２０を示す。アンチヒューズにおける金属又はポリシリコンの第１端子２２は、半導体基板２６上に形成された薄い絶縁層２８によって、アンチヒューズの第２端子である拡散領域２４から分離される。プログラムされる前のアンチヒューズ２０は開回路である。プログラム中に十分な電圧がポリシリコン端子２２と拡散端子２４との間に印加されると、薄い絶縁層２８が溶融し、これによりポリシリコン端子２２と拡散端子２４とが短絡する。
ヒューズ及びアンチヒューズは、ＲＡＭの冗長メモリを有効化するために用いられるのに加えて、一般には、プログラマブル論理回路（ＰＬＤ）、プログラマブルアレイ論理（ＰＡＬ）、プログラマブル論理アレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブル論理構造において用いられる。このような論理構造にヒューズ及びアンチヒューズを一体化することにより、チップメーカーは未確定の論理ゲートや回路を有する標準的な論理チップを設計することができ、該チップを各種の回路設計を行う多数の異なるユーザに販売することができる。個々のユーザは、その後、ユーザ所望の回路設計を実装する必要に応じて、組み込まれたヒューズ及びアンチヒューズのうち選択されたものをプログラムすることによって、プログラマブルチップを設定（つまり、カスタマイズ）することができる。
上記のような種類の二端子ヒューズやアンチヒューズ素子のプログラムは、永久的である。しかしながら、多くの用途では、ヒューズ素子やアンチヒューズ素子の再プログラムが可能であることが望ましい。このような要望を満たすために、論理ゲートやその他の回路素子（例えば、ＦＰＧＡのような）を再プログラム可能とするヒューズ技術を開発する取り組みがなされている。公知の再プログラマブルヒューズの取り組みとして、スイッチ素子を制御するスタティックＲＡＭ（ＳＲＡＭ）セル（又は「メモリ素子」。ここでは「セル」及び「メモリ素子」という用語を、同じ意味で使用している）を用いるものがある。ＳＲＡＭセルは２つの出力状態のうち、１つの状態をもつことができるため、これらの２つの状態を用いてスイッチの開閉を制御することができ、これによって効果的にヒューズ機能を実施することができる。ＳＲＡＭ／スイッチ構造は再プログラム可能であるという利点を有するものであるが、これを用いる欠点として、ＳＲＡＭセルが揮発性であることが挙げられる。これは、電力がなくなると、ヒューズがラッチされた状態を維持できなくなることを意味する。ＳＲＡＭ／スイッチによる方法の２つ目の問題点として、ヒューズの状態が、電源を入れても直ぐには有効にならないことである。つまり、ＳＲＡＭは、スイッチ素子が意図する状態に設定できるようになる前に、まずプログラムしなければならない。
このようなＳＲＡＭ／スイッチ構造に関連する揮発性の問題を克服するため、他の既知とされるヒューズ技術の取り組みでは、例えば、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）アレイのようなスイッチの状態を制御する不揮発性メモリアレイに格納されたビットを用いる。この取り組みでは、ＳＲＡＭ／スイッチによる方法に関連する揮発性の問題を克服できるものの、スイッチの状態が電源を投入しても直ちに有効にはならないという問題が残る。すなわち、ＥＥＰＲＯＭアレイなどの不揮発性メモリアレイを用いたとしても、スイッチが所望の状態に実際に設定される前に、まずビットがメモリアレイから読み出されて、それらがスイッチに与えられるようにする必要がある。
不揮発性メモリ素子を有する書換可能な電子ヒューズを開示する。本発明の一態様によれば、書換可能な電子ヒューズが、不揮発性メモリ素子に接続されたラッチ又はその他の論理回路を備える。この不揮発性メモリ素子は、電源投入又はリセットの信号が前記ヒューズに与えられると、関連するラッチ又はその他の論理回路を、所定の状態に整定（ｓｅｔｔｌｅ）させることができるメモリ値へとプログラムされるように構成される。どのヒューズのメモリ素子も不揮発性であるため、このヒューズは、該ヒューズへの電源が切断された後でもプログラムされた状態を維持する。
本発明の別の態様によれば、書換可能な電子ヒューズに用いられる不揮発性メモリ素子が、フローティングゲート型トランジスタを備えてもよい。任意のフローティングゲート型トランジスタのフローティング（浮遊）ゲートに蓄積された電荷量が、前記メモリ値、延いてはヒューズの電源投入又はリセットの際にヒューズが整定する状態を決定する。各種の書換可能なヒューズの実施形態として、非対称直列、非対称並列、対称直列、対称並列、ハーフラッチ、論理ゲート、マスター／スレーブヒューズなどが開示される。
以下に、本発明のその他の態様を説明し、そしてその範囲を請求することになるが、本発明の性質と利点については、本明細書の残る部分と添付の図面を参照することにより、さらに理解される。
尚、添付の図面は、本願明細書に組み込まれてその一部を構成するものであり、本発明の１つ以上の実施形態を図示するものである。また、本図面は詳細な説明と併せて本発明の原理と実施を説明する役割を有する。
以下の詳細な説明において記載した本発明の実施形態は、書換可能な電子ヒューズに関するものである。当業者には理解されるように、この詳細な説明は例示の目的のためだけであって、いかなる意味においても本発明の請求の範囲を限定するものではない。また、詳細な説明に記載された実施形態以外の本発明のその他の実施形態については、本開示により利益を得る当業者には容易に示唆される。以下、添付図面に示す本発明の実施例を詳細に参照する。尚、適切とされる場合には、図面及び以下の詳細な説明の全体を通じて同一の参照符号を用いて同一又は類似の要素を指示するものとする。
明確化のため、ここに記載の実施例の決まりきった特長の全てを説明するわけではない。当然ながら、実際上、このような実施例を開発する際には、開発者固有の目的を実現するために、例えば、用途又は業務上の制限に即した無数の実施例固有の決断が行われることは言うまでもない。また、これらの固有の目的が実施例ごとにまた開発者ごとに異なることも言うまでもない。さらに、かかる開発の取り組みは、複雑かつ時間がかかり得るものであるが、本開示により利益を得る当業者にとっては、決まりきった技術的な取り組みである。
以下に用いる記号「ｎ＋」は、通常、ｎタイプドーパントのドーピングレベルが、１ｃｍ３中におよそ１０２１個の原子とされたｎタイプドープ半導体材料を示す。記号「ｎ−」は、通常、ｎタイプドーパントのドーピングレベルが、１ｃｍ３中におよそ１０１７個の原子とされたｎドープ半導体材料を示す。また、記号「ｐ＋」は、通常、ｐタイプドーパントのドーピングレベルが、１ｃｍ３中におよそ１０２１個の原子とされたｐドープ半導体材料を示す。記号「ｐ−」は、通常、ドーピングレベルが、１ｃｍ３中におよそ１０１７個の原子とされたｐドープ半導体材料を示す。当業者であれば理解されるように、ここに記載したデバイスは、従来の半導体基板上に形成してもよく、あるいは、基板上、又はガラス（ＳＯＧ）やサファイア（ＳＯＳ）などのシリコン・オン・インシュレーター（ＳＯＩ）、又はその他の当業者にとって周知の基板上に、薄膜トランジスタ（ＴＦＴ）として容易に形成することができる。かかる当業者にとってはまた、ドーピング濃度範囲が上記した範囲の近辺でもよいことが理解される。基本的には、ｐＦＥＴ及びｎＦＥＴを形成可能なプロセスであればどのようなものであってもよい。また、ドープ領域については拡散であっても埋込であってもよい。
先ず、図３において、本発明の実施形態による書換可能な電子ヒューズ３０のブロック図を示す。書換可能な電子ヒューズ３０は、書換可能な不揮発性メモリ素子３４に接続されたラッチ（又は１つ以上の論理ゲート）３２を備える。動作中、ラッチ又は論理ゲート３２はリセット信号「／ＲＥＳＥＴ」（以下、信号中の「／」は上付きバーを表す）、又は電源Ｖｄｄに接続される。以下に詳述するように、不揮発性メモリ素子３４は、ヒューズ３０に電源投入又はリセット信号が与えられると、すなわちＶｄｄ又は「／ＲＥＳＥＴ」がヒューズ３０に与えられると、ラッチ又は論理ゲート３２を所定の状態に整定させることが可能なメモリ値にプログラムされる構成となっている。
図４には、本発明の具体的な実施形態の一例による、書換可能な電子ヒューズ４０の回路図を示す。ヒューズ４０は、２つの交差接続（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）されたｎチャネルＭＯＳＦＥＴ（金属酸化膜半導体による電界効果型トランジスタ）４４及び４６を含むハーフラッチ回路４２を備える。本開示において、ｎチャネルＭＯＳＦＥＴを「ｎＦＥＴ」、ｐチャネルＭＯＳＦＥＴを「ｐＦＥＴ」と呼ぶ。ハーフラッチ４２の第１のｎＦＥＴ４４はゲート（Ｇ）を有し、これは、第２のｎＦＥＴ４６のドレイン（Ｄ）に接続される。同様に、第２のｎＦＥＴ４６のゲート（Ｇ）は、第１のｎＦＥＴ４４のドレイン（Ｄ）に接続される。この構成により、第１のｎＦＥＴ４４及び第２のｎＦＥＴ４４は「交差接続」（たすきがけ）されることになり、これにより、ハーフラッチを形成する。第１のｎＦＥＴ４４のドレインによってヒューズ４０の第１の出力端子ＯｕｔＢａｒが具現化され、第２のｎＦＥＴ４６のドレインによってヒューズ４０の第２のコンプリメンタリ出力Ｏｕｔが具現化される。これらｎＦＥＴ４４、４６のソース（Ｓ）はいずれも、Ｇｎｄ（グラウンド）と記された共通端子に接続されている。
図４の第１のｎＦＥＴ４４及び第２のｎＦＥＴ４６は「ハーフラッチ」として組み立てられており、したがって、技術的には「フル」ラッチ（例えば、以下に記載の例示的な実施形態のいくつかで示すような、２つの交差接続されたインバータ）のアセンブリではないが、本開示と添付の請求項のため、「ラッチ」という用語は「ハーフ」ラッチと「フル」ラッチの両方を含むものとする。また、図４のハーフラッチにはｎＦＥＴが示されているが、当業者には、必要に応じてバイアスや信号接続に簡単な変更を加えるだけで、ｐＦＥＴを用いたラッチを使用できることは容易に理解される。そのため、ここで説明されて請求される、本発明の実施形態において用いられるラッチは、特定の導電型のトランジスタに限定されるものではなく、当業者には容易に理解されるとおり、ｎＦＥＴ又はｐＦＥＴを単独で、あるいは、これらを組み合わせることで、本発明の実施形態の各種ヒューズのラッチを実施するために用いることができる。さらに、ＭＯＳＦＥＴ型デバイスは各種実施形態のラッチの説明で用いられるが、用途によっては、その他のＭＯＳ型でないトランジスタへの対応にも適している。したがって、本発明の実施形態のラッチは、ＭＯＳＦＥＴ型デバイスに限定するべきでない。
図４に示すように、第１の書換可能な不揮発性メモリ素子４８は、書換可能な電子ヒューズ４０の第１の出力端子ＯｕｔＢａｒに接続されており、また、第２の書換可能な不揮発性メモリ素子５０は、ヒューズ４０の第２のコンプリメンタリ出力端子Ｏｕｔに接続されている。具体的には、第１の不揮発性メモリ素子４８のドレイン（Ｄ）が第１の出力端子ＯｕｔＢａｒに接続されており、第２の不揮発性メモリ素子５０のドレイン（Ｄ）が第２の出力端子Ｏｕｔに接続されている。第１の不揮発性メモリ素子４８及び第２の不揮発性メモリ素子５０のソース（Ｓ）は、いずれも電源（又はリセット信号）入力端子（ここでは、「Ｖｄｄ」として図示する）に接続されている。不揮発性メモリ素子がハーフラッチの各「側」、すなわち、ＯｕｔＢａｒ端子とＯｕｔ端子の両方に接続されており、そして不揮発性メモリ素子のそれぞれがハーフラッチと電源電圧（又はリセット）端子との間に直列に接続されているため、本発明のこの実施形態を「対称直列ハーフラッチヒューズ」と呼ぶ。
本開示に記載した、図４に示す書換可能なヒューズ及びその他の書換可能なヒューズの実施形態は、「セルフラッチ」である。これは、いったんヒューズに電力が与えられると、関連するヒューズのラッチが最終的に何らかの状態にラッチすることを意味する。本発明のある態様によれば、１つ以上の不揮発性メモリ素子がメモリ値（例えば、電圧や電流）を与え、該メモリ値は、ラッチが電源投入（又はリセット）の際に保持する状態が決定性となるよう、ラッチに影響を与える。不揮発性メモリ素子がない場合には、ラッチが保持する状態が決定性とはならず、基本的にランダムとなる。
本発明の「セルフラッチ」の態様についての特筆すべき利点は、電源投入時又はそれに続いて、本発明の実施形態の各種ヒューズをその所定の状態に落ち着かせるために、アドレス指定を行ってメモリアレイ（例えば、ＥＥＰＲＯＭ又は同様の不揮発性メモリアレイ）からビットを読み出す必要がないということである。本発明のセルフラッチの態様を説明するため、例えば、図４のヒューズへの電源投入又はリセットに先立って、第１の不揮発性メモリ素子４８のメモリ値によって、該第１の不揮発性メモリ素子４８がＯＮ（ドレイン端子とソース端子との間に低インピーダンス通路が存在することを意味する）になるものと仮定する。また、第２の不揮発性メモリ素子５０のメモリ値によって、該第２の不揮発性メモリ素子５０がＯＦＦ（ドレイン端子とソース端子との間に高インピーダンス通路が存在することを意味する）になると仮定する。このような初期状態において、Ｖｄｄ（又はリセット信号）がヒューズ４０の電源（又はリセット）入力端子に印加されると、ＯｕｔＢａｒ端子がＶｄｄ（又はリセット信号の電圧値）まで引き上げられる。ＯｕｔＢａｒ端子がハーフラッチ４２の第２のｎＦＥＴ４６のゲートに接続されているため、第２のｎＦＥＴ４６がＯＮ（オン）状態になり、Ｏｕｔ端子は接地される（Ｇｎｄ）。また、Ｏｕｔ端子がハーフラッチ４２の第１のｎＦＥＴ４４のゲートに接続されているため、第１のｎＦＥＴ４４はＯＦＦ（オフ）状態になり、ＯｕｔＢａｒ端子はＶｄｄ（又はリセット信号の電圧値）のままとなる。このようにして、不揮発性メモリ素子４８及び５０が存在することにより、Ｖｄｄ（又はリセット信号）がヒューズ４０の電源（又はリセット）入力端子に印加されると、ハーフラッチ４２が所定の状態（ＯｕｔＢａｒ＝Ｖｄｄ及びＯｕｔ＝Ｇｎｄ）にラッチするよう動作する。以下でさらに詳説するように、コンプリメンタリ（相補）状態を望む場合には、第１の不揮発性メモリ素子４８及び第２の不揮発性メモリ素子５０のメモリ値を変更（すなわち、「再プログラム」又は「書換」）して、ラッチ４２がコンプリメンタリ状態にラッチするようにもできる。
本発明の一態様によれば、本開示に記載された本発明の各種実施形態における不揮発性メモリ素子は、フローティングゲート型トランジスタを備えてもよい。任意のフローティングゲート型トランジスタのフローティングゲートに蓄積された電荷量が、与えられるメモリ値を決定し、延いてはラッチがラッチする状態を決定する。図５Ａには、図４の第１の不揮発性メモリ素子４８及び／又は第２の不揮発性メモリ素子５０、そして、本発明の他の実施形態における、その他の不揮発性メモリ素子を形成するために用いることができる、フローティングゲートｐＦＥＴ５２を示す。該フローティングゲートｐＦＥＴ５２は、薄い誘電体層５６上に配置されたフローティングゲート（ｆｇ）５４を有する。フローティングゲート５４には、各種メカニズムを用いて、電子を加え又は取り除くことができ、該メカニズムには、ファウラー・ノルドハイム（ＦＮ）トンネリング、インパクトイオン化ホットエレクトロン注入（ＩＨＥＩ）、直接（双方向）トンネリング（誘電体層が充分に薄い場合）、ホットホール注入、バンド間トンネリングによるホットエレクトロン注入、紫外線放射露光、又は当業者に周知とされる各種の別の手段が含まれる。このようなチャージング（充電）メカニズムによって、本明の実施形態の各種ヒューズが「書換可能」となる。フローティングゲート型トランジスタを用いて実施されるこれら各種のメモリ素子をプログラムするメカニズムのうちのいくつかについては、以下でさらに詳細に記載する。
図５Ｂは、別のフローティングゲートｐＦＥＴ５８を示しており、これは本発明の各種ヒューズの実施形態における不揮発性メモリ素子を形成するのに用いることができる。図５Ａのフローティングゲート型トランジスタ５２と同様に、図５Ｂのフローティングゲート型トランジスタ５８は、当該デバイスのフローティングゲート６０を形成するのに用いられる単一の導電層を有する。図５Ｂのフローティングゲート型トランジスタ５８には、制御ゲート端子を設けるための追加された制御インプラント６２（ｐ＋でもｎ＋でもよい）が含まれる。この種のフローティングゲート型トランジスタ５８とそのプログラム方法については、米国特許番号第５，７６１，１２１号に記載されている。
図５Ａ及び５Ｂに示すフローティングゲート型トランジスタ５２及び５８は、単一の導電ゲート層（通常はポリシリコン）を用いるという利点を有する。この種の不揮発性メモリ素子はこの単層構造により作られ、これが内部に埋設されたヒューズは、標準的なシングル・ポリＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体製造プロセスによる製造に適している。また、図５Ｃ及び５Ｄに示すｎＦＥＴ５３及び５９も、ＣＭＯＳ対応の不揮発性メモリ素子を実現するために用いることができる。また、その他の種類のフローティングゲート型トランジスタも、本発明の実施形態における各種ヒューズの不揮発性メモリ素子を形成するために用いることができる。例えば、図５Ｅ及び５Ｆには、それぞれダブル・ポリ（ｄｏｕｂｌｅ−ｐｏｌｙ）プロセスで製造されたｐタイプ及びｎタイプのフローティングゲート型トランジスタ６４及び６６を示す。各フローティングゲート型トランジスタのフローティングゲート６８は、第１のポリシリコン層に形成され、制御ゲート７０は、第２のポリシリコン層に形成される。本発明の別の実施形態によれば、図５Ｅ及び図５Ｆに示すダブル・ポリフローティングゲート型トランジスタは、本発明の各種ヒューズの実施形態における不揮発性メモリ素子の形成に用いることができる。
図５Ａ〜図５Ｆに示すフローティングゲートメモリデバイスについては、本発明の各種ヒューズの実施形態における不揮発性メモリ素子を実施可能な数多くのフローティングゲート構造のうちのいくつかを示したに過ぎない。当業者には、ｎＦＥＴ、ＦｉｎＦＥＴ、マルチゲートＭＯＳＦＥＴなど、その他の如何なるフローティングゲートデバイスを用いてもよいことが容易に理解される。また、本発明の各種実施形態の説明を簡略化するために、不揮発性メモリ素子は従来のフローティングゲートタイプとする。したがって、例えば、図６に示すように、図中、記号「ｆｇ」を隣に付したトランジスタは、フローティングゲートタイプのトランジスタの実施を示している。しかしながら、フローティングゲートタイプのトランジスタは本発明の実施形態の各種ヒューズを実施し、かつ説明するのには有利であるが、格納された不揮発性メモリにフローティングゲートを用いないメカニズムを用いてもよいことが、当業者には容易に理解される。かかる代替の情報格納メカニズムは、例として当業者に周知の、以下のようなメカニズムを含むが、これらには限定されない。強誘電体（例えば、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））、磁気抵抗体（例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））、誘電体（例えば、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造における電荷トラップによる誘電体ストレージ、電荷トラップを設けるための誘電体内に配された伝導性粒子における誘電体ストレージ、誘電体内の電荷トラップのその他の形態）、位相変化（例えば、記録媒体の相変化に基づいて情報を記憶するメモリ素子）など。例えば、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、誘電体ストレージ（ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）など）、相変化メモリ素子、などを含めて、例示的な実施形態の説明及び図面中において、不揮発性メモリ素子の隣に付した記号「ｆｇ」を使用したとしても、本発明の特許請求の範囲が不揮発性メモリ素子用のフローティングゲートタイプのトランジスタのみを有するヒューズに限定されることはない。
次に図７を参照すると、これは本発明の実施形態による書換可能な電子ヒューズ７２を示す。この「セルフラッチ対称直列ヒューズ」７２は、２つの交差接続されたＣＭＯＳインバータ（第１のインバータの出力が第２のインバータの入力に接続され、第２のインバータの出力が第１のインバータの入力に接続されている）７４及び７６と、２つの不揮発性メモリ素子７８及び８０と、を備える。２つの不揮発性メモリ素子７８及び８０のうち、第１の不揮発性メモリ素子７８は、２つのインバータ７４及び７６のうち第１のインバータ７４と電源（又はリセット信号）入力端子との間に直列に接続されており、第２の不揮発性メモリ素子８０は、２つのインバータ７４及び７６のうち第２のインバータ７６と電源（又はリセット信号）入力端子との間に直列に接続されている。２つの交差接続されたインバータ７４及び７６を併せて、ラッチ８２が形成される。図４の対称直列ハーフラッチのヒューズ４０における第１の不揮発性メモリ素子４８及び第２の不揮発性メモリ素子５０と同様に、図７のセルフラッチ対称直列ヒューズ７２における第１の不揮発性メモリ素子７８及び第２の不揮発性メモリ素子８０によって、ヒューズ７２の電源投入又はリセットの間にラッチ８２が所定の状態へと整定することになる。ラッチ８２の整定状態は、不揮発性メモリ素子７８、８０に格納されたメモリ値によって決定される。
図７に示すヒューズの実施形態は、図４に示すものと類似するが、図７の実施形態では、ラッチが適切にラッチする（すなわち正しい状態にラッチする）ために不揮発性メモリ素子が完全にＯＮ状態又はＯＦＦ状態である必要はない。これは、交差接続されたインバータが、やがてはラッチ状態に落ち着くからである。さらに、図７の実施形態によれば、フローティングゲート電圧Ｖｆｇ０又はＶｆｇ１のいずれも、静止（ｓｔａｔｉｃ）電力消費を防止するためにＶｄｄよりも大きい値に維持される必要はない。これは、交差接続されたインバータが、ラッチされたときに静止状態での電力消費を防止するからである。図４に示すハーフラッチヒューズの実施形態では、Ｖｆｇ０又はＶｆｇ１のいずれかがＶｄｄよりも大きい値に維持されなければ、ヒューズ４０は、ラッチ４２がラッチされる（すなわち、ヒューズが静止状態である時の）前後でさえも、電力を常に消費することになる。そのため、特定の用途において電力消費が問題となる場合には、図４に示すヒューズの実施形態よりも図７に示すヒューズの実施形態の方が好ましい。
図８は、本発明の実施形態による書換可能な電子ヒューズ８４を示す。この「セルフラッチ対称並列ヒューズ」８４は、２つの交差接続されたＣＭＯＳインバータ８６及び８８と、２つの不揮発性メモリ素子９０及び９２と、を備える。２つの交差接続されたインバータ８６、８８を併せてラッチ８９が形成される。この実施形態によれば、２つの不揮発性メモリ素子９０、９２のうち、第１の不揮発性メモリ素子９０が、２つのインバータ８６、８８のうち第１のインバータ８６のトランジスタに並列に接続され、２つの不揮発性メモリ素子９０、９２のうち、第２の不揮発性メモリ素子９２が、２つのインバータ８６、８８のうち第２のインバータ８８のトランジスタに並列に接続される。上記の実施形態及び本開示の他の部分と同様に、図８に示すセルフラッチ対称並列ヒューズ８４における第１の不揮発性メモリ素子８６及び第２の不揮発性メモリ素子８８は、ヒューズ８４の電源投入又はリセットの間にラッチ８９が所定の状態に落ち着くことになる。例えば、フローティングゲート型トランジスタが第１の不揮発性メモリ素子９０及び第２の不揮発性メモリ素子９２に用いられると仮定し、第１の不揮発性メモリ素子９０のフローティングゲート電圧（Ｖｆｇ０）が予めＶｄｄにプログラムされ、第２メモリ素子９２のフローティングゲート電圧（Ｖｆｇ１）が予めＧｎｄにプログラムされているものとする。Ｖｆｇ０＝Ｖｄｄのとき、第１の不揮発性メモリ素子９０はＯＦＦ状態のままとなる。Ｖｄｄ（又はリセット信号）がヒューズ８４に印加されると、第２の不揮発性メモリ素子９２はＯＮ状態となり、Ｏｕｔ端子はＧｎｄに接地される。ＯｕｔがＧｎｄであるとき、ラッチはＯｕｔＢａｒがＶｄｄの状態で整定する。このように、ヒューズ８４は、ＯｕｔＢａｒ＝Ｖｄｄ及びＯｕｔ＝Ｇｎｄの状態で整定する。ヒューズ８４をコンプリメンタリ状態にプログラムするには、第１及び第２の不揮発性メモリ素子のメモリ値を逆にすればよい。例えば、不揮発性メモリ素子９０、９２を実装するためにフローティングゲート型トランジスタが用いられる場合には、メモリ素子のフローティングゲートに蓄積された電荷の相対量が変更され、Ｖｆｇ０がＧｎｄの近傍又はそれ以下となり、そして、Ｖｆｇ１がＶｄｄ近傍又はそれ以上となる。さらには、フローティングゲート型トランジスタ９０、９２がｐＦＥＴではなくｎＦＥＴから構成される場合には、論理極性を逆にすればよい（すなわち、Ｖｆｇ０＝Ｇｎｄ及びＶｆｇ１＝Ｖｄｄを格納することにより、ラッチがＯｕｔ＝Ｇｎｄ及びＯｕｔＢａｒ＝Ｖｄｄでラッチするようになる）。
図９は、本発明の実施形態による書換可能な電子ヒューズ９４を示す。この「セルフラッチ非対称直列ヒューズ」９４は、２つの交差接続されたＣＭＯＳインバータ９６及び９８と、２つのインバータ９６、９８のうち、第１のインバータ９６と電源（又はリセット信号）入力端子との間に直列に接続された不揮発性メモリ素子１００と、を備える。１つの不揮発性メモリ素子１００のｆｇ１が、Ｖｄｄの近傍又はそれ以上に設定される限り、ｐＦＥＴ１００はＯＦＦ状態となり、インバータ９６がＶｄｄ（又は必要に応じてリセット）への伝導経路を有することはない。したがって、ラッチはＯｕｔ＝Ｇｎｄ及びＯｕｔＢａｒ＝Ｖｄｄで整定する。しかしながら、ｐＦＥＴ１００がＯＮ状態となるほどにｆｇ１がＶｄｄよりも十分に低く設定された場合に、ラッチによるラッチ状態が必ずしも決定性とはならない。ラッチをより決定性とするためには、２つのインバータ９６、９８のうち、その１つのインバータにおけるｐＦＥＴ（もしくはｎＦＥＴ、又は両方）のゲートの幅対長さの比を調整して、不揮発性メモリ素子１００がＯＦＦ状態のときに、トランジスタのサイズの差によって非対称ラッチの対称性が有益に乱されるようにし、これによりヒューズに影響を及ぼして決定論的にＯｕｔ＝Ｖｄｄ及びＯｕｔＢａｒ＝Ｇｎｄの状態でラッチすることができる。ラッチの対称性を崩す他のメカニズムについては、これより当業者には明らかである。例えば、同じ結果を実現するために、ラッチ内の各種トランジスタのチャネルドーピングを個々に選択してもよく、相対チャネルドーピングでは、相対的なゲート幅とほぼ同様にトランジスタのインピーダンスを反映する。また、１つ又は２つのラッチ出力とＶｄｄやＧｎｄのような定電圧源との間に１つ又は２つのキャパシタを配置することにより、例えば、図１１の考察に関連して以下に述べるのと同じ効果を得ることができる。尚、その他の同じ結果を実現するメカニズムについては当業者にとって直ちに明らかである。
図１０は、本発明の実施形態による書換可能な電子ヒューズ１０２を示す。この「セルフラッチ非対称並列ヒューズ」１０２は、２つの交差接続されたＣＭＯＳインバータ１０４及び１０６と、２つのインバータ１０４、１０６のうち、１つのインバータのトランジスタに並列に接続された不揮発性メモリ素子１０８と、を備える。１つの不揮発性メモリ素子１０８のｆｇ１が、Ｇｎｄの近傍又はそれ以下に設定される限り、ｐＦＥＴ１０８はＯＮ状態となり、インバータ１０４の出力はＧｎｄに接地される。したがって、ラッチはＯｕｔ＝Ｇｎｄ及びＯｕｔＢａｒ＝Ｖｄｄで整定する。しかしながら、ｐＦＥＴ１０８がＯＦＦ状態となるほどにｆｇ１がＧｎｄを充分に超えて設定された場合、ラッチによるラッチ状態が必ずしも決定性とはならない。ラッチをより決定性とするためには、２つのインバータ１０４、１０６のうち、１つのインバータのｐＦＥＴ（もしくはｎＦＥＴ、又は両方）のゲートについて、その幅対長さの比を調整して、不揮発性メモリ素子１０８がＯＦＦ状態のときに、トランジスタのサイズの差によって非対称ラッチの対称性が有益に乱されるようにし、これによりヒューズに影響を及ぼし、決定論的にＯｕｔ＝Ｖｄｄ及びＯｕｔＢａｒ＝Ｇｎｄでラッチすることができる。
図１１は、トランジスタのサイズ調整の代替方法（又は追加）として、本発明の実施形態による決定性のラッチングを向上させるために、図９及び図１０にそれぞれ示す非対称ヒューズ９４、１０２のＯｕｔＢａｒ又はＯｕｔ端子のいずれかにキャパシタ１１２を接続する方法を示す。図１１を例として考える。この例において、フローティングゲートｆｇ１がｐＦＥＴ１２０を導通状態にするようプログラムされているものとする。電源投入又はリセット前には、Ｏｕｔ端子はＧｎｄ電位とされ、キャパシタ１１２は放電されている。キャパシタ１１２はその初期に充電されていないので、Ｖｄｄがランプ（ｒａｍｐ）上昇するにつれて、Ｏｕｔ端子の電位がゆっくりと上昇することになるが、これは、キャパシタ１１２の充電を要するからである。したがって、Ｖｄｄがランプ上昇するにつれて、ＯｕｔＢａｒがより急速に上昇するようになり、これによって、交差接続されたインバータ１１４、１１６は、ＯｕｔＢａｒがハイ（ｈｉｇｈ）で、Ｏｕｔがロー（ｌｏｗ）でラッチすることになる。そのため、キャパシタ１１２を設けることで、ラッチ１１８はその支援を受けて、ＯｕｔＢａｒがハイであって、かつＯｕｔがローである状態にラッチする。
逆に、フローティングゲートｆｇ１がｐＦＥＴ１２０を導通状態にしないようにプログラムされている場合を想定する。電源投入又はリセット前に、Ｏｕｔ端子はＧｎｄ電位にとされ、キャパシタ１１２は放電されている。キャパシタ１１２はその初期に充電されていないので、Ｖｄｄがランプ上昇すると、キャパシタ１１２の充電を要するため、Ｏｕｔ端子はゆっくりと上昇していく。しかしながら、ｐＦＥＴ１２０がＯＦＦ状態であり、ＯｕｔＢａｒには電流が流れないため、ＯｕｔＢａｒは全く上昇しない。キャパシタ１１２が徐々に充電されると、それにより、交差接続されたインバータ１１４、１１６は、ＯｕｔＢａｒがローであって、かつＯｕｔがハイの状態でラッチすることになる。そのため、キャパシタ１１２の存在は、ラッチにおいてＯｕｔＢａｒがローであって、かつＯｕｔがハイである状態にラッチすることを妨げない。
図１１は、１つのキャパシタ１１２を、図９及び図１０にそれぞれ示す非対称ヒューズ９４、１０２のＯｕｔＢａｒ端子又はＯｕｔ端子のいずれかに接続する方法を示すものであるが、別の実施形態において、第１キャパシタを、Ｏｕｔ端子とＧｎｄとの間に接続し、第２キャパシタを、ＯｕｔＢａｒ端子とＧｎｄとの間に接続しても良い。第２キャパシタを追加することは、図４、７、８、９、１０に示す実施形態のラッチの全てが、所定の状態にラッチするように保証する上で役立つ。この実施形態は、例えば、Ｖｄｄ又はリセット信号にグリッチがあったり、Ｖｄｄ又はリセット信号の立ち上がりの際に乱れが生じたりする場合、及び／又は、Ｖｄｄ又はリセット信号が与えられるときに接地電位にないラッチノードがある場合に有用である。Ｏｕｔ又はＯｕｔＢａｒがＶｄｄ又はリセット信号電圧に落ち着くためには、キャパシタのひとつが充電されることを要するので、信号ｌａｔｃｈ０及びｌａｔｃｈ１のラッチ時間は遅くなり、給電グリッチによる一時的な現象やトランジスタのミスマッチは、ラッチの最終的な状態を決定する上であまり問題にならなくなる。つまり、キャパシタを用いたラッチは、ラッチのためにＶｄｄ又はリセット信号からより多くの電荷を引き出す必要があるため、誤った状態にラッチする可能性がより低くなる。また、何らかの理由でラッチの整定後にＶｄｄ又はリセット信号が乱れた場合には、キャパシタの支援により、ラッチプロセスの後に、適正な状態を維持できるよう保証される。
既述のように、ラッチ出力に１つ以上のキャパシタを加えることにより、あるいはまた異なるサイズのトランジスタをラッチの両側に用いることにより、実施形態の非対称ヒューズの対称性を乱すことは、ラッチが所定の状態にラッチするように保証するのに役立つ。しかしながら、その他の対称性を乱す方法をとることもできる。例えば、抵抗やインダクタなどの電気部品を前記不揮発性メモリ素子の１つに直列又は並列に接続してもよいし、また１つ以上のキャパシタをＯｕｔ端子及びＯｕｔＢａｒ端子のいずれか又は両方と、Ｖｄｄ又はリセット信号又はその他の端子との間に接続してもよいし、キャパシタ又はその他の電気要素を別の回路ノードに追加してもよい。同様にして、１つ以上のキャパシタをＯｕｔＢａｒ端子（又はその他のラッチ端子）のいずれか又は両方と、Ｖｄｄ又はリセット信号又は別のノードとの間に接続するなど、実施形態のヒューズのラッチングを遅くするような方法をとってもよい。実際、当業者にとっては、不揮発性メモリ素子がＯＮ状態の時に非対称ヒューズの対称性を乱すために用いられる、如何なるメカニズムも発明のこのような態様の趣旨及びと範囲に含まれること、そして同様に、ラッチが適正な状態にラッチするように保証するのに役立つように、ラッチを、さらにゆっくりとラッチさせるようにした、如何なるメカニズムもまた、発明の上記態様の趣旨及び範囲に含まれることは、容易に理解されるところである。
次に、図１２Ａ、１２Ｂ、及び１２Ｃにおいて、本発明の実施形態による書換可能な電子論理ゲートヒューズ１２１、１２２、及び１２７を示す。このヒューズでは、論理ゲートが、上記実施形態のヒューズで説明した１つ以上の不揮発性メモリ素子を有するラッチではなく、１つ以上の不揮発性メモリ素子と組み合わされている。図１２Ａに示す実施形態の一般的な論理ゲートヒューズにおいて、ｎ個のヒューズ入力とｍ個のデータ入力を有する論理ゲート１２１によって、（ｎ＋ｍ）入力の論理関数が実現される。当業者には容易に理解されるように、論理ゲート１２１は、ＡＮＤ（論理積）、ＯＲ（論理和）、ＮＡＮＤ（否定論理積）、ＮＯＲ（否定論理和）、ＸＯＲ（排他的論理和）、ＸＮＯＲ（排他的否定論理和）などの、いずれかの標準的な論理関数や、これら一般的な関数の複雑な組み合わせを示す。図１２Ｂに示す特定の実施形態において、論理ゲート１２２は、ｎ＝１個のヒューズ入力及びｍ＝０個のデータ入力を有するＣＭＯＳインバータであり、図示された第１の不揮発性メモリ素子１２４及び第２の不揮発性メモリ素子１２６を備えている。不揮発性メモリ素子１２４、１２６を使用することで、電源を論理ゲート１２２に投入した後、論理ゲート１２２が確実に整定して所定の出力を提供することになる。適正な論理ゲートの動作を確実にし、定常状態での電力消費を防止するためには、不揮発性メモリ素子１２４、１２６のメモリ値（例えば、フローティングゲート電圧）を、Ｖｄｄの近傍若しくはそれ以上又はグラウンドの近傍若しくはそれ以下に維持して、ｎＦＥＴ１２４とｐＦＥＴ１２６の一方が導通状態であって、他方が非導通状態となることを要するが、これについては、ＣＭＯＳ論理における慣行の通りである。図１２Ｃに示す特定の実施形態において、論理ゲート１２７は、ｎ＝１個のヒューズ入力とｍ＝１個のデータ入力を有する２入力ＣＭＯＳのＮＡＮＤである。尚、当業者には、本開示の例から、種類及び複雑さを異にするマルチ入力論理ゲートの構成方法が認識される。
図１３には、本発明の実施形態によるマスター／スレーブの書換可能な電子ヒューズ１２８を示す。このマスター／スレーブの書換可能な電子ヒューズ１２８は、スレーブラッチ１３２に接続されたマスターヒューズ１３０を備える。マスターヒューズ１３０は、例えば、上記したいずれかの書換可能な電子ヒューズを備えており、マスターヒューズ１３０のマスター端子に印加されるマスター信号（図１３に「ＲＥＳＥＴ」で示す）により制御される。スレーブラッチ１３２は、該スレーブラッチ１３２のスレーブラッチ端子に印加されるスレーブラッチ信号（図１３に「／ＲＥＳＥＴ」で示す）により制御される。「ＲＥＳＥＴ」の印加により、マスターヒューズ１３０は、既述のように、所定の状態に整定する。マスターヒューズ１３０が所定の状態に落ち着いた後、「／ＲＥＳＥＴ」がスレーブラッチ１３２のスレーブラッチ端子に印加され、マスターヒューズ１３０の状態をラッチして、該状態が保持される。
図１３に示すマスター／スレーブの書換可能な電子ヒューズ１２８を用いる利点は、これにより、マスターヒューズ１３０が、定常時に電力を消費する上述したヒューズのうちの１つとして実施されるような場合であっても、実質的に定常時の電力を消費しないように回避できることである。例えば、図４の実施形態のヒューズ４０が、静止状態（切り換えない状態）で電力を消費するのは、不揮発性メモリ素子４８のフローティングゲートにおけるフローティングゲート電圧Ｖｆｇ０が、ｎＦＥＴ４４のＯＮ状態において、Ｖｄｄの近傍又はそれ以上に維持されていない場合である。かかるヒューズ（又は定常の電力を消費し、あるいは該電力を消費しない、他の任意のヒューズ）を、図１３のように、マスターヒューズ１３０として構成し、これをスレーブラッチ１３２に接続することにより、任意の不揮発性メモリ素子のフローティングゲート電圧の如何にかかわらず、静止状態での電力消費を避けることができる。このことは、マスターヒューズ１３０がその所定の状態に整定する時間を経た後に、マスターヒューズ１３０の状態をスレーブラッチ１３２にラッチし、同時に（又はそのすぐ後で）マスターヒューズ１３０の電源を落とすことにより実現することができる。図１３の実施形態のマスター／スレーブヒューズ１２８を参照すると、これは、まず「ＲＥＳＥＴ」電源信号をマスターヒューズ１３０に印加することにより行われる。マスターヒューズ１３０を所定の状態に設定した後、「／ＲＥＳＥＴ」電源信号をスレーブラッチ１３２に印加してマスターヒューズ１３０の状態をラッチする。この実施形態の例においては、「ＲＥＳＥＴ」と「／ＲＥＳＥＴ」とが反相であるため、スレーブラッチ１３２に電源が投入されてマスターヒューズ１３０の状態がラッチされると、マスターヒューズ１３０の電源が切れる。「ＲＥＳＥＴ」の電源が切断されるために、マスターヒューズ１３０が静止状態で電力を消費することはない。マスター／スレーブヒューズ１２８を用いる別の利点は、以下のように、データの信頼性を保証することである。「ＲＥＳＥＴ」及び「／ＲＥＳＥＴ」を（位相が逆の）周期的な信号とし、まず、マスターヒューズに電源を入れ、次にスレーブラッチに、３番目にマスターヒューズに、４番目にスレーブラッチに、という具合に給電する。スレーブラッチがデータを失う場合、例えば、その可能性として、「／ＲＥＳＥＴ」におけるグリッチや、ラッチに当たる宇宙線粒子によって起こり得るデータ消失の場合には、「／ＲＥＳＥＴ」信号の次の期間において、スレーブラッチがマスターヒューズからデータを再ロードする。
図１４〜図１７には、本発明の実施形態による各種のマスター／スレーブ書換可能な電子ヒューズの実施例を示す。図１４は、図９の非対称ヒューズ９４を用いて図１３に示すマスター／スレーブ書換可能な電子ヒューズ１２８のマスターヒューズ１３０を実施する方法を示す。マスターヒューズ１３０は、「Ｒｅｓｅｔ」電源信号を受信するよう構成されたマスター信号端子を含む。スレーブラッチ１３２はマスターヒューズ１３０に接続されており、例えば、図１４に示す「／ＲＥＳＥＴ」電源信号などのスレーブラッチ信号を受信するように構成されたスレーブラッチ端子を含む。マスターヒューズ１３０は、第１及び第２の出力信号ｌａｔｃｈｍ＿１及びｌａｔｃｈｍ＿０を提供し、これらは、図示のように、スレーブラッチ１３２の入力端子に接続されている。当業者には容易に理解されるとおり、図１４には２出力マスターラッチ及び２入力スレーブラッチを示しているが、その他のマスターヒューズ及びスレーブラッチ、例えば、単一出力のマスターヒューズ及び単一入力のスレーブラッチを用いることもできる。
図１５には、図７の非対称ヒューズ７２を用いて図１３に示すマスター／スレーブの書換可能な電子ヒューズ１２８のマスターヒューズ１３０を実施する方法を示す。図１４のマスター／スレーブヒューズ１３４と同様に、図１５のマスター／スレーブヒューズ１３６のマスターヒューズ１３０は、「Ｒｅｓｅｔ」電源信号を受信するよう構成されたマスター信号端子を含む。スレーブラッチ１３２はマスターヒューズ１３０に接続されており、例えば、図１５に示す「／ＲＥＳＥＴ」電源信号などのスレーブラッチ信号を受信するように構成されたスレーブラッチ端子を含む。また、図１４のマスター／スレーブの書換可能な電子ヒューズと同様に、図１５のマスター／スレーブの書換可能な電子ヒューズ１３６のマスターヒューズ１３０は、第１及び第２のラッチ出力信号、ｌａｔｃｈｍ＿１及びｌａｔｃｈｍ＿０を提供し、これらは、図示のように、スレーブラッチ１３２の入力端子に接続されている。
図１６には、図１２Ａの一般的な論理ゲートヒューズ１２１を用いて、図１３に示すマスター／スレーブの書換可能な電子ヒューズ１２８のマスターヒューズ１３０を実施する方法を示す。マスターヒューズ１３０は、１つのラッチ出力信号ｌａｔｃｈｍ＿１を提供し、これは、図示のように、スレーブラッチ１３２に接続されている。図１７には、縦列に接続された２つのインバータ１２２及び１４４を用いた、具体的な書換可能な論理ゲートマスター／スレーブヒューズ１４０を示す。第１のインバータ１２２は、図１２Ｂに関連して示した論理ゲートヒューズである。第２のインバータ１４４は、第１のラッチ出力信号ｌａｔｃｈｍ＿１を第１のインバータ１２２から受信するように構成され、第２のラッチ出力信号ｌａｔｃｈｍ＿０を提供する。図１７に示すように、第１のラッチ出力信号ｌａｔｃｈｍ＿１及び第２のラッチ出力信号ｌａｔｃｈｍ＿０は、スレーブラッチ１３２の入力端子に接続されている。
図１４及び図１５のマスター／スレーブヒューズ１３４、１３６と同様に、図１６及び図１７のマスター／スレーブ論理ゲートヒューズ１３８、１４０は、それぞれのマスターヒューズに接続されたマスター信号端子を有する。マスター信号端子は、「ＲＥＳＥＴ」電源信号を受信するよう構成されている。また、図１６及び図１７のマスター／スレーブヒューズ１３８、１４０はスレーブラッチ１３２を含み、これはマスターヒューズ１３０に接続されており、それぞれのスレーブラッチ端子においてスレーブラッチ信号（例えば、「／ＲＥＳＥＴ」電源信号）を受信するよう構成されている。
図１４〜図１７には、図１３に示すマスター／スレーブの書換可能な電子ヒューズのマスターヒューズ１３０を備えることができる具体的な実施例を示す。本開示に記載された書換可能な電子ヒューズはいずれもマスターヒューズ１３０の実施に用いることができる。また上記では、図１４〜図１７に示すマスター／スレーブの書換可能な電子ヒューズにおいて、スレーブラッチ１３２が特定の態様をもつように示されているが、当業者には容易に理解できるように、他の種類又は構成のラッチをスレーブラッチ１３２として用いることもでき、したがって、図１４〜図１７で用いられる種類のスレーブラッチは単なる例示にすぎない。
図１８において、本発明の実施形態による、図７の書換可能な電子ヒューズ７２と、該ヒューズ７２の出力に接続されたバッファ回路１５０及び１５２を有する書換可能な電子ヒューズ回路１４６を示す。バッファ回路１５０、１５２は、負荷によって引き起こされるエラーを防止するのに役立つ。例えば、図７のヒューズ７２を参照すると、Ｏｕｔに接続した別の回路に生じ得るような、Ｏｕｔの容量性負荷によって、電源投入時にＯｕｔがＯｕｔＢａｒよりも遅く上昇して、ヒューズ７２が正しくない状態に整定することがあり得る。図１８のバッファ回路１５０、１５２はヒューズ７２から外部負荷を分離（アイソレート）し、これによって、ヒューズ７２が電源投入時に正しい状態に整定することを保証する役目を果たす。バッファ回路１５０、１５２は、同様に、ヒューズ７２が、Ｏｕｔ又はＯｕｔＢａｒに接続された外部負荷回路のグリッチによって正しくない状態に駆動されないように防止する役目を果たす。図１８のヒューズ出力はそれぞれダブルバッファ（縦列に接続された２つのインバータ）として示されているが、当業者には、他の種類のバッファリング（例えば、シングル、トリプル、その他のゲート種など）を用いてもよいことが、容易に理解される。さらに、図１８には対称直列ヒューズ（例えば、図７に示すタイプ）に適用されるヒューズへのバッファリングを示しているが、本発明のヒューズのバッファリングについての態様は、本開示に記載のその他のヒューズタイプに用いてもよい。
図１９には、本発明の実施形態による、初期化回路１５６を有する書換可能な電子ヒューズ１５４を示す。初期化回路１５６は、第１のｎＦＥＴスイッチ１５８及び第２のｎＦＥＴスイッチ１６０を含み、これらは初期化信号端子に接続されたゲート及びＧｎｄに接続されたソースを有する。第１のｎＦＥＴスイッチ１５８のドレインは第１のラッチ端子ｌａｔｃｈ＿０に接続され、第２のｎＦＥＴスイッチ１６０のドレインは第２のラッチ端子ｌａｔｃｈ＿１に接続される。初期化信号を与えることにより、初期化回路１５６は、ラッチ端子ｌａｔｃｈ＿０とｌａｔｃｈ＿１がＧｎｄとなるように駆動し、また、初期化信号の解放によって、ヒューズ１５４のラッチ端子ｌａｔｃｈ＿０とｌａｔｃｈ＿１が所定の出力に再設定される。初期化回路１５６を用いることで、
（１）電源投入前に、ｌａｔｃｈ＿０とｌａｔｃｈ＿１が確実に放電されるようになり、（２）電源投入中に、Ｖｄｄが安定してノイズがなくなるまでｌａｔｃｈ＿０とｌａｔｃｈ＿１がグラウンドに保持され、
（３）電源投入の際にノイズが多く又はグリッチを有する場合には、電源投入後にヒューズ１５４をリセットすることができ、
（４）ヒューズ１５４がデータを周期的にリロードすることを周期的に保証することができ、これによって、ラッチ状態を逆転させるノイズや宇宙線粒子によるエラーが修正されるようになる。
図１９の初期化回路１５６については、対称直列ヒューズ（例えば、上記の図７に示すようなタイプ）に適用するものとして示したが、本発明の初期化回路の態様を、本開示に記載の他の種類のヒューズに用いてもよいことは、当業者には容易に理解される。同様に、当業者には、電子ヒューズの初期化に用いられる初期化トランジスタとしてｎＦＥＴではなくｐＦＥＴを用い、又はｌａｔｃｈ＿０とｌａｔｃｈ＿１をＧｎｄではなくＶｄｄに初期化し、あるいはトランジスタを用いてｌａｔｃｈ＿０とｌａｔｃｈ＿１を一時的に短絡するといったメカニズムの全て、あるいはその他の広範な可能性が本発明の趣旨及び範囲内にあることは、容易に推察され、理解される。
図５Ａ〜図５Ｆとの関連で既述したように、本発明の各種ヒューズの実施形態で用いられる不揮発性メモリ素子は、フローティングゲート型トランジスタを備えてもよい。かかるフローティングゲート型トランジスタのフローティングゲートに蓄積された電荷量は、フローティングゲート型トランジスタのメモリ値（すなわち、フローティングゲート電圧）を決定する。フローティングゲートに電子を加えたり、又はそこから電子を取り除いたりすることにより、このメモリ値を変更することができる。したがって、ヒューズの電源投入又はリセット後にヒューズが整定する所定の状態は、フローティングゲートの電荷を調整することにより制御し、変更（すなわち、書込と再書込）することができる。フローティングゲート型トランジスタのフローティングゲートに存在する電荷を調整する方法として、フローティングゲートにトンネル接合部を接続し、一般的なファウラー・ノルドハイムトンネリング又は直接トンネリングのメカニズムを用いて、トンネル接合を形成する絶縁体内を電子が通り抜けるようにすることである。トンネル接合については、各種の方法で実施することができる。例えば、図２０に示すように、ＭＯＳキャパシタ１６２を用いてトンネル接合を形成してもよい。別の例として、図２１に示すように、短絡したｐＦＥＴ１６４を用いてトンネル接合を形成してもよい。実際、当業者には容易に理解されるように、どのようなキャパシタ構造であっても、それが形成されたデバイスの如何には無関係に用いることができる。
図２２には、非対称ヒューズ（例えば、上記の図９に示すようなタイプ）のフローティングゲート型トランジスタに接続された第１のトンネルキャパシタ１６６及び第２のトンネルキャパシタ１６８による、非対称ヒューズにおけるフローティングゲート型トランジスタ１７０のフローティングゲート１６９に存在する電荷量（したがって、メモリ値）の制御方法を示す。図２２には、前記非対称ヒューズの不揮発性メモリ素子１７０のみを示しているが、ヒューズの残りの部分は既述したように（例えば、上記の図９参照）、実現可能であることに注意を要する。第１のトンネルキャパシタ１６６（ゲート長＝ゲート幅＝１ユニット）は第２のトンネルキャパシタ１６８（ゲート長＝ゲート幅＝１０ユニット）よりも寸法が小さく、そのため、その静電容量も小さい（例えば、ゲート面積が１００倍だけ異なる短絡したｐＦＥＴを用いることにより、図２２に示す例では１００分の１の大きさになる）。第１のトンネルキャパシタ１６６及び第２のトンネルキャパシタ１６８のゲートはいずれも、フローティングゲート型トランジスタ１７０のフローティングゲート１６９に接続されている。そのため、第１のトンネルキャパシタ１６６及び第２のトンネルキャパシタ１６８のそれぞれのゲートが、第１のキャパシタプレート（端子板）となる。第１のトンネルキャパシタ１６６の反対側のプレートは、本例において、第１のトンネルキャパシタ１６６の短絡したドレイン端子、ソース端子、及びボディ端子により形成されており、第１の高圧端子ＨＶ＿ｆｇ０に接続されている。同様に、第２のトンネルキャパシタ１６８の反対側のプレートは、本例において、第２のトンネルキャパシタ１６８の短絡したドレイン端子、ソース端子、及びボディ端子により形成されており、第２の高圧端子ＨＶ＿ｆｇ１に接続されている。第１のトンネルキャパシタ１６６及び第２のトンネルキャパシタ１６８はともに、双方向トンネル制御回路１７２を構成する。
本発明の態様によれば、双方向トンネル技術は、図２２のフローティングゲート型トランジスタ１７０のフローティングゲート１６９に蓄積された電荷量の変更及び制御に用いられる。この技術によれば、フローティングゲート１６９は、高いフローティングゲート電圧を有するように「トンネルアップ」させてもよいし、低いフローティングゲート電圧を有するように「トンネルダウン」させてもよい。フローティングゲート１６９をトンネルアップさせるために、第２の高圧端子ＨＶ＿ｆｇ１をグラウンドに接続させてもよい。そして、第１の高圧電源（７０オングストローム（＝７×１０−９ｍ）のゲート酸化物を有するｐＦＥＴの場合で、約１０ボルト）が、第１の高圧端子ＨＶ＿ｆｇ０に接続される。第１のトンネルキャパシタ１６６及び第２のトンネルキャパシタ１６８が第１の高圧電源とグラウンドとの間に直列に接続されるため、第１の高圧電源電圧はこの２つのトンネルキャパシタ１６６、１６８に分割される。但し、第１のトンネルキャパシタ１６６の静電容量が第２のトンネルキャパシタ１６８よりも小さいため、この電圧のほとんどは第１のトンネルキャパシタ１６６にかかり、よってフローティングゲート１６９の電位は第１の高圧源よりもグラウンドに近くなる。このようなバイアス構成のもとでは、電子が、ファウラー・ノルドハイムトンネリングにより、フローティングゲート１６９から第１の高圧源へと通り抜ける。最終的に、フローティングゲート１６９の電圧は、ファウラー・ノルドハイムトンネリング電流が小さくなるまで「トンネルアップ」することになる。この後、第１の高圧端子ＨＶ＿ｆｇ０は、第１の高出力電圧源から切断されて接地電位へと下がる。この結果、フローティングゲート電圧はトンネリング動作前よりも高くなる。
フローティングゲート１６９を「トンネルダウン」させるためには、第１の高圧端子ＨＶ＿ｆｇ０をグラウンドに接続する。その後、第２の高圧電源（７０オングストローム（＝７×１０−９ｍ）のゲート酸化物を有するｐＦＥＴの場合で、約１０ボルト）が、第２の高圧端子ＨＶ＿ｆｇ１に接続される。第２のトンネルキャパシタ１６８及び第１のトンネルキャパシタ１６６が第２の高圧電源とグラウンドとの間に直列に接続されるため、第２の高圧電源電圧はこの２つのトンネルキャパシタ１６８、１６６に分割される。しかしながら、第１のトンネルキャパシタ１６６の静電容量が第２のトンネルキャパシタ１６８よりも小さいため、この電圧のほとんどは第１のトンネルキャパシタ１６６にかかり、よってフローティングゲート電圧１６９はグラウンドよりも第２の高圧源に近くなる。このようなバイアス構成のもとでは、電子が、ファウラー・ノルドハイムトンネリングにより、グラウンドからフローティングゲート１６９へと通り抜ける。最終的に、フローティングゲート１６９の電圧は、ファウラー・ノルドハイムトンネリング電流が小さくなるまで「トンネルダウン」することになる。この後、第２の高圧端子ＨＶ＿ｆｇ１は、第２の高出力電圧源から切断され接地電位まで下がる。この結果、フローティングゲート電圧はトンネリング動作前よりも低くなるが、これは、既述したように、電子のトンネリング方向（すなわちフローティングゲート１６９へ）がフローティングゲート１６９を「トンネルアップ」するのに用いられる方向とは反対になるからである。このため、「双方向」トンネリングという用語が付けられている。
上記の双方向トンネリング技術は、上記実施形態のヒューズで用いられる、いずれのフローティングゲートメモリ素子にも個々に適用することができる。個々に適用が行われる一方で、それにもかかわらず同時に複数のフローティングゲートメモリ素子をプログラムすることができる。例えば、図２３には、対称ヒューズにおけるフローティングゲート素子の２つのフローティングゲート電圧（すなわちメモリ値）を同時に変更する方法を示す。図２３には、対称ヒューズのフローティングゲートメモリ素子１７４及び１７８のみが示されているが、ヒューズの残りの部分は既述したように（例えば、上記の図７参照）、実現されることは言うまでもない。本発明の実施形態によれば、第１のフローティングゲート型トランジスタ１７４及び第２のフローティングゲート型トランジスタ１７８がそれぞれ、フローティングゲート１８７及び１９３を介して第１のトンネリング制御回路１８０及び第２の双方向トンネリング制御回路１８２に接続されている。図２２に記載した双方向トンネル制御回路と同様に、第１の双方向トンネル制御回路１８０は、小トンネルキャパシタ１８４と大トンネルキャパシタ１８６を含んでいる。第１の双方向トンネル制御回路１８０の小トンネルキャパシタ１８４は、第１フローティングゲート型トランジスタ１７４のフローティングゲート１８７に接続された第１プレートと、第１の高圧端子ＨＶ＿ｆｇ０に接続された反対側の（つまり、第２）プレートとを有する。また、第１の双方向トンネル制御回路１８０の大トンネルキャパシタ１８６は、第１のフローティングゲート型トランジスタ１７４のフローティングゲート１８７に接続された第１プレートと、第２の高圧端子ＨＶ＿ｆｇ１に接続された反対側の（つまり、第２）プレートとを有する。第２の双方向トンネル制御回路１８２もまた、大トンネルキャパシタ１９０及び小トンネルキャパシタ１９２を含んでいる。第２の双方向トンネル制御回路１８２の小トンネルキャパシタ１９２は、第２のフローティングゲート型トランジスタ１７８のフローティングゲート１９３に接続された第１プレートと、第２の高圧端子ＨＶ＿ｆｇ１に接続された反対側の（つまり、第２）プレートとを有する。また、第２の双方向トンネル制御回路１８２の大トンネルキャパシタ１９０は、第２のフローティングゲート型トランジスタ１７８のフローティングゲート１９３に接続された第１プレートと、第１の高圧端子ＨＶ＿ｆｇ０に接続された反対側の（つまり、第２）プレートとを有する。
図２３の第１の双方向トンネル制御回路１８０における小キャパシタ１８４の第２プレートは、第１の高圧端子ＨＶ＿ｆｇ０に接続されているが、第２の双方向トンネル制御回路１８２における小キャパシタ１９２の第２プレートは、第２の高圧端子ＨＶ＿ｆｇ１に接続されていることに注意されたい。また、第１の双方向トンネル制御回路１８０における大キャパシタ１８６の第２プレートは、第２の高圧端子ＨＶ＿ｆｇ１に接続されているが、第２の双方向トンネル制御回路１８２における大キャパシタ１９０の第２プレートは、第１の高圧端子ＨＶ＿ｆｇ０に接続されていることに注意されたい。図２２との関連で説明した双方向トンネリング技術を図２３のトンネル接合に適用することにより、第１のフローティングゲート型トランジスタ１７４のフローティングゲート１８７を「トンネルアップ」させる一方で、同時に第２のフローティングゲート型トランジスタ１７８のフローティングゲート１９３を「トンネルダウン」させることや、又はその逆もまた行えるようになる。
図２４には、本発明の実施形態による高圧スイッチング回路２００を示す。１つ以上の高圧スイッチング回路２００を用いて、図２２及び図２３の第１及び第２の高圧端子に高電圧を供給することができる。高圧スイッチング回路２００は、論理レベル入力ノード、「Ｒｅｓｅｔ」及び「Ｓｅｔ」、そして高圧源入力に与えられる２つのコンプリメンタリ論理レベル状態に応じて、差動の高圧出力信号「ＨＶｏｕｔ」及び「／ＨＶｏｕｔ」を提供する。高圧スイッチング回路２００は、高圧源ノード「Ｈｉｇｈ−Ｖｏｌｔａｇｅ」に接続されるとともに交差接続されたゲート、ドレイン、ソースを有する第１のｐＦＥＴ２０２及び第２のｐＦＥＴ２０４を含む。第１のダイオード２０６は、中間電圧ノード「Ｉｎｔｅｒｍｅｄｉａｔｅ＿Ｖｏｌｔａｇｅ」と第２のｐＦＥＴ２０４のドレインとの間に接続されている。第２のダイオード２０８は、中間電圧ノード「Ｉｎｔｅｒｍｅｄｉａｔｅ＿Ｖｏｌｔａｇｅ」と第１のｐＦＥＴ２０２のドレインとの間に接続されている。第３のｐＦＥＴ２１０及び第４のｐＦＥＴ２１２はいずれもそのゲートが、中間電圧ノード「Ｉｎｔｅｒｍｅｄｉａｔｅ＿Ｖｏｌｔａｇｅ」に接続されており、そのソースがそれぞれ第１のダイオード２０６及び第２のダイオード２０８のカソードに接続されている。第３のｐＦＥＴ２１０及び第４のｐＦＥＴ２１２のドレインによって、第１の出力電圧ノード「／ＨＶｏｕｔ」及び第２の出力電圧ノード「ＨＶｏｕｔ」がそれぞれに具現化される。第１の高圧カスコードｎＦＥＴ２１４及び第２の高圧カスコードｎＦＥＴ２１６については、そのゲートを電源端子Ｖｄｄに接続し、そのソースをそれぞれ第３のｎＦＥＴ２１８及び第４のｎＦＥＴ２２０のドレインに接続し、そのドレインを第１の出力電圧ノード「／ＨＶｏｕｔ」及び第２の出力電圧ノード「ＨＶｏｕｔ」に接続している。第３のｎＦＥＴ２１８及び第４のｎＦＥＴ２２０は、そのソースがグラウンドに接続され、そのドレインが第３の高圧ｎＦＥＴ２１４及び第４の高圧ｎＦＥＴ２１６のソースに接続されるように構成されている。第３のｎＦＥＴ２１８及び第４のｎＦＥＴ２２０のゲートによって、論理レベル入力ノード「Ｓｅｔ」及び「Ｒｅｓｅｔ」がそれぞれに具現化される。
図２４に示す高圧スイッチング回路２００は、例えば、横方向拡散の金属酸化物半導体ｎＦＥＴ（ＬＤＭＯＳｎＦＥＴ）又はドレイン拡張ＭＯＳｎＦＥＴ（ＤＥＭＯＳｎＦＥＴ）を備えた、高圧ｎＦＥＴ２１４、２１６を用いて、標準的なｎウェルＣＭＯＳプロセスで製造することができる。ＬＤＭＯＳｎＦＥＴ及びＤＥＭＯＳｎＦＥＴは、標準的なｎウェルＣＭＯＳプロセスで製造されたｐＦＥＴとは異なり、所与のプロセス用の定格電源電圧に比して非常に大きいドレイン−ソース電圧及びドレイン−ゲート電圧を扱うことができる（例えば、３．３ＶのＣＭＯＳプロセスの場合に３．３Ｖを超える）。したがって、これらを用いることにより、図２４に示すそのカスコード構成と併せて、トランジスタの損傷のリスクなしに高電圧でのスイッチングを行うことができる。この回路において、高電圧源ノード「Ｈｉｇｈ−Ｖｏｌｔａｇｅ」に印加される電圧を約１０Ｖとし、中間電圧ノード「Ｉｎｔｅｒｍｅｄｉａｔｅ＿Ｖｏｌｔａｇｅ」に印加される中間電圧を約６Ｖとし、Ｖｄｄを約３．３Ｖとすることができるが、これらの数字については用途に応じて変更可能である。このようなバイアス構成を用いることにより、高圧切り替えスイッチは、論理レベル入力ノード、「Ｒｅｓｅｔ」及び「Ｓｅｔ」に加えられた論理値に応じて、「ＨＶｏｕｔ＝１０Ｖ」及び「／ＨＶｏｕｔ＝０Ｖ」又はその逆の電圧を生成する。
図２４の高圧スイッチング回路２００は例示的なものに過ぎず、如何なる意味においても、本発明の各種実施形態を限定する目的で開示したものでないことを強調しておく。実際、当業者には、図２４に示す高圧スイッチング回路２００が、上記の双方向トンネリング技術、及び／又はその他の本開示に記載された高電圧の印加が必要なフローティングゲートの電荷変更方法の実施に利用することができる高圧スイッチング回路の多くの可能性の一例に過ぎないことが、容易に理解される。同時に継続中の米国特許出願番号第１０／８１４，８６７号明細書に示すような、その他の実施形態を用いることもできる。尚、この出願は、ここに記載されたのと同じように、参照により本願に組み込まれる
図２５には、ビットセル２０１のブロック図を示す。このビットセルは、図２４に示すような高圧スイッチ（ＨＶＳＷ）と図１９の書換可能な電子ヒューズとを組み合わせたものである。設計者の目的と要求に応じて、その他のスイッチやヒューズの組み合わせを用いてもよいことが当業者には理解される。ビットセル２０１は、図示された構成における入力として、論理入力信号「Ｓｅｔ」及び「Ｒｅｓｅｔ」、ならびに「Ｉｎｉｔｉａｌｉｚｅ」と、電圧信号「Ｖｄｄ」、「Ｇｎｄ」、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ」、及び「Ｉｎｔｅｒｍｅｄｉａｔｅ−Ｖｏｌｔａｇｅ」を有する。ビットセル２０１の出力は「Ｏｕｔ」及び「／Ｏｕｔ」（ＯｕｔＢａｒ）である。その他の構成において、当業者には明白なように、ビットセル２０１の入力及び／又は出力は、これよりも多くても少なくてもよい。ビットセル２０１は、以下の図面において、かかるセルをどのように配置できるかを例示することのみを目的としており、したがって、如何なる意味においても請求の範囲を限定するものとして読むべきではない。
図２６に、図２５に示すようなビットセル２０１のアレイ２０２の一タイプを示す。信号「Ｖｄｄ」、「Ｇｎｄ」、「Ｉｎｔｅｒｍｅｄｉａｔｅ−Ｖｏｌｔａｇｅ」、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ」、「Ｉｎｉｔｉａｌｉｚｅ」、「Ｐｒｏｇｒａｍ Ｄａｔａ」（Ｓｅｔ及びＲｅｓｅｔ入力に印加される）及び「Ａｄｄｒｅｓｓ」は、図示される信号バス２０３上をビットセルアレイ２０２の各素子２０１へと伝達される。この実施形態においては、信号「Ｖｄｄ」、「Ｇｎｄ」、「Ｉｎｔｅｒｍｅｄｉａｔｅ−Ｖｏｌｔａｇｅ」、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ」、「Ｉｎｉｔｉａｌｉｚｅ」、「Ｐｒｏｇｒａｍ Ｄａｔａ」を１つ以上のプログラム用又は初期化用のビットセルに指示するために、「Ａｄｄｒｅｓｓ」入力に応答するプログラムデコーダ２０４が用いられる。かかるデコーダは当業者には周知であり、本開示が必要以上に複雑になり過ぎないようにするために、ここではこれ以上説明しない。「Ａｄｄｒｅｓｓ」信号入力２０６に応答する読出デコーダ２０５を用いて、Ｏｕｔ行「ＤＯ０」、「／ＤＯ０」や、「ＤＯ１」、「／ＤＯ１」などに読み出される１つ以上のビットセルが選択される。パスゲート２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈについては、必要であれば、任意の瞬間において、列のどの行（本実施形態の場合）を読み出すかを制御するために用いられる。
図２６では、（図２５のビットセル２０１のような）複数のビットセルをアレイパターンに配しているが、本発明のその他の実施形態によっては、複数のビットセルを不規則ではあるが所定の構成に配することもできる（非アレイ構成）。図２７には、例示的な実施形態として、かかる複数のビットセル２５０−１、２５０−２、・・・、２５０−ｎ（ｎは２以上の整数）を示す。これらの複数のビットセルは、不規則ではあるが、所定の構成をもって配置されている。シフトレジスタ２５２は、複数のフリップフロップ２５４−１、２５４−２、・・・、２５４−ｎを備え、図示するように複数のビットセル２５０−１、２５０−２、・・・、２５０−ｎに接続されている。プログラムビットは、フリップフロップ２５４−１、２５４−２、・・・、２５４−ｎのクロック入力に印加されたＣＬＯＣＫ信号に応じて、データライン（図中、「ＤＡＴＡ」及び「／ＤＡＴＡ」として示す）を介してシフトレジスタ２５２にロードされる。複数のフリップフロップ２５４−１、２５４−２、・・・、２５４−ｎの出力（「Ｑ」、「／Ｑ」）は、図示のように複数のビットセル２５０−１、２５０−２、・・・、２５０−ｎに接続される。シフトレジスタ２５２に配置されたフリップフロップ２５４−１、２５４−２、・・・、２５４−ｎに全てのプログラムビットがシフトされた後で、一次高圧スイッチＳ１（及び中間電圧スイッチＳ２、ＶｄｄスイッチＳ３）が閉成されて、高圧電源ＨＶが前記複数のビットセル２５０−１、２５０−２、・・・、２５０−ｎの高圧入力端子に繋がる。ビットセル２５０−１、２５０−２、・・・、２５０−ｎの高圧入力端子への高圧電源の供給により、メモリ値（例えば、ビットセルに組み込まれたフローティングゲート型トランジスタのフローティングゲート電圧）がプログラム値としてセットされ、「Ａ１、／Ａ１、Ａ２、／Ａ２・・・Ａｎ、／Ａｎ」での予測可能な出力となる。ビットセルメモリ値（すなわち、フローティングゲート型トランジスタのフローティングゲート電圧）の変更における高電圧の使用については、既に詳述したとおりである（例えば、図２２及び図２４に関連して検討した双方向トンネリングを参照）。メモリ値が所定のレベルにセットされると、既に詳述したような方法で、ヒューズの電源投入又はリセット後に、複数のヒューズがそれぞれ所定の状態に整定する。
図２８には、上記の本発明の各種態様の多くを採用した書換可能な電子ヒューズ２６０を示す。ここで示す種類のヒューズは図７との関連で説明した対称直列ヒューズであるが、既述したその他の種類のヒューズを代替としてこの実施形態で用いてもよい。ラッチの各出力は、ダブルバッファ２６２及び２６４に接続されている。図１８との関連で既に説明したように、ラッチ出力のバッファリングは、負荷によって引き起こされるビットエラーの防止に寄与する。第１のキャパシタ２６６及び第２のキャパシタ２６８もまた、ラッチ出力のそれぞれに接続されている。図１１との関連で既に説明したように、キャパシタ２６６、２６８のいずれか又は両方が存在することにより、ラッチ２７０が所定の状態に確実にラッチするのに役立つ。電子ヒューズ２６０は、リセット回路２７２も含んでいる。図１９との関連で既に説明したように、リセット回路２７２は、ラッチが確定する前に、ラッチ端子ｌａｔｃｈ＿０とｌａｔｃｈ＿１がＧｎｄにリセットされるように保証する。そして、第１の不揮発性メモリ素子２７４及び第２の不揮発性メモリ素子２７６は、本例においてフローティングゲートｐＦＥＴを備えており、第１の双方向トンネリング制御回路２７８及び第２の双方向トンネリング制御回路２８０にそれぞれ接続されるフローティングゲートを有する。図２２及び図２３との関連で既に説明したように、双方向トンネリング制御回路２７８、２８０によって、第１のフローティングゲート型トランジスタ２７４及び第２のフローティングゲート型トランジスタ２７６のフローティングゲートに蓄積された電荷量を変更し、制御することが可能となる。さらに、これもまた既に詳説したように、第１のフローティングゲート型トランジスタ２７４及び第２のフローティングゲート型トランジスタ２７６のフローティングゲート電圧（メモリ値）の制御及び変更が可能であることにより、ヒューズ２６０のラッチ２７０が、ヒューズ２６０の電源投入又はリセットの後に、所定の状態に整定可能となる。
以上のように、本開示に記載の実施形態の各種ヒューズで用いられるフローティングゲートメモリ素子のフローティングゲートの電荷量を制御し、変更するために双方向トンネリングを導入する方法を説明した。尚、双方向トンネリングについて記載したが、その他の電荷制御技術を用いることもできる。例えば、本発明の実施形態によれば、インパクトイオン化ホットエレクトロン注入（ＩＨＥＩ）を用いて電子がフローティングゲートへと通り抜けるようにトンネリングを行うこともでき、また、ＦＮトンネリングを用いてフローティングゲートから電子を引き抜くようにトンネリングを行うこともできる。
図２９Ａ及び図２９Ｂには、図５Ａに示すものと類似した、２つのｐタイプシングル・ポリフローティングゲートＭＯＳＦＥＴ３００を備えた構成の断面図（図２９Ａ）とレイアウト図（図２９Ｂ）を示す。この構成では、フローティングゲートから電子を取り出し、又は電子を該ゲートへ加えるために、ＦＮトンネリングとＩＨＥＩとの組み合わせを用い、これによってフローティングゲートの電荷を変更する。電子を取り除くためには、正の高電圧をトンネルキャパシタ３０２の第１プレートとフローティングゲート３０４との間に印加し、これによってＦＮトンネリングを誘発し、電子をフローティングゲート３０４から引き抜くようにトンネリングを行う。また、電子を加えるためには、フローティングゲートＭＯＳＦＥＴ３００のドレイン３０６に、ソース３０８に対して約３Ｖの負のバイアスをかけることで、大きなチャネル−ドレイン電界を誘発し、ＭＯＳＦＥＴ３００のチャネル−ドレイン空乏領域でホールを急激に加速する。加速されたホールのあるものは、半導体格子に衝突し電子と正孔の対を生成させる。生成された電子のあるものは、同じチャネル−ドレイン空乏領域のバンド間電子トンネリングによって生じた追加の電子とともに、同じチャネル−ドレイン電界によりチャネル−ドレイン空乏領域から放出される。十分な運動エネルギーで放出される場合に、これら放出された電子の一部は、上方に散乱されフローティングゲート３０４に注入される。
以上、シングル・ポリｐＦＥＴフローティングゲート型トランジスタを用いて、本発明についての各種の例示的な実施形態を説明したが、その他の種類のフローティングゲート型トランジスタを用いてもよいことが、当業者には容易に理解される。例えば、ダブル・ポリフローティングゲート型トランジスタを用いてもよいし、ｎＦＥＴフローティングゲート型トランジスタをｐＦＥＴフローティングゲート型トランジスタの代わりに用いてもよい。したがって、これらのヒューズの実施形態では、ここで開示された実施形態の各種ヒューズの不揮発性メモリ素子を実施するためにフローティングゲート型トランジスタを用いるが、これは特定の種類のフローティングゲート型トランジスタに限定されるものではない。そして、フローティングゲートとフローティングゲート型トランジスタの基板とを分離する誘電体が充分に薄ければ（例えば、約５０オングストローム（＝５×１０−９ｍ）未満）、フローティングゲート型トランジスタのフローティングゲートに蓄積された電荷を変更するために、直接トンネリングを用いることもできる。直接トンネリングは、高電圧を用いることなく、電子がフローティングゲートとフローティングゲート型トランジスタのチャネルとの間を分離する誘電体層を通って直接トンネルする現象である。
本発明の各種の例示的な実施形態の多くを説明するためにフローティングゲート型トランジスタを用いたが、その他の種類の不揮発性メモリデバイスを用いてもよいことは、当業者には容易に理解される。例えば、誘電体ストレージデバイス（例えば、ＳＯＮＯＳ）、偏光フィルム（例えば、ＦｅＲＡＭ）、及び相変化（例えば、カルコゲニド材料）の不揮発性メモリデバイスを用いることができる。したがって、これらのヒューズの実施形態では、ここで開示された実施形態の各種ヒューズの不揮発性メモリ素子を実施するために不揮発特性を用いるが、これは特定の種類の不揮発性メモリデバイスに限定されるものではない。
以上、本発明の実施形態及びその用途を説明したが、既述の他にも、ここに開示された発明思想から離れることなく数多くの変更が可能であることは、本開示により利益を得る当業者には明らかである。そのため、添付の請求の範囲は、かかる変更すべてを、本発明の真の趣旨と範囲にあるものとして、包含することを意図している。
従来技術の二端子電子ヒューズの平面図である。 一般的な従来技術のアンチヒューズ素子の断面図である。 本発明の実施形態による書換可能な電子ヒューズのブロック図である。 本発明の実施形態による書換可能なハーフラッチヒューズの一例を示す回路図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、シングル・ポリｐタイプのフローティングゲート型トランジスタを示す図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、制御ゲートを有するシングル・ポリｐタイプのフローティングゲート型トランジスタ構造を示す図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、シングル・ポリｎタイプのフローティングゲート型トランジスタ構造を示す図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、制御ゲートを有するシングル・ポリｎタイプフローティングゲート型トランジスタ構造を示す図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、ダブル・ポリフローティングゲート型トランジスタ構造を示す図である。 本発明の実施形態の各種ヒューズの不揮発性メモリ素子を形成するために用いることのできる、ダブル・ポリフローティングゲート型トランジスタ構造を示す図である。 書換可能な不揮発性ｐチャネルフローティングゲートメモリ素子のデバイス記号を示す図であり、ラベル「ｆｇ」は、関連するトランジスタのゲートがフローティングであることを示す。 本発明の実施形態による、セルフラッチの書換可能な対称直列ヒューズの一例を示す回路図である。 本発明の実施形態による、セルフラッチの書換可能な対称並列ヒューズの一例を示す回路図である。 本発明の実施形態による、セルフラッチの書換可能な非対称直列ヒューズの一例を示す回路図である。 本発明の実施形態による、セルフラッチの書換可能な非対称並列ヒューズの一例を示す回路図である。 本発明の実施形態に従って、決定性ラッチングを向上させるために図９及び図１０いずれかの非対称ヒューズのラッチの出力に対して、キャパシタがどのように結合されるかを示す図である。 本発明の実施形態による、書換可能な論理ゲートヒューズの一例を示すブロック図である。 本発明の実施形態による、論理ゲートがインバータとされた書換可能な論理ゲートヒューズの一例を示す回路図である。 本発明の実施形態による、論理ゲートがＮＡＮＤゲートとされた書換可能な論理ゲートヒューズの一例を示す回路図である。 本発明の実施形態による、書換可能なマスター／スレーブ電子ヒューズを示すブロック図である。 本発明の実施形態による、図９に示すヒューズと類似したセルフラッチの書換可能な非対称直列ヒューズを有する、マスター／スレーブ電子ヒューズの一例を示す回路図である。 本発明の実施形態による、図７に示すヒューズと類似したセルフラッチの書換可能な対称直列ヒューズを有する、マスター／スレーブ電子ヒューズの一例を示す回路図である。 本発明の実施形態による、図１２Ａに示す論理ゲートヒューズと類似の論理ゲートヒューズを有する、マスター／スレーブ電子ヒューズの一例を示す回路図である。 本発明の実施形態による、図１２Ｂに示す論理ゲートヒューズと類似の論理ゲートヒューズ及び非フローティングゲートの論理ゲートを有する、マスター／スレーブ電子ヒューズの一例を示す回路図である。 本発明の実施形態による、図７に示すヒューズと類似した対称直列ヒューズ及び負荷によって引き起こされるビットエラーを防止するバッファ回路を含む、セルフラッチの書換可能な電子ヒューズの一例を示す回路図である。 本発明の実施形態による、初期化回路を含むセルフラッチの書換可能な電子ヒューズの一例を示す回路図である。 不揮発性メモリ素子の実施に用いられるフローティングゲート型トランジスタのフローティングゲートに存在する電荷量を制御するのに用いることができるＭＯＳトンネルキャパシタの断面図である。 不揮発性メモリ素子の実施に用いられるフローティングゲート型トランジスタのフローティングゲートに存在する電荷量を制御するのに用いることができるｐＦＥＴトンネルキャパシタの断面図である。 本発明の実施形態による、セルフラッチの書換可能な非対称ヒューズを部分的に示す回路図であり、ヒューズの不揮発性メモリ素子の実施に用いられるフローティングゲート型トランジスタのフローティングゲートに存在する電荷量の制御において、第１及び第２のトンネルキャパシタがどのように用いられるかを示す図である。 本発明の実施形態による、セルフラッチの書換可能な対称ヒューズを部分的に示す回路図であり、第１のフローティングゲート型トランジスタのフローティングゲートに電荷を加える際に第１及び第２のトンネルキャパシタを如何に用いるかを示すとともに、逆に第２のフローティングゲート型トランジスタのフローティングゲートから電荷を取り除く際に第３及び第４のトンネルキャパシタを如何に用いるかを示す図である。 高圧スイッチング回路の一例を示す図であり、本発明の双方向性トンネリングの態様に影響を与える上で必要な高電圧を供給するために用いることができる回路を示す。 本発明の実施形態による、図２４の高圧スイッチング回路と同様又は同等の高圧スイッチング回路が、図２８に示す書換可能な電子ヒューズにどのように結合されるかを示すブロック図である。 本発明の実施形態による、複数の書換可能な電子ヒューズ構造の一例を示すとともに、その組み合わせが如何にして書換可能な電子ヒューズアレイを提供するように構成されるかを示す図である。 本発明の実施形態による、複数の書換可能な電子ヒューズ構造の一例を示すとともに、その組み合わせが不規則ではあるが所定の構成に如何にして配置されるかを示す回路図である。 本発明の実施形態による、図７、図１１、図１８乃至図２３に示す発明的態様を含む、セルフラッチの書換可能な対称直列ヒューズの一例を示す回路図である。 本発明の実施形態による、フローティングゲートメモリ構造の一例を示す断面図であり、該構造は、図５Ａに示したのと同様のシングル・ポリフローティングゲートｐＦＥＴと、図２１に示したのと同様のトンネル接合とを含み、当該構造を用いて、フローティングゲート型トランジスタのフローティングゲートへの及び該ゲートからの代替の電荷制御メカニズム（すなわち、図２２乃至図２６との関連で記載した双方向性トンネルトランスファーメカニズムの別例）を提供できることを示す図である。 本発明の実施形態による、図２９Ａに示したフローティングゲートメモリ構造の一例を示すレイアウト図である。

Claims (51)

  1. 再プログラム可能なヒューズ装置において、
    それぞれが不揮発性メモリ素子を有し、所定の構成に配列された複数の書換可能な電子ヒューズと、
    それぞれが前記複数の電子ヒューズのうちの関連する電子ヒューズに対応した複数の高圧スイッチであって、各スイッチが高圧入力端子及びヒューズ状態の状態設定入力端子を有する高圧スイッチと、を備え、
    前記複数の電子ヒューズのうちの任意の電子ヒューズが、関連する制御信号を選択して任意の電子ヒューズに接続することによりプログラムされる、再プログラム可能なヒューズ装置。
  2. 各電子ヒューズが、２つの交差接続されたインバータを有するＣＭＯＳラッチを備える、請求項１に記載の電子ヒューズアレイ。
  3. 各電子ヒューズの前記不揮発性メモリ素子が、フローティングゲートを有するフローティングゲート型トランジスタを備えており、任意の不揮発性メモリ素子のフローティングゲートの電荷量が、前記任意の不揮発性メモリ素子のメモリ値を決定する、請求項１に記載の電子ヒューズアレイ。
  4. 前記不揮発性メモリ素子が、標準的なＣＭＯＳ製造プロセスで製造される、請求項１に記載の電子ヒューズアレイ。
  5. 各電子ヒューズの前記不揮発性メモリ素子は、情報の不揮発性ストレージとして、磁気抵抗体、強誘電体、相変化、及び誘電体からなるグループから選択されるメカニズムを用いたメモリ素子である、請求項１に記載の電子ヒューズアレイ。
  6. 各電子ヒューズは、そのラッチの出力に接続された容量性素子を有する、請求項２に記載の電子ヒューズアレイ。
  7. 各不揮発性メモリ素子は、第１のキャパシタを含み、任意の不揮発性メモリ素子の第１のキャパシタはそれぞれ、任意の不揮発性メモリ素子のフローティングゲート型トランジスタのフローティングゲートと共通した第１プレートを有する、請求項３に記載の電子ヒューズアレイ。
  8. 各電子ヒューズの各フローティングゲート型トランジスタが、ｎＦＥＴ、ｐＦＥＴ、ＦｉｎＦＥＴ、及びマルチゲートＦＥＴからなるグループから選択されるトランジスタである、請求項３に記載の電子ヒューズアレイ。
  9. 前記フローティングゲートの電荷量が、ファウラ・ノルドハイムトンネリングを用いて変更し得るようにされた、任意のフローティングゲート型トランジスタの、請求項３に記載の電子ヒューズアレイ。
  10. 前記フローティングゲートの電荷量が、ホットエレクトロン注入を用いて変更し得るようにされた、請求項３に記載の電子ヒューズアレイ。
  11. 前記フローティングゲートの電荷量が、直接トンネリングを用いて変更し得るようにされた、請求項３に記載の電子ヒューズアレイ。
  12. 前記フローティングゲートの電荷量が、ホットホール注入を用いて変更し得るようにされた、請求項３に記載の電子ヒューズアレイ。
  13. 前記フローティングゲートの電荷量が、紫外線放射による露光を用いて変更し得るようにされた、請求項３に記載の電子ヒューズアレイ。
  14. 各不揮発性メモリ素子は第２のキャパシタをさらに含み、任意の不揮発性メモリ素子の第２のキャパシタはそれぞれ、任意の不揮発性メモリ素子のフローティングゲート型トランジスタのフローティングゲートと共通した第１プレートを有する、請求項７に記載の電子ヒューズアレイ。
  15. 各電子ヒューズにおける第１のキャパシタの第２プレートは、関連する高圧スイッチの第１出力に接続されており、各電子ヒューズにおける第２のキャパシタの第２プレートは、前記関連する高圧スイッチの第２出力に接続されている、請求項１４に記載の電子ヒューズアレイ。
  16. 再プログラム可能なヒューズ装置において、
    不規則であるが所定の構成に配列された複数の書換可能な電子ヒューズと、
    それぞれが前記複数の電子ヒューズのうち、関連する電子ヒューズに対応した複数の高圧スイッチであって、各スイッチが高圧入力端子及び１つ以上のヒューズ状態の状態設定入力端子を有する高圧スイッチと、
    データのビットを受信するよう構成された入力を有するシフトレジスタであって、複数のフリップフロップを含むとともに、各フリップフロップが、前記複数の高圧スイッチのうち、関連する高圧スイッチの前記ヒューズ状態の状態設定入力端子に接続された出力端子を有するシフトレジスタと、を備えた再プログラム可能なヒューズ装置。
  17. 前記書換可能な電子ヒューズが、対称の直列又は並列ヒューズである、請求項１６に記載の再プログラム可能なヒューズ装置。
  18. 前記書換可能な電子ヒューズが、非対称の直列又は並列ヒューズである、請求項１６に記載の再プログラム可能なヒューズ装置。
  19. 前記複数の書換可能な電子ヒューズの各ヒューズは、
    ラッチと、
    前記ラッチに接続された不揮発性メモリ素子であって、電源投入又はリセットの信号が前記ヒューズに与えられると、前記ラッチを第１の状態及び第２の状態のうちの所定の状態に整定させることのできるメモリ値にプログラムされるように構成された、不揮発性メモリ素子と、を備えた請求項１６に記載の再プログラム可能なヒューズ装置。
  20. 前記ラッチは、２つの交差接続されたインバータを有するＭＯＳラッチである、請求項１９に記載の再プログラム可能なヒューズ装置。
  21. 前記不揮発性メモリ素子は、フローティングゲートを有するフローティングゲート型トランジスタを備え、前記フローティングゲートの電荷量が前記メモリ値を決定する、請求項１９に記載の再プログラム可能なヒューズ装置。
  22. 前記不揮発性メモリ素子がＭＯＳプロセスで製造される不揮発性メモリ素子からなる、請求項１９に記載の再プログラム可能なヒューズ装置。
  23. 前記不揮発性メモリ素子は、不揮発性情報ストレージとして、磁気抵抗体、強誘電体、相変化、及び誘電体からなるグループから選択されるメカニズムを用いる、請求項１９に記載の再プログラム可能なヒューズ装置。
  24. 前記ラッチの出力に接続された容量性素子をさらに備える、請求項１９に記載の再プログラム可能なヒューズ装置。
  25. 前記不揮発性メモリ素子は前記フローティングゲート型トランジスタのフローティングゲートと共通した第１プレートを有する第１のキャパシタをさらに備える、請求項２１に記載の再プログラム可能なヒューズ装置。
  26. 前記フローティングゲート型トランジスタがＭＯＳトランジスタである、請求項２１に記載の再プログラム可能なヒューズ装置。
  27. 前記フローティングゲートの電荷量が、双方向性のファウラ・ノルドハイムトンネリングを用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  28. 前記フローティングゲートの電荷量が、ファウラ・ノルドハイムトンネリングを用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  29. 前記フローティングゲートの電荷量が、ホットエレクトロン注入を用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  30. 前記フローティングゲートの電荷量が、ホットホール注入を用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  31. 前記フローティングゲートの電荷量が、直接トンネリングを用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  32. 前記フローティングゲートの電荷量が、紫外線放射による露光を用いて変更し得るようにされた、請求項２１に記載の再プログラム可能なヒューズ装置。
  33. 前記不揮発性メモリ素子は、前記フローティングゲート型トランジスタのフローティングゲートと共通した第１プレートを有する第２のキャパシタをさらに備える、請求項２５に記載の再プログラム可能なヒューズ装置。
  34. 前記ラッチは、前記フローティングゲートの電圧が相対的に高い場合に前記第１の状態に整定し、前記フローティングゲート電圧が相対的に低い場合に前記第２の状態に整定する傾向を有する、請求項２１に記載の再プログラム可能なヒューズ装置。
  35. 前記ラッチの出力と定電圧源との間に接続された容量性素子をさらに備える、請求項３４に記載の再プログラム可能なヒューズ装置。
  36. 前記ラッチが交差接続されたインバータを備えており、
    前記交差接続されたインバータのうちの第１のインバータは、１つ以上のトランジスタを有するとともに、そのゲート幅対ゲート長の比が、前記交差接続されたインバータのうちの第２のインバータにおける１つ以上のトランジスタのゲート幅対ゲート長の比よりも大きい、請求項３４に記載の再プログラム可能なヒューズ装置。
  37. 前記ラッチが交差接続されたインバータを備えており、
    前記交差接続されたインバータのうちの第１のインバータは、１つ以上のトランジスタを有するとともに、そのチャネルドーピングレベルが、前記交差接続されたインバータのうちの第２のインバータにおける１つ以上トランジスタのチャネルドーピングレベルとは異なる、請求項３４に記載の再プログラム可能なヒューズ装置。
  38. ２つのヒューズ状態のうちの１つを与える提供手段と、
    前記提供手段に結び付いたメモリ値を制御するとともに、電源投入又はリセット信号がヒューズに与えられると、該メモリ値によって、前記提供手段が前記２つのヒューズ状態のうち、所定のヒューズ状態に整定し得るようにする制御手段と、を備えた電子ヒューズ。
  39. 前記メモリ値は、前記提供手段が前記２つのヒューズ状態のうち、どの状態に整定するかを決定する、請求項３８に記載の電子ヒューズ。
  40. 前記メモリ値は、書換可能な不揮発性メモリ素子により与えられる、請求項３９に記載の電子ヒューズ。
  41. 前記書換可能な不揮発性メモリ素子がフローティングゲート型トランジスタを備える、請求項３９に記載の電子ヒューズ。
  42. 前記メモリ値は、前記フローティングゲート型トランジスタのフローティングゲートに蓄積された電荷量により決定される、請求項４１に記載の電子ヒューズ。
  43. 再プログラム可能な電子ヒューズ装置であって、
    所定の構成に配列された複数の書換可能な電子ヒューズと、
    それぞれが前記複数の電子ヒューズのうちの関連する電子ヒューズに対応した複数の高圧スイッチであって、各スイッチが高圧入力端子及び１つ以上のヒューズ状態の状態設定入力端子を有する高圧スイッチと、を備え、
    前記複数の電子ヒューズのうち、任意の電子ヒューズが、関連する制御信号を選択して任意の電子ヒューズに接続することによりプログラムされる、再プログラム可能な電子ヒューズ装置。
  44. 複数の導体の第１バスは、初期化信号を前記電子ヒューズのアレイに送信する初期化導体をさらに備える、請求項４３に記載の装置。
  45. 前記複数のデータアウト導体は、該データアウト導体が特定の列又は行の電子ヒューズに接続されるように、列状に配置されている、請求項４３に記載の装置。
  46. 前記データアウト導体は、前記読出デコーダにより制御されるパスゲートを介して各電子ヒューズに接続されている、請求項４５に記載の装置。
  47. 各電子ヒューズに接続されたコンプリメンタリのデータアウト導体が２つある、請求項４６に記載の装置。
  48. 再プログラム可能な電子ヒューズ装置であって、
    第１の数の列と第２の数の行を有するアレイ状に配された複数の書換可能な電子ヒューズと、
    各電子ヒューズにＶｄｄ、Ｇｎｄ、高圧信号、及び中間電圧信号を供給するよう構成された第１のバス導体と、
    前記第１のバス導体に接続されたプログラムデコーダであって、アドレス情報とプログラムデータを受信し、該アドレス情報により選択された電子ヒューズを、プログラムデータにより決定される状態にプログラムするように構成されたプログラムデコーダと、
    前記電子ヒューズの出力を制御するよう構成された第２のバス導体と、
    前記第２のバス導体に接続され、アドレス入力に応じて読み取る電子ヒューズを選択するよう構成された読出デコーダと、
    電子ヒューズに格納されたデータの読出を行う前記読出デコーダ及び前記電子ヒューズに応答する複数のデータアウト導体と、を備えた再プログラム可能な電子ヒューズ装置。
  49. ２つのヒューズ状態のうちの１つを提供する、プログラマブルヒューズ素子であって、
    論理的なセット入力及びリセット入力と、
    グラウンド、Ｖｄｄ、中間電圧、及び高電圧のための電圧入力と、
    その出力の状態を示す１つ以上の出力と、を備えたプログラマブルヒューズ素子。
  50. 前記ヒューズ素子を初期化するための初期化入力をさらに備えた、請求項４９に記載のプログラマブルヒューズ素子。
  51. 前記した１つ以上の出力に関する信号の大きさが、前記した高圧の電圧入力の大きさと同程度とされ、かつ、前記セット入力及びリセット入力に関する信号の大きさが、前記した高圧の電圧入力の大きさよりも小さくされた、請求項４９に記載のプログラマブルヒューズ素子。
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