KR101963653B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR101963653B1
KR101963653B1 KR1020120051088A KR20120051088A KR101963653B1 KR 101963653 B1 KR101963653 B1 KR 101963653B1 KR 1020120051088 A KR1020120051088 A KR 1020120051088A KR 20120051088 A KR20120051088 A KR 20120051088A KR 101963653 B1 KR101963653 B1 KR 101963653B1
Authority
KR
South Korea
Prior art keywords
circuit
transistor
signal
data
gate
Prior art date
Application number
KR1020120051088A
Other languages
English (en)
Other versions
KR20120129776A (ko
Inventor
세이이치 요네다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020120051088A priority Critical patent/KR101963653B1/ko
Publication of KR20120129776A publication Critical patent/KR20120129776A/ko
Application granted granted Critical
Publication of KR101963653B1 publication Critical patent/KR101963653B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)
  • Shift Register Type Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 전원 전압의 공급의 정지 및 재개를 행하는 구성에 있어서, 휘발성의 기억 장치와 불휘발성의 기억 장치와의 사이의 데이터의 저장 및 복귀의 필요가 없는 반도체 기억 장치를 제공하는 것을 과제로 한다.
불휘발성의 반도체 기억 장치로 할 때, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분리하지 않고 구성한다. 구체적으로 반도체 기억 장치에는, 산화물 반도체를 반도체층에 가지는 트랜지스터 및 용량 소자에 접속된 데이터 보유부에 데이터를 보유하는 구성으로 한다. 그리고 데이터 보유부에 보유되는 전위는 전하를 누출하는 일 없이 데이터의 출력이 가능한 데이터 전위 보유 회로 및 전하를 누출하지 않고 데이터 보유부에 보유한 전위를 용량 소자를 통한 용량 결합에 의해 제어 가능한 데이터 전위 제어 회로로 제어된다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다. 특히 본 발명은 전원을 꺼도 기억하고 있는 논리 상태가 사라지지 않는 신호 처리 장치의 반도체 기억 장치에 관한 것이다.
중앙 연산 처리 장치(CPU：Central Processing Unit) 등의 신호 처리 장치는 그 용도에 따라 다종 다양한 구성을 가지고 있다. 신호 처리 장치는 일반적으로, 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터, 캐시 메모리 등, 각종의 기억 장치가 설치되어 있다. 레지스터는 연산 처리나 프로그램의 실행 상태의 보유 등을 위해 일시적으로 데이터 신호를 보유하는 역할을 담당하고 있다. 또한, 캐시 메모리는 연산 장치와 메인 메모리의 사이에 개재하여, 저속의 메인 메모리에 대한 액세스를 줄여 연산 처리를 고속화시키는 것을 목적으로 하여 설치된다.
신호 처리 장치에서 레지스터나 캐시 메모리 등의 기억 장치는 메인 메모리보다 고속으로 데이터 신호의 기입을 행할 필요가 있다. 따라서, 통상은 레지스터 또는 캐시 메모리로서 플립플롭 또는 SRAM(Static Random Access Memory) 등이 이용된다. 즉, 이러한 레지스터, 캐시 메모리 등에는 전원 전압의 공급이 끊어지면 데이터 신호를 소실하게 되는 휘발성의 기억 장치가 이용된다.
소비 전력을 억제하기 위해, 데이터 신호의 입출력을 행하지 않는 기간에 신호 처리 장치로의 전원 전압의 공급을 일시적으로 정지하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조). 특허문헌 1의 방법에서는, 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치를 배치하여, 전원 전압의 공급을 정지할 때, 상기 데이터 신호를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다.
일본국 특개 2010-124290호 공보
특허문헌 1에 기재된 구성에서는, 신호 처리 장치에서 전원 전압의 공급을 정지하는 동안, 휘발성의 기억 장치의 주변에 배치한 불휘발성의 기억 장치에 기억되어 있던 데이터를 기억시킬 수 있다.
그러나, 특허문헌 1에 기재된 구성에서는, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분할하여 설치하고 있다. 따라서 전원 전압의 공급을 정지할 때, 데이터를 휘발성의 기억 장치로부터 불휘발성의 기억 장치에 저장시킬 필요가 있다. 또한, 전원 전압의 공급을 재개할 때, 데이터를 불휘발성의 기억 장치로부터 휘발성의 기억 장치로 복귀시킬 필요가 있다.
상기에 설명한 과제를 감안하여, 본 발명의 일 양태는 전원 전압의 공급의 정지 및 재개를 행하는 구성에서, 휘발성의 기억 장치와 불휘발성의 기억 장치 사이의 데이터의 저장 및 복귀의 필요가 없는 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 전원 전압의 공급이 정지해도 데이터 신호의 보유를 가능하게 하는 구성에서, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분리하지 않고 구성한다. 복수단의 기억 회로를 가지는 반도체 기억 장치는 각 단의 기억 회로에서, 산화물 반도체를 반도체층에 가지는 트랜지스터 및 용량 소자를 가진다. 그리고 홀수단의 기억 회로의 트랜지스터와 짝수단의 기억 회로의 트랜지스터에 접속된 배선에 데이터를 보유하는 구성으로 한다. 그리고 배선에 보유되는 전위는 전하를 누출하지 않고 배선에 보유한 전위의 제어가 가능한 데이터 전위 보유 회로, 및 용량 소자를 통한 용량 결합에 의해 데이터 전위 제어 회로로 제어한다. 또한, 복수단의 기억 회로의 트랜지스터의 도통 상태는 게이트에 접속된 게이트 선택 신호 생성 회로에 의해 제어한다.
본 발명의 일 양태는, 기억 회로가 캐스케이드(cascade) 접속된 반도체 기억 장치에 있어서, (2m－1)단(m은 1 이상의 자연수)의 기억 회로는 제 1 단자로부터 데이터가 공급되는 제(2m－1) 트랜지스터와, 상기 제(2m－1) 트랜지스터의 제 2 단자와, 2m단의 기억 회로가 가지는 제 2m 트랜지스터의 제 1 단자와, 제(2m－1)의 용량 소자의 제 1 전극에 전기적으로 접속되고, 상기 데이터를 보유하는 제(2m－1)의 데이터 보유부와, 상기 제(2－1)의 데이터 보유부에 있어서의 전위를 보유한 상태로 상기 데이터의 출력을 행하는 제(2m－1)의 데이터 전위 보유 출력 회로와, 상기 제(2m－1)의 데이터 전위 보유 출력 회로의 출력 신호와, 제 1 용량 소자 제어 신호가 입력되고, 상기 제(2m－1)의 용량 소자의 제 2 전극의 전위를 제어하는 제(2m－1)의 데이터 전위 제어 회로를 가지고, 2m단의 기억 회로는 상기 제 2m 트랜지스터와, 상기 제 2m 트랜지스터의 제 2 단자와, (2m＋1)단의 기억 회로가 가지는 제 (2m＋1) 트랜지스터의 제 1 단자와, 제 2m 용량 소자의 제 1 전극에 전기적으로 접속되고, 상기 제 2m 트랜지스터를 통하여 공급되는 상기 데이터를 보유하는 제 2m 데이터 보유부와, 상기 제 2m 데이터 보유부에 있어서의 전위를 보유한 상태로 상기 데이터의 출력을 행하는 제 2m 데이터 전위 보유 출력 회로와, 상기 제 2m 데이터 전위 보유 출력 회로의 출력 신호와 제 2 용량 소자 제어 신호가 입력되고, 상기 제 2m 용량 소자의 제 2 전극의 전위를 제어하는 제 2m 데이터 전위 제어 회로를 가지고, 상기 제(2m－1) 트랜지스터는 제 1 게이트 제어 신호 및 제(2m－1)의 인에이블 신호가 입력되는 제(2m－1)의 게이트 선택 신호 생성 회로가 게이트에 접속되고, 이 제(2m－1)의 게이트 선택 신호 생성 회로에 의해 도통 상태 또는 비도통 상태가 제어되고, 상기 제 2m 트랜지스터는 제 2 게이트 제어 신호 및 제 2m 인에이블 신호가 입력되는 제 2m 게이트 선택 신호 생성 회로가 게이트에 접속되고, 이 제 2m 게이트 선택 신호 생성 회로에 의해 도통 상태 또는 비도통 상태가 제어되고, 상기 제(2m－1)의 데이터 보유부는 상기 제(2m－1) 트랜지스터 및 상기 제 2m 트랜지스터를 비도통 상태로 함으로써 상기 데이터를 보유하고, 상기 제 2m 데이터 보유부는 상기 제 2m 트랜지스터 및 상기 제 (2m＋1) 트랜지스터를 비도통 상태로 함으로써 상기 데이터를 보유하고, 상기 제(2m－1)의 데이터 전위 제어 회로는 상기 제(2m－1)의 데이터 전위 제어 회로의 출력 단자의 전위를 변화시켜, 상기 제(2m－1)의 용량 소자를 통한 용량 결합에 의해 상기 제(2m－1)의 데이터 보유부의 전위를 제어하고, 상기 제 2m 데이터 전위 제어 회로는 상기 제 2m 데이터 전위 제어 회로의 출력 단자의 전위를 변화시켜, 상기 제 2m 용량 소자를 통한 용량 결합에 의해 상기 제 2m 데이터 보유부의 전위를 제어하는 반도체 기억 장치이다.
본 발명의 일 양태는, 기억 회로가 캐스케이드 접속된 반도체 기억 장치에 있어서, (2m－1)단의 기억 회로는 제 1 단자로부터 데이터가 공급되는 제(2m－1) 트랜지스터와, 상기 제(2m－1) 트랜지스터의 제 2 단자와, 2m단의 기억 회로가 가지는 제 2m 트랜지스터의 제 1 단자와, 제(2m－1)의 용량 소자의 제 1 전극과, 제(2m－1)의 인버터 회로의 입력 단자에 전기적으로 접속되고, 상기 데이터를 보유하는 제(2m－1)의 데이터 보유부와. 상기 제(2m－1)의 인버터 회로의 출력 단자의 신호와, 제 1 용량 소자 제어 신호가 입력되고, 출력 단자가 상기 제(2m－1)의 용량 소자의 제 2 전극에 전기적으로 접속된 제(2m－1)의 부정 논리합 회로를 가지고, 2m단의 기억 회로는 상기 제 2m 트랜지스터와, 상기 제 2m 트랜지스터의 제 2 단자와, (2m＋1)단의 전 기억 회로가 가지는 제 (2m＋1) 트랜지스터의 제 1 단자와, 제 2m 용량 소자의 제 1 전극과, 제 2m 인버터 회로의 입력 단자에 전기적으로 접속되고, 상기 제 2m 트랜지스터를 통하여 공급되는 상기 데이터를 보유하는 제 2m 데이터 보유부와, 상기 제 2m 인버터 회로의 출력 단자의 신호와 제 2 용량 소자 제어 신호가 입력되고, 출력 단자가 상기 제 2m 용량 소자의 제 2 전극에 전기적으로 접속된 제 2m 부정 논리합 회로를 가지고, 상기 (2m－1)번째단의 기억 회로에서의 상기 제(2m－1) 트랜지스터는 제 1 게이트 제어 신호 및 제(2m－1)의 인에이블 신호가 입력되는 제(2m－1)의 게이트 선택 신호 생성 회로가 게이트에 접속되고, 이 제(2m－1)의 게이트 선택 신호 생성 회로에 의해 도통 상태 또는 비도통 상태가 제어되고, 상기 2m번째단의 기억 회로에 있어서의 상기 제 2m 트랜지스터는 제 2 게이트 제어 신호 및 제 2m 인에이블 신호가 입력되는 제 2m 게이트 선택 신호 생성 회로가 게이트에 접속되고, 이 제 2m 게이트 선택 신호 생성 회로에 의해 도통 상태 또는 비도통 상태가 제어되고, 상기 제(2m－1)의 데이터 보유부는 상기 제(2m－1) 트랜지스터 및 상기 제 2m 트랜지스터를 비도통 상태로 함으로써 상기 데이터를 보유하고, 상기 제 2m 데이터 보유부는 상기 제 2m 트랜지스터 및 상기 제 (2m＋1) 트랜지스터를 비도통 상태로 함으로써 상기 데이터를 보유하고, 상기 제(2m－1) 부정 논리합 회로는 상기 제(2m－1)의 인버터 회로의 출력 단자의 신호 및 상기 제 1 용량 소자 제어 신호에 의해 상기 제(2m－1) 부정 논리합 회로의 출력 단자의 전위를 변화시켜, 상기 제(2m－1) 용량 소자를 통한 용량 결합에 의해 상기 제(2m－1) 데이터 보유부의 전위를 제어하고, 상기 제 2m 부정 논리합 회로는 상기 제 2m 인버터 회로의 출력 단자의 신호 및 상기 제 2 용량 소자 제어 신호에 의해 상기 제 2m 부정 논리합 회로의 출력 단자의 전위를 변화시켜, 상기 제 2m 용량 소자를 통한 용량 결합에 의해 상기 제 2m 데이터 보유부의 전위를 제어하는 반도체 기억 장치이다.
본 발명의 일 양태에 있어서, 상기 제(2m－1)의 인버터 회로, 상기 제 2m 인버터 회로, 상기 제(2m－1)의 부정 논리합 회로, 상기 제 2m 부정 논리합 회로, 상기 제(2m－1)의 게이트 선택 신호 생성 회로, 상기 제 2m 게이트 선택 신호 생성 회로를 구성하는 트랜지스터는 실리콘을 반도체층에 가지는 트랜지스터인 반도체 기억 장치가 바람직하다.
본 발명의 일 양태에 있어서, 상기 실리콘을 반도체층에 가지는 트랜지스터와 상기 제(2m－1) 트랜지스터 및 제 2m 트랜지스터가 적층하여 설치되는 반도체 기억 장치가 바람직하다.
본 발명의 일 양태에 있어서, 상기 제(2m－1) 트랜지스터 및 상기 제 2m 트랜지스터는 산화물 반도체를 반도체층에 가지는 트랜지스터인 반도체 기억 장치가 바람직하다.
본 발명의 일 양태에 있어서, 상기 산화물 반도체는 In－Sn－Zn계 산화물 반도체인 반도체 기억 장치가 바람직하다.
본 발명의 일 양태에 의해, 전원 전압의 정지 및 재개를 행하는 구성에서, 휘발성의 기억 장치와 불휘발성의 기억 장치 사이의 데이터 신호의 저장 및 복귀의 필요가 없는 반도체 기억 장치를 제공할 수 있다.
도 1은 반도체 기억 장치의 회로도.
도 2는 반도체 기억 장치의 회로도.
도 3은 반도체 기억 장치의 회로도.
도 4는 반도체 기억 장치의 회로도.
도 5는 반도체 기억 장치의 동작의 타이밍 차트도.
도 6은 반도체 기억 장치의 동작을 설명한 도면.
도 7은 반도체 기억 장치의 동작을 설명한 도면.
도 8은 반도체 기억 장치의 동작을 설명한 도면.
도 9는 반도체 기억 장치의 동작의 타이밍 차트도.
도 10은 반도체 기억 장치의 회로도.
도 11은 반도체 기억 장치의 회로도.
도 12는 반도체 기억 장치의 동작의 타이밍 차트도.
도 13은 반도체 기억 장치의 동작의 타이밍 차트도.
도 14는 반도체 기억 장치의 회로도.
도 15는 반도체 기억 장치의 회로도.
도 16은 반도체 기억 장치의 회로도.
도 17은 신호 처리 장치의 블럭도.
도 18은 반도체 기억 장치를 이용한 CPU의 블럭도.
도 19는 반도체 기억 장치의 제작 공정을 나타낸 도면.
도 20은 반도체 기억 장치의 제작 공정을 나타낸 도면.
도 21은 반도체 기억 장치의 제작 공정을 나타낸 도면.
도 22는 반도체 기억 장치의 구성을 나타내는 단면도.
도 23은 트랜지스터의 구조를 나타낸 도면.
도 24는 트랜지스터의 구조를 나타낸 도면.
도 25는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명한 도면.
도 26은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 27은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 28은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 29는 계산에 이용한 트랜지스터의 단면 구조를 설명한 도면.
도 30은 본 발명의 일 양태에 관한 산화물 재료의 구조를 설명한 도면.
도 31은 본 발명의 일 양태에 관한 산화물 재료의 구조를 설명한 도면.
도 32는 본 발명의 일 양태에 관한 산화물 재료의 구조를 설명한 도면.
도 33은 산화물 반도체막을 이용한 트랜지스터 특성의 그래프.
도 34는 시료 1의 트랜지스터의 BT 시험 후의 Vgs－Ids 특성을 나타낸 도면.
도 35는 시료 2인 트랜지스터의 BT 시험 후의 Vgs－Ids 특성을 나타낸 도면.
도 36은 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸 도면.
도 37은 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 나타낸 도면.
도 38은 Ids 및 전계 효과 이동도의 Vgs 의존성을 나타낸 도면.
도 39는 기판 온도와 스레숄드 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 나타낸 도면.
도 40은 산화물 재료의 결정 구조를 설명한 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명의 구성은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 지시하는 부호는 다른 도면 간에서 공통으로 한다.
또한, 각 실시형태의 도면 등에 나타낸 각 구성의 크기, 층의 두께, 신호 파형, 또는 영역은 명료화를 위해 과장하여 표기하는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, A와 B가 접속되어 있다고 명시적으로 기재하는 경우는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
또한 본 명세서에서 이용하는 제 1, 제 2, 제 3, 내지 제 N(N은 자연수)이라는 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것은 아니라는 것을 부기한다.
(실시형태 1)
반도체 기억 장치는, 복수단의 기억 회로를 캐스케이드 접속함으로써 다(多)비트의 레지스터로서 기능하는 회로로 할 수 있다. 본 실시형태에서는, 복수단의 기억 회로를 가지는 반도체 기억 장치의 구성에 대하여 설명한다. 또한 본 실시형태에 설명하는 반도체 기억 장치는 신호 처리 장치의 기억 장치에 이용할 수 있다.
또한, CPU, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이 신호 처리 장치의 범주에 포함된다.
도 1(A)에 N 비트의 레지스터로서 기능하는 반도체 기억 장치(10)의 블럭도의 일례를 나타낸다. 도 1(A)에 나타낸 본 실시형태의 반도체 기억 장치(10)는, N단(N은 자연수)의 기억 회로(100_1) 내지 기억 회로(100_N)가 캐스케이드 접속되어, 순차로 입력한 N 비트의 데이터 신호를 출력 데이터(Q1) 내지 출력 데이터(QN)로부터 출력한다. 또한 1번째단의 기억 회로(100_1)에는 입력 단자(D)에 데이터(D)가 입력되고, 2번째단 이후의 기억 회로(100_2) 내지 기억 회로(100_N)에는 입력 단자(D)에 전의 단의 출력 신호(OUT)가 입력되는 구성이 된다.
홀수단((2m―1)단：m은 1 이상의 자연수)의 기억 회로에는, 제 1 게이트 제어 신호(Ga), 제 1 용량 소자 제어 신호(Ca)가 입력된다. 짝수단의 기억 회로(2m단：m은 1 이상의 자연수)에는, 제 2 게이트 제어 신호(Gb), 제 2 용량 소자 제어 신호(Cb)가 입력된다. 또한, 기억 회로에는 각 단의 기억 회로마다 인에이블 신호가 입력된다. 예를 들면 1번째단의 기억 회로에는 제 1 인에이블 신호, 2번째단의 기억 회로에는 제 2 인에이블 신호, (2m－1)번째단의 기억 회로에는 제(2m－1)의 인에이블 신호, 2m번째단의 기억 회로에는 제 2m 인에이블 신호, N번째단의 기억 회로에는 제 N 인에이블 신호가 입력된다.
또한, 각 단의 기억 회로에는 전원 전압을 공급하기 위한 고전원 전위(VDD)와 저전원 전위(VSS(GND))를 공급하는 배선이 접속되어 있다. 또한 본 실시형태의 구성에서는, 데이터를 보유하고 있는 타이밍에 전원 전압의 공급을 정지하더라도, 기억 회로의 내부에서는 받은 데이터(D)의 보유가 가능하고, 재차 전원 전압의 공급이 재개한 경우에 보유하고 있던 데이터(D)를 출력할 수 있다. 이 경우, 고전원 전위(VDD)가 공급되는 배선의 전위를 저전원 전위(VSS)로 전환하는 구성으로서 전원 전압의 공급의 정지와 재개를 전환하는 구성으로 하면 좋다.
또한 본 명세서에서의 신호 또는 전원 전압의 공급의 정지란, 신호 또는 전원 전압을 공급하는 배선에 신호 또는 전원 전압의 공급을 행하지 않는 것을 말한다. 또한 본 명세서에서의 신호 또는 전원 전압의 공급의 재개란, 신호 또는 전원 전압을 공급하는 배선에 신호 또는 전원 전압의 공급을 정지하고 있던 상태로부터 재차 공급을 재개하는 것을 말한다. 또 본 명세서에서의 신호의 고정이란, 예를 들면 소정의 주파수에 의해 발진되는 교류 신호를, 고전원 전위(VDD) 또는 저전원 전위(VSS)의 고정 전위의 직류 신호로 하는 것을 말한다.
다음에 구체적인 회로 구성에 대하여 설명하기 위해, 도 1(A)의 홀수단의 기억 회로의 하나인 1번째단의 기억 회로(100_1)의 회로 구성을 도 1(B)에 나타낸다. 도 1(B)에 나타낸 1번째단의 기억 회로(100_1)는 제 1 트랜지스터(111_1), 제 1 용량 소자(112_1), 제 1 데이터 전위 보유 출력 회로(113_1), 제 1 데이터 전위 제어 회로(114_1), 제 1 게이트 선택 신호 생성 회로(115_1)를 가진다.
제 1 트랜지스터(111_1)의 소스 및 드레인의 한쪽(제 1 단자)은 데이터(D)를 공급하는 데이터 신호선에 접속되어 있다. 제 1 트랜지스터(111_1)의 소스 및 드레인의 다른 한쪽(제 2 단자)은 제 1 용량 소자(112_1)의 제 1 전극 및 출력 신호(OUT)를 출력하는 출력 단자에 접속되어 있다. 제 1 트랜지스터(111_1)의 게이트는 제 1 게이트 선택 신호 생성 회로(115_1)의 출력 신호가 출력되는 배선에 접속된다. 제 1 게이트 선택 신호 생성 회로(115_1)에는, 제 1 게이트 제어 신호(Ga) 및 제 1 인에이블 신호(EN_1)가 입력된다. 또한, 제 1 트랜지스터(111_1), 제 1 용량 소자(112_1)의 제 1 전극, 출력 신호(OUT)를 출력하는 출력 단자가 접속되는 배선은 제 1 트랜지스터(111_1)를 통하여 공급되는 데이터를 보유하는 배선이며, 이하의 설명에서는 제 1 데이터 보유부(D_HOLD1)라고도 한다.
제 1 데이터 보유부(D_HOLD1)에는, 제 1 데이터 전위 보유 출력 회로(113_1)가 접속된다. 제 1 데이터 전위 보유 출력 회로(113_1)는 트랜지스터로 구성되고, 트랜지스터의 게이트에 인가되는 신호에 따른 신호의 출력을 행하는 회로이다. 제 1 데이터 전위 보유 출력 회로(113_1)로서는, 상보형의 트랜지스터로 구성되는 인버터 회로 또는 버퍼 회로가 해당된다. 신호의 입출력은 트랜지스터의 게이트 절연막으로 이루어지는 절연물을 사이에 끼운 채널 형성 영역에 의해, 전원 전압의 전위의 출력이 제어되어 행해지는 것이 된다.
제 1 용량 소자(112_1)의 제 2 전극에는, 제 1 데이터 전위 제어 회로(114_1)가 접속된다. 제 1 데이터 전위 제어 회로(114_1)는 제 1 용량 소자 제어 신호(Ca) 및 제 1 데이터 전위 보유 출력 회로(113_1)의 출력 신호에 따라, 제 1 용량 소자(112_1)의 제 2 전극의 전위를 제어하는 회로이다. 제 1 데이터 전위 제어 회로(114_1)에서 제 1 용량 소자(112_1)의 제 2 전극의 전위를 제어함으로써, 제 1 데이터 보유부(D_HOLD1)가 전기적으로 부유 상태(플로팅 상태)일 때, 제 1 용량 소자(112_1)에 의한 용량 결합에 의해, 전하를 누출시키지 않고 제 1 데이터 보유부(D_HOLD1)의 전위의 제어를 행할 수 있다.
다음에, 도 1(A)의 짝수단의 기억 회로의 하나인 2번째단의 기억 회로(100_2)의 회로 구성을 도 1(C)에 나타낸다. 도 1(C)에 나타낸 2번째단의 기억 회로(100_2)는 제 2 트랜지스터(111_2), 제 2 용량 소자(112_2), 제 2 데이터 전위 보유 출력 회로(113_2), 제 2 데이터 전위 제어 회로(114_2), 제 2 게이트 선택 신호 생성 회로(115_2)를 가진다.
제 2 트랜지스터(111_2)의 소스 및 드레인의 한쪽(제 1 단자)은 1번째단의 기억 회로(100_1)의 출력 신호(OUT)가 출력되는 출력 단자, 즉 제 1 데이터 보유부(D_HOLD1)에 접속되어 있다. 제 2 트랜지스터(111_2)의 소스 및 드레인의 다른 한쪽(제 2 단자)은 제 2 용량 소자(112_2)의 제 1 전극 및 출력 신호(OUT)가 출력되는 출력 단자에 접속되어 있다. 제 2 트랜지스터(111_2)의 게이트는 제 2 게이트 선택 신호 생성 회로(115_2)의 출력 신호가 출력되는 배선에 접속된다. 제 2 게이트 선택 신호 생성 회로(115_2)에는, 제 2 게이트 제어 신호(Gb) 및 제 2 인에이블 신호(EN_2)가 입력된다. 또한, 제 2 트랜지스터(111_2), 제 2 용량 소자(112_2)의 제 1 전극, 출력 신호(OUT)가 출력되는 출력 단자가 접속되는 배선은 제 2 트랜지스터(111_2)를 통하여 공급되는 데이터를 보유하는 배선이며, 이하의 설명에서는 제 2 데이터 보유부(D_HOLD2)라고도 한다.
제 2 데이터 보유부(D_HOLD2)에는 제 2 데이터 전위 보유 출력 회로(113_2)가 접속된다. 제 2 데이터 전위 보유 출력 회로(113_2)는 트랜지스터로 구성되고, 트랜지스터의 게이트에 인가되는 신호에 따른 신호의 출력을 행하는 회로이다. 제 2 데이터 전위 보유 출력 회로(113_2)로서는, 상보형의 트랜지스터로 구성되는 인버터 회로 또는 버퍼 회로가 해당된다. 신호의 입출력은 트랜지스터의 게이트 절연막으로 이루어지는 절연물을 사이에 끼운 채널 형성 영역에 의해, 전원 전압의 전위의 출력이 제어되어 행해지는 것이 된다.
제 2 용량 소자(112_2)의 제 2 전극에는, 제 2 데이터 전위 제어 회로(114_2)가 접속된다. 제 2 데이터 전위 제어 회로(114_2)는, 제 2 용량 소자 제어 신호(Cb) 및 제 2 데이터 전위 보유 출력 회로(113_2)의 출력 신호에 따라, 제 2 용량 소자(112_2)의 제 2 전극의 전위를 제어하는 회로이다. 제 2 데이터 전위 제어 회로(114_2)로 제 2 용량 소자(112_2)의 제 2 전극의 전위를 제어함으로써, 제 2 데이터 보유부(D_HOLD2)가 전기적으로 부유 상태(플로팅 상태)일 때, 제 2 용량 소자(112_2)에 의한 용량 결합에 의해, 전하를 누출시키지 않고 제 2 데이터 보유부(D_HOLD2)의 전위의 제어를 행할 수 있다.
또한 도 2에 나타낸 바와 같이, 3번째단의 기억 회로(100_3), 4번째단의 기억 회로(100_4)(도시하지 않음)에 대해서도, 도 1(B), 도 1(C)과 마찬가지로 도시할 수 있다. 예를 들면 도 2에 나타낸 3번째단의 기억 회로(100_3)는 같은 홀수단의 기억 회로인 1번째단의 기억 회로(100_1)와 마찬가지로 하고, 제 3 트랜지스터(111_3), 제 3 용량 소자(112_3), 제 3 데이터 전위 보유 출력 회로(113_3), 제 3 데이터 전위 제어 회로(114_3), 제 3 게이트 선택 신호 생성 회로(115_3)를 가지는 구성이 된다.
본 명세서에 있어서, 3번째단 내지 N번째단의 기억 회로(100_3) 내지 기억 회로(100_N)가 가지는 각 소자에 대하여, 「제 3」 내지 「제 N」이라고 붙여 설명을 한다. 또한 본 발명의 일 양태에서는 홀수단의 기억 회로와 짝수단의 기억 회로로 분리하여 설명할 수 있다. 이 경우, 홀수단의 기억 회로로서 1번째단의 기억 회로에서의 각 소자를 일례로 들어 설명하는 경우 「제 1」이라고 붙여 설명하고, 짝수번째단의 기억 회로로서 2번째단의 기억 회로에서의 각 소자를 일례로 들어 설명하는 경우 「제 2」라고 붙여 설명한다. 또한, 홀수단의 기억 회로의 각 소자라면, (2m―1)단의 기억 회로의 경우로 간주하고, 각 소자에 「제 1」(또는 「제 3」)이라고 붙여 설명할 수 있다. 또한, 짝수단의 기억 회로의 각 소자라면, 2m단의 기억 회로의 경우로 간주하고, 각 소자에 「제 2」(또는 「제 4」)라고 붙여 설명할 수 있다.
또한 제 1 데이터 보유부(D_HOLD1)는 도 2에도 나타낸 바와 같이, 제 1 트랜지스터(111_1), 제 2 트랜지스터(111_2), 제 1 용량 소자(112_1) 및 제 1 데이터 전위 보유 출력 회로(113_1)의 절연물에 접속되어 있고, 이 절연물을 통한 전하의 누출은 거의 없다. 제 1 데이터 보유부(D_HOLD1)에서는, 제 1 트랜지스터(111_1) 또는 제 2 트랜지스터(111_2)를 통해서만 전하의 입출력이 행해진다. 따라서, 제 1 트랜지스터(111_1) 및 제 2 트랜지스터(111_2)의 비도통 상태에서의 오프 전류를 극력 저감함으로써 제 1 데이터 보유부(D_HOLD1)에서의 전위의 보유가 가능하게 된다.
또한, 제 2 데이터 보유부(D_HOLD2)는 도 2에도 나타낸 바와 같이, 제 2 트랜지스터(111_2), 제 3 트랜지스터(111_3), 제 2 용량 소자(112_2) 및 제 2 데이터 전위 보유 출력 회로(113_2)에 접속되어 있다. 제 2 데이터 보유부(D_HOLD2)는 제 2 용량 소자(112_2) 및 제 2 데이터 전위 보유 출력 회로(113_2)의 절연물에 접속되어 있고, 이 절연물을 통한 전하의 누출은 거의 없다. 제 2 데이터 보유부(D_HOLD2)에서는 제 2 트랜지스터(111_2) 또는 제 3 트랜지스터(111_3)를 통해서만 전하의 입출력이 행해진다. 따라서, 제 2 트랜지스터(111_2) 및 제 3 트랜지스터(111_3)의 비도통 상태에서의 오프 전류를 극력 저감함으로써 제 2 데이터 보유부(D_HOLD2)에서의 전위의 보유가 가능하게 된다.
또한 제 1 데이터 보유부(D_HOLD1) 및 제 2 데이터 보유부(D_HOLD2)와 마찬가지로, 제 3 데이터 보유부(D_HOLD3)에서도 접속되는 제 3 트랜지스터(111_3)의 오프 전류를 저감함으로써 전위의 보유가 가능하게 된다.
본 실시형태에서는, 복수단의 기억 회로가 가지는 제 1 트랜지스터(111_1) 내지 제 N 트랜지스터(111_N)의 비도통 상태에서의 오프 전류를 극력 저감하기 위한 구성으로서 산화물 반도체층에 채널이 형성되는 트랜지스터를 이용한다. 또한 도면에서, 도 2에 나타낸 바와 같이, 제 1 트랜지스터(111_1) 내지 제 4 트랜지스터(111_4)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위해, OS의 부호를 붙인다.
산화물 반도체로서는, 적어도 In, Ga, Sn 및 Zn으로부터 선택된 일종 이상의 원소를 함유한다. 예를 들면, 사원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물 반도체나, 삼원계 금속의 산화물인 In－Ga－Zn계 산화물 반도체, In－Sn－Zn계 산화물 반도체, In－Al－Zn계 산화물 반도체, Sn－Ga－Zn계 산화물 반도체, Al－Ga－Zn계 산화물 반도체, Sn－Al－Zn계 산화물 반도체나, 이원계 금속의 산화물인 In－Zn계 산화물 반도체, Sn－Zn계 산화물 반도체, Al－Zn계 산화물 반도체, Zn－Mg계 산화물 반도체, Sn－Mg계 산화물 반도체, In－Mg계 산화물 반도체나, In－Ga계 산화물 반도체, 일원계 금속의 산화물인 In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들면 SiO2를 포함시켜도 좋다.
또한, 다른 원소로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, In－Ga－Zn계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물 반도체라는 의미이며, 그 조성비는 묻지 않는다. 그 밖에도 산화물 반도체막으로서 특히 In－Sn－Zn계 산화물 반도체를 이용하는 경우, 트랜지스터의 이동도를 높게 할 수 있다. 또한, In－Sn－Zn계 산화물 반도체를 이용하는 경우, 트랜지스터의 스레숄드 전압을 안정적으로 제어하는 것이 가능하다.
또한, 산화물 반도체는 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 박막을 이용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In－Zn계의 재료를 이용하는 경우, 이용하는 타겟 중의 금속 원소의 원자수비로, In：Zn = 50：1∼1：2(몰수비로 환산하면 In2O3：ZnO = 25：1∼1：4), 바람직하게는 In：Zn = 20：1∼1：1(몰수비로 환산하면 In2O3：ZnO = 10：1∼1：2), 더욱 바람직하게는 In：Zn = 1.5：1∼15：1(몰수비로 환산하면 In2O3：ZnO = 3：4∼15：2)로 한다. 예를 들면, In－Zn계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.
또한 상술한 In－Sn－Zn계 산화물 반도체를 이용하는 경우, 이용하는 타겟 중의 금속 원소의 원자수비가 In：Sn：Zn=1：1：1, 2：1：3, 1：2：2, 또는 20：45：35 등으로 하면 좋다.
이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 스레숄드값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In－Sn－Zn계 산화물 반도체에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In－Ga－Zn계 산화물 반도체를 이용하는 경우에도 벌크내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
산화물 반도체는 단결정이어도, 비단결정이어도 좋다. 비단결정의 경우, 아몰퍼스보다 높은 전계 효과 이동도를 기대할 수 있는 다결정인 것이 바람직하다. 또한, 비단결정의 경우, 아몰퍼스이어도 좋다. 또한, 아몰퍼스 중에 결정성을 가지는 부분을 포함하는 구조이어도 좋다. 또한, 산화물 반도체는 아몰퍼스이어도 좋지만, 트랜지스터에서의 전계 효과 이동도의 향상이나 신뢰성을 높이기 위해서는 산화물 반도체 중에 결정 성분을 포함하는 비아몰퍼스인 것이 보다 바람직하다.
또한 산화물 반도체는, 표면이 평탄한 것이 바람직하다. 표면이 평탄한 산화물 반도체막을 이용하여 트랜지스터를 제작했을 때, 캐리어의 계면산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 조도(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 조도를 면에 대해서 적용할 수 있도록 삼차원으로 확장한 것으로, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식 (1)로 정의된다.
[수식 1]
Figure 112012038450366-pat00001
또한, 식 (1)에서, S0는 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표시되는 4점에 의해 둘러싸이는 사각형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 평가할 수 있다.
산화물 반도체층 내의 수소를 철저하게 배제함으로써 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터는 그 오프 전류 밀도를 100 zA/μm 이하, 바람직하게는 10 zA/μm 이하, 더욱 바람직하게는 1 zA/μm 이하로 할 수 있다. 따라서, 이 오프 전류가 결정성을 가지는 실리콘을 이용한 트랜지스터의 오프 전류에 비해 현저하게 낮다. 그 결과, 제 1 트랜지스터(111_1) 내지 제 3 트랜지스터(111_3)가 비도통 상태일 때, 제 1 데이터 보유부(D_HOLD1) 및 제 2 데이터 보유부(D_HOLD2)의 전위를 장기간에 걸쳐 보유할 수 있다.
또한 본 명세서에서 설명하는 오프 전류란, 트랜지스터가 비도통 상태일 때, 소스와 드레인의 사이에 흐르는 전류를 말한다. n 채널형의 트랜지스터(예를 들면, 스레숄드 전압이 0 내지 2 V 정도)에서는 게이트와 소스와의 사이에 인가되는 전압이 부(負)의 전압인 경우에, 소스와 드레인의 사이를 흐르는 전류를 말한다.
또한, 상기에서, 산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료를 이용해도 좋다. 예를 들면, 탄화실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지갭(Eg)이 3 eV 보다 큰 반도체 재료) 등을 적용할 수 있다. 또한, 트랜지스터 대신에 MEMS 스위치 등을 이용하여 배선간의 접속을 떼어냄으로써, 제 1 데이터 보유부(D_HOLD1) 및 제 2 데이터 보유부(D_HOLD2)의 전하의 장기간의 보유를 실현하는 구성으로 해도 좋다.
다음에 도 3(A)에는, 도 1(B)에서의 제 1 데이터 전위 보유 출력 회로(113_1), 제 1 데이터 전위 제어 회로(114_1) 및 제 1 게이트 선택 신호 생성 회로(115_1)를, 구체적인 회로의 일례로 한 회로도를 나타낸다. 또한, 도 3(B)에는, 도 1(C)에서의 제 2 데이터 전위 보유 출력 회로(113_2), 제 2 데이터 전위 제어 회로(114_2) 및 제 2 게이트 선택 신호 생성 회로(115_2)를, 구체적인 회로의 일례로 한 회로도를 나타낸다. 또한, 도 4는 도 3(A) 및 도 3(B)에서 나타내는 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)를 아울러 도시한 것이다.
도 3(A)에서, 제 1 데이터 전위 보유 출력 회로(113_1)에 포함되는 회로는 제 1 인버터 회로(121_1)이다. 제 1 인버터 회로(121_1)에 의해, 제 1 데이터 보유부(D_HOLD1)의 데이터 전위를 변동시키지 않고, 이 데이터의 논리가 반전된 신호를 출력할 수 있다. 또한 제 1 인버터 회로(121_1)의 출력 신호를 이하의 설명에서 「제 1 데이터 반전 신호(INV_OUT1)」라고 부른다. 또한 도 4에서는, 제 1 데이터 반전 신호(INV_OUT1)에 대하여 도시한다. 또한 제 1 인버터 회로(121_1)에 의해 제 1 데이터 보유부(D_HOLD1)의 데이터 전위의 논리가 반전된 신호가 되기 때문에, 출력 데이터(Q1)로서 출력하는 신호는 출력 데이터용 인버터 회로(123_1)를 통하여 출력하는 구성으로 하면 좋다.
또한, 도 3(A)에서, 제 1 데이터 전위 제어 회로(114_1)에 포함되는 회로는 제 1 부정 논리합 회로(이하, 제 1 NOR 회로(122_1)라고 함)이다. 제 1 NOR 회로(122_1)는 제 1 데이터 반전 신호(INV_OUT1)와 제 1 용량 소자 제어 신호(Ca)의 부정 논리합에 의한 논리의 신호를 제 1 용량 소자(112_1)의 제 2 전극에 출력한다. 또한 제 1 데이터 보유부(D_HOLD1)가 전기적으로 부유 상태일 때, 제 1 용량 소자(112_1)의 제 2 전극의 전위를 변화시킴으로써, 제 1 트랜지스터(111_1) 및 제 2 트랜지스터(111_2)를 도통 상태로 하지 않고, 제 1 데이터 보유부(D_HOLD1)의 데이터 전위를 변동시킬 수 있다. 또한 제 1 NOR 회로(122_1)의 출력 신호를 이하의 설명에서 「제 1 NOR 출력 신호(NOR_OUT1)」라고 부른다. 또한 도 4에서는 제 1 NOR 출력 신호(NOR_OUT1)에 대하여 도시한다.
또한, 도 3(A)에서, 제 1 게이트 선택 신호 생성 회로(115_1)에 포함되는 회로는 부정 논리합 회로(이하, 제 1 게이트 선택 NOR 회로(124_1)라고 함)이다. 제 1 게이트 선택 NOR 회로(124_1)는 제 1 게이트 제어 신호(Ga)와 제 1 인에이블 신호(EN_1)의 부정 논리합에 의한 논리의 신호를 제 1 트랜지스터(111_1)의 게이트에 출력한다. 제 1 게이트 선택 NOR 회로(124_1)의 출력 신호의 전위에 따라, 제 1 트랜지스터(111_1)의 도통 상태 또는 비도통 상태가 제어된다. 또한 제 1 게이트 선택 NOR 회로(124_1)의 출력 신호를 이하의 설명에서 「제 1 게이트 선택 신호(Gate_1)」라고 부른다. 또한 도 4에서는, 제 1 게이트 선택 신호(Gate_1)에 대하여 도시한다.
다음에 도 3(B)에서, 제 2 데이터 전위 보유 출력 회로(113_2)에 포함되는 회로는 제 2 인버터 회로(121_2)이다. 제 2 인버터 회로(121_2)에 의해, 제 2 데이터 보유부(D_HOLD2)의 데이터 전위를 변동시키지 않고, 이 데이터의 논리가 반전된 신호를 출력할 수 있다. 또한 제 2 인버터 회로(121_2)의 출력 신호를 이하의 설명에서 「제 2 데이터 반전 신호(INV_OUT2)」라고 부른다. 또한 도 4에서는 제 2 데이터 반전 신호(INV_OUT2)에 대하여 도시한다. 또한 제 2 인버터 회로(121_2)에 의해 제 2 데이터 보유부(D_HOLD2)의 데이터 전위의 논리가 반전된 신호가 되기 때문에, 출력 데이터(Q2)로서 출력하는 신호는 출력 데이터용 인버터 회로(123_2)를 통하여 출력하는 구성으로 하면 좋다.
또한, 도 3(B)에서, 제 2 데이터 전위 제어 회로(114_2)에 포함되는 회로는 제 2 부정 논리합 회로(이하, 제 2 NOR 회로(122_2)라고 함)이다. 제 2 NOR 회로(122_2)는 제 2 데이터 반전 신호(INV_OUT2)와 제 2 용량 소자 제어 신호(Cb)의 부정 논리합에 의한 논리의 신호를 제 2 용량 소자(112_2)의 제 2 전극에 출력한다. 또한 제 2 데이터 보유부(D_HOLD2)가 전기적으로 부유 상태일 때, 제 2 용량 소자(112_2)의 제 2 전극의 전위를 변화시킴으로써, 제 2 트랜지스터(111_2) 및 제 3 트랜지스터(111_3)를 도통 상태로 하지 않고, 제 2 데이터 보유부(D_HOLD2)의 데이터 전위를 변동시킬 수 있다. 또한, 제 2 NOR 회로(122_2)의 출력 신호를 이하의 설명에서 「제 2 NOR 출력 신호(NOR_OUT2)」라고 부른다. 또한 도 4에서는 제 2 NOR 출력 신호(NOR_OUT2)에 대하여 도시한다.
또한, 도 3(B)에서, 제 2 게이트 선택 신호 생성 회로(115_2)에 포함되는 회로는 부정 논리합 회로(이하, 제 2 게이트 선택 NOR 회로(124_2)라고 함)이다. 제 2 게이트 선택 NOR 회로(124_2)는 제 2 게이트 제어 신호(Gb)와 제 2 인에이블 신호(EN_2)의 부정 논리합에 의한 논리의 신호를 제 2 트랜지스터(111_2)의 게이트에 출력한다. 제 2 게이트 선택 NOR 회로(124_2)의 출력 신호의 전위에 따라, 제 2 트랜지스터(111_2)의 도통 상태 또는 비도통 상태가 제어된다. 또한 제 2 게이트 선택 NOR 회로(124_2)의 출력 신호를 이하의 설명에서 「제 2 게이트 선택 신호(Gate_2)」라고 부른다. 또한 도 4에서는 제 2 게이트 선택 신호(Gate_2)에 대하여 도시한다.
도 3(A), 도 3(B)에 나타낸 제 1 인버터 회로(121_1), 제 2 인버터 회로(121_2), 출력 데이터용 인버터 회로(123_1) 및 출력 데이터용 인버터 회로(123_2)는 예를 들면, p 채널형 트랜지스터와 n 채널형 트랜지스터를 조합한 회로 구성을 이용하면 좋다.
도 3(A), 도 3(B)에 나타낸 제 1 NOR 회로(122_1) 및 제 2 NOR 회로(122_2), 제 1 게이트 선택 NOR 회로(124_1) 및 제 2 게이트 선택 NOR 회로(124_2)는 예를 들면, p 채널형 트랜지스터와 n 채널형 트랜지스터를 조합한 회로 구성을 이용하면 좋다.
또한, 도 3(A), 도 3(B)에 나타낸 제 1 인버터 회로(121_1), 제 2 인버터 회로(121_2), 출력 데이터용 인버터 회로(123_1), 출력 데이터용 인버터 회로(123_2), 제 1 NOR 회로(122_1) 및 제 2 NOR 회로(122_2), 제 1 게이트 선택 NOR 회로(124_1) 및 제 2 게이트 선택 NOR 회로(124_2)를 구성하는 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다.
다음에 반도체 기억 장치가 N 비트의 데이터 신호를 보유하고, 출력할 때의 동작에 대하여 설명한다. 도 5에는 도 4에 나타낸 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)에 H 신호(데이터 '1')의 데이터 신호가 입력되고, 이 데이터 신호를 보유할 때의 타이밍 차트도를 나타내고, 이 타이밍 차트도를 참조하여 반도체 기억 장치의 동작을 설명한다. 도 5의 타이밍 차트도에서, D, Ga, Gb, Ca, Cb, EN_1, EN_2, EN_3, D_HOLD1, INV_OUT1, NOR_OUT1, D_HOLD2, INV_OUT2, NOR_OUT2, Q1 및 Q2는, 도 4에 설명한 입출력 신호, 각 단자 및 각 배선의 전위에 대응한다. 또한, 도 5에 나타낸 타이밍 차트도에서는, 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)가 취할 수 있는 복수 상태에 대하여 설명하기 위해, 도 6 내지 도 8을 이용하여 기간(t1) 내지 기간(t6)의 복수의 기간을 나타낸다.
또한, 이하에 나타낸 도 5의 동작의 설명에서는, 각 트랜지스터의 도전형 및 논리 회로를 도 4에 나타낸 구성으로서 설명한다. 또한 이하에 나타내는 동작의 설명은 이것에 한정되지 않고, 각 트랜지스터의 도통 상태가 같은 동작이 되면, 적절히 각 트랜지스터의 도전성, 논리 회로의 조합 및 각 제어 신호의 전위를 설정할 수 있다. 또한, 각 신호는, H 신호(고전원 전위(VDD)) 및 L 신호(저전원 전위(VSS))로 나타낼 수 있다. 또한, 이하의 설명에서, 용량 결합에 의해 상승하는 제 1 데이터 보유부(D_HOLD1) 및 제 2 데이터 보유부(D_HOLD2)의 전위를, 「H' 전위」(2VDD라고도 함)라고 표시하여 설명하는 것으로 한다. 또한 도 5 내지 도 8의 설명에서, 제 1 데이터 보유부(D_HOLD1) 및 제 2 데이터 보유부(D_HOLD2)의 전위는 초기 상태로서 L 신호라고 한다.
또한, 타이밍 차트도의 설명에서는 각 신호를 H 신호 및 L 신호로 설명하고 있지만, H 신호 및 L 신호의 전위는 각 신호에서 다른 구성으로 해도 좋다. 예를 들면 제 1 게이트 제어 신호(Ga) 및 제 2 게이트 제어 신호(Gb), 및 제 1 인에이블 신호(EN_1) 내지 제 N 인에이블 신호(EN_N)의 H 신호, 및 제 1 게이트 선택 NOR 회로(124_1) 내지 제 N 게이트 선택 NOR 회로(124_N)의 출력 신호의 전위는 데이터 신호(D)의 H 신호의 전위보다 크게 해 둠으로써, 제 1 트랜지스터(111_1) 내지 제 N 트랜지스터(111_N)에서의 스레숄드 전압분의 전위의 저하를 억제할 수 있다.
도 5의 기간(t1)의 동작에 대하여 설명한다. 기간(t1)은 데이터 신호선으로부터 H 신호의 데이터를 제 1 데이터 보유부(D_HOLD1)에 전송하는 기간이다.
기간(t1)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태, 및 전류의 흐름을 점선 화살표로 가시화한 도면을 도 6(A)에 나타낸다. 또한 도 6 내지 도 8의 설명에서, 도통 상태를 나타내는 트랜지스터에는 「ON」, 비도통 상태를 나타내는 트랜지스터에는 「OFF」를 붙인다. 또한, 도 6 내지 도 8의 설명에서, 입출력 신호 및 각 배선의 전위에 대하여 H 신호에 대응하는 「H」, L 신호에 대응하는 「L」을 아울러 붙인다.
기간(t1)에서는, 제 1 게이트 제어 신호(Ga)를 L 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 함으로써 제 1 게이트 선택 신호(Gate_1)를 H 신호로 하고, 제 1 트랜지스터(111_1)를 도통 상태로 한다. 그리고 데이터 신호선으로부터 H 신호를 제 1 데이터 보유부(D_HOLD1)에 전송한다. 또한, 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 하고, 제 2 트랜지스터(111_2)를 비도통 상태로 한다. 그리고 제 2 데이터 보유부(D_HOLD2)의 전위는 L 신호인 채로 한다. 또한, 제 1 게이트 제어 신호(Ga)를 L 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써 제 3 게이트 선택 신호(Gate_3)를 H 신호로 하고, 제 3 트랜지스터(111_3)를 도통 상태로 한다.
기간(t1)에서, 제 1 데이터 보유부(D_HOLD1)가 H 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 H 신호가 된다. 또한, 제 2 데이터 보유부(D_HOLD2)가 L 신호일 때, 제 2 데이터 반전 신호(INV_OUT2)는 H 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 L 신호가 된다.
기간(t1)에서는, 제 1 용량 소자 제어 신호(Ca)를 H 신호로 하고, 제 1 NOR 회로(122_1)에는 H 신호와 L 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 L 신호가 된다. 또한, 기간(t1)에서는 제 2 용량 소자 제어 신호(Cb)를 L 신호로 하고, 제 2 NOR 회로(122_2)에는 L 신호와 H 신호가 입력된다. 그 결과, 제 2 NOR 출력 신호(NOR_OUT2)는 L 신호가 된다.
다음에, 도 5의 기간(t2)의 동작에 대하여 설명한다. 기간(t2)은 H 신호의 데이터를 제 1 데이터 보유부(D_HOLD1)에서 보유하는 기간이다.
기간(t2)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태를 도 6(B)에 나타낸다.
기간(t2)에서는, 제 1 게이트 제어 신호(Ga)를 H 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 함으로써 제 1 게이트 선택 신호(Gate_1)를 L 신호로 하고, 제 1 트랜지스터(111_1)를 비도통 상태로 한다. 그리고 제 1 데이터 보유부(D_HOLD1) 및 데이터 신호선의 전위는 H 신호인 채로 한다. 또한 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 하고, 제 2 트랜지스터(111_2)를 비도통 상태로 한다. 그리고 제 2 데이터 보유부(D_HOLD2)의 전위는 L 신호인 채로 한다. 또한 제 1 게이트 제어 신호(Ga)를 H 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써 제 3 게이트 선택 신호(Gate_3)를 L 신호로 하고, 제 3 트랜지스터(111_3)를 비도통 상태로 한다.
기간(t2)에서, 제 1 데이터 보유부(D_HOLD1)가 H 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 H 신호가 된다. 또한, 제 2 데이터 보유부(D_HOLD2)가 L 신호일 때, 제 2 데이터 반전 신호(INV_OUT2)는 H 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 L 신호가 된다.
기간(t2)에서는 제 1 용량 소자 제어 신호(Ca)를 H 신호로 하고, 제 1 NOR 회로(122_1)에는 H 신호와 L 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 L 신호가 된다. 또한, 기간(t2)에서는 제 2 용량 소자 제어 신호(Cb)를 L 신호로부터 H 신호로 전환하고, 제 2 NOR 회로(122_2)에는 L 신호와 H 신호, 또는 H 신호와 H 신호가 입력된다. 그 결과, 제 2 NOR 출력 신호(NOR_OUT2)는 L 신호가 된다.
다음에 도 5의 기간(t3)의 동작에 대하여 설명한다. 기간(t3)은 제 1 데이터 보유부(D_HOLD1)의 H 신호를 제 2 데이터 보유부(D_HOLD2)에 전송하는 기간이다.
기간(t3)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태, 및 전류의 흐름을 점선 화살표로 가시화한 도면을 도 7(A)에 나타낸다.
기간(t3)에서는, 먼저 제 1 게이트 제어 신호(Ga)를 H 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 함으로써 제 1 게이트 선택 신호(Gate_1)를 L 신호로 하고, 또한 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 함으로써 제 1 트랜지스터(111_1) 및 제 2 트랜지스터(111_2)를 비도통 상태로 하고, 제 1 데이터 보유부(D_HOLD1)를 전기적으로 부유 상태로 한다. 이때, 제 1 용량 소자(112_1)를 통한 용량 결합에 의해 제 1 데이터 보유부(D_HOLD1)의 전위는 H' 신호로 상승한다. 다음에 기간(t3)에서는, 제 2 게이트 제어 신호(Gb)를 H 신호로부터 L 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로부터 H 신호로 함으로써 제 2 트랜지스터(111_2)를 비도통 상태로부터 도통 상태로 한다. 이때, 제 1 데이터 보유부(D_HOLD1)의 전하가 제 2 데이터 보유부(D_HOLD2)로 이동하고, 제 1 데이터 보유부(D_HOLD1)에서는 H' 신호로부터 H 신호가 되고, 제 2 데이터 보유부(D_HOLD2)의 전위에서는 L 신호로부터 H 신호가 된다.
또한, 기간(t3)에서는, 제 1 게이트 제어 신호(Ga)를 H 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써 제 3 게이트 선택 신호(Gate_3)를 L 신호로 하고, 제 3 트랜지스터(111_3)를 비도통 상태로 한다.
기간(t3)에서, 제 1 데이터 보유부(D_HOLD1)가 H 신호 또는 H' 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 H 신호가 된다. 또한 제 2 데이터 보유부(D_HOLD2)가 L 신호로부터 H 신호로 전환될 때, 제 2 데이터 반전 신호(INV_OUT2)는 H 신호로부터 L 신호로 전환된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 L 신호로부터 H 신호로 전환된다.
기간(t3)에서는, 제 1 용량 소자 제어 신호(Ca)를 L 신호로 하고, 제 1 NOR 회로(122_1)에는 모두 L 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 L 신호로부터 H 신호로 전환된다. 따라서 상술한 바와 같이, 전기적으로 부유 상태의 제 1 데이터 보유부(D_HOLD1)의 전위가 제 1 용량 소자(112_1)를 통한 용량 결합에 의해, H' 신호로 상승한다. 또한, 기간(t3)에서는, 제 2 용량 소자 제어 신호(Cb)를 H 신호로 하고, 제 2 NOR 회로(122_2)에는 L 신호와 H 신호, 또는 H 신호와 H 신호가 입력된다. 그 결과, 제 2 NOR 출력 신호(NOR_OUT2)는 L 신호가 된다.
다음에 도 5의 기간(t4)의 동작에 대하여 설명한다. 기간(t4)은 H 신호의 데이터를 제 2 데이터 보유부(D_HOLD2)에서 보유하는 기간이다.
기간(t4)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태를 도 7(B)에 나타낸다.
기간(t4)에서는, 제 1 게이트 제어 신호(Ga)를 H 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 함으로써 제 1 게이트 선택 신호(Gate_1)를 L 신호로 하고, 제 1 트랜지스터(111_1)를 비도통 상태로 한다. 그리고 제 1 데이터 보유부(D_HOLD1)의 전위는 H 신호인 채로 한다. 또한, 제 2 게이트 제어 신호(Gb)를 L 신호로부터 H 신호로 전환하고, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 H 신호로부터 L 신호로 전환하고, 제 2 트랜지스터(111_2)를 도통 상태로부터 비도통 상태로 한다. 그리고 제 2 데이터 보유부(D_HOLD2)의 전위는 H 신호인 채로 한다. 또 제 1 게이트 제어 신호(Ga)를 H 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써 제 3 게이트 선택 신호(Gate_3)를 L 신호로 하고, 제 3 트랜지스터(111_3)를 비도통 상태로 한다.
기간(t4)에서, 제 1 데이터 보유부(D_HOLD1)가 H 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 H 신호가 된다. 또한, 제 2 데이터 보유부(D_HOLD2)가 H 신호일 때, 제 2 데이터 반전 신호(INV_OUT2)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 H 신호가 된다.
기간(t4)에서는, 제 1 용량 소자 제어 신호(Ca)를 L 신호로 하고, 제 1 NOR 회로(122_1)에는 모두 L 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 H 신호가 된다. 또한, 기간(t4)에서는, 제 2 용량 소자 제어 신호(Cb)를 H 신호로 하고, 제 2 NOR 회로(122_2)에는 H 신호와 L 신호가 입력된다. 그 결과, 제 2 NOR 출력 신호(NOR_OUT2)는 L 신호가 된다.
다음에 도 5의 기간(t5)의 동작에 대하여 설명한다. 기간(t5)은 제 1 데이터 보유부(D_HOLD1)의 H 신호의 데이터를 제 1 용량 소자(112_1)를 통한 용량 결합을 이용하여 L 신호로 하강시키는 기간이다.
기간(t5)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태를 도 8(A)에 나타낸다.
기간(t5)에서는, 제 1 게이트 제어 신호(Ga)를 H 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 함으로써 제 1 게이트 선택 신호(Gate_1)를 L 신호로 하고, 또한, 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 하고, 제 1 트랜지스터(111_1) 및 제 2 트랜지스터(111_2)를 비도통 상태로 하고, 제 1 데이터 보유부(D_HOLD1)를 전기적으로 부유 상태로 한다. 이때, 제 1 용량 소자(112_1)를 통한 용량 결합에 의해 제 1 데이터 보유부(D_HOLD1)의 전위는 L 신호로 하강한다.
또한, 기간(t5)에서는, 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 하고, 또한 제 1 게이트 제어 신호(Ga)를 H 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써 제 3 게이트 선택 신호(Gate_3)를 L 신호로 하고, 제 2 트랜지스터(111_2) 및 제 3 트랜지스터(111_3)를 비도통 상태로 하고, 제 2 데이터 보유부(D_HOLD2)를 전기적으로 부유 상태로 한다. 이때, 제 2 용량 소자(112_2)를 통한 용량 결합에 의해 제 2 데이터 보유부(D_HOLD2)의 전위는 H' 신호로 상승한다.
기간(t5)에서, 제 1 데이터 보유부(D_HOLD1)가 L 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 H 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 L 신호가 된다. 또한 제 2 데이터 보유부(D_HOLD2)가 H 신호로부터 H' 신호로 전환될 때, 제 2 데이터 반전 신호(INV_OUT2)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 H 신호가 된다.
기간(t5)에서는, 제 1 용량 소자 제어 신호(Ca)를 H 신호로 하고, 제 1 NOR 회로(122_1)에는 모두 H 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 기간(t4)에서의 H 신호로부터 L 신호로 전환된다. 따라서 상술한 바와 같이, 전기적으로 부유 상태의 제 1 데이터 보유부(D_HOLD1)의 전위가 제 1 용량 소자(112_1)를 통한 용량 결합에 의해, L 신호로 하강한다. 또한, 기간(t5)에서는 제 2 용량 소자 제어 신호(Cb)를 H 신호로부터 L 신호로 전환한다. 그 결과, 제 2 NOR 회로(122_2)에서는 L 신호와 H 신호가 입력되는 상태로부터, 모두 L 신호가 입력되는 상태로 전환된다. 따라서 상술한 바와 같이, 전기적으로 부유 상태의 제 2 데이터 보유부(D_HOLD2)의 전위가 제 2 용량 소자(112_2)를 통한 용량 결합에 의해, H' 신호로 상승한다.
다음에 도 5의 기간(t6)의 동작에 대하여 설명한다. 기간(t6)은 제 2 데이터 보유부(D_HOLD2)의 H 신호를 출력 신호(OUT)로부터 출력시키는 기간이다.
기간(t6)에서의 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)의 트랜지스터의 도통 상태, 및 전류의 흐름을 점선 화살표로 가시화한 도면을 도 8(B)에 나타낸다.
기간(t6)에서는, 제 1 게이트 제어 신호(Ga)를 L 신호, 제 1 인에이블 신호(EN_1)를 L 신호로 하여 제 1 게이트 선택 신호(Gate_1)를 H 신호로 함으로써 제 1 트랜지스터(111_1)를 도통 상태로 한다. 그리고 데이터 신호선으로부터 L 신호를 제 1 데이터 보유부(D_HOLD1)에 전송한다. 또한, 제 2 게이트 제어 신호(Gb)를 H 신호, 제 2 인에이블 신호(EN_2)를 L 신호로 함으로써 제 2 게이트 선택 신호(Gate_2)를 L 신호로 하여 제 2 트랜지스터(111_2)를 비도통 상태로 한다. 또한, 제 1 게이트 제어 신호(Ga)를 L 신호, 제 3 인에이블 신호(EN_3)를 L 신호로 함으로써, 제 3 게이트 선택 신호(Gate_3)를 H 신호로 하여 제 3 트랜지스터(111_3)를 도통 상태로 한다. 또한 기간(t5)으로부터 기간(t6)으로 전환될 때, 제 2 데이터 보유부(D_HOLD2)의 전하가 제 3 트랜지스터(111_3)측으로 이동하고, 제 2 데이터 보유부(D_HOLD2)의 전위는 H' 신호로부터 H 신호가 된다.
기간(t6)에서, 제 1 데이터 보유부(D_HOLD1)가 L 신호일 때, 제 1 데이터 반전 신호(INV_OUT1)는 H 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_1)로부터 출력되는 출력 데이터(Q1)는 L 신호가 된다. 또한 제 2 데이터 보유부(D_HOLD2)가 H' 신호로부터 H 신호로 전환될 때, 제 2 데이터 반전 신호(INV_OUT2)는 L 신호가 된다. 그리고 출력 데이터용 인버터 회로(123_2)로부터 출력되는 출력 데이터(Q2)는 H 신호가 된다.
기간(t6)에서는, 제 1 용량 소자 제어 신호(Ca)를 H 신호로 하고, 제 1 NOR 회로(122_1)에는 모두 H 신호가 입력된다. 그 결과, 제 1 NOR 출력 신호(NOR_OUT1)는 L 신호가 된다. 또한, 기간(t6)에서는 제 2 용량 소자 제어 신호(Cb)를 L 신호로 한다. 그 결과, 제 2 NOR 회로(122_2)에서는 모두 L 신호가 입력되는 상태가 된다. 그 결과, 제 2 NOR 출력 신호(NOR_OUT2)는 H 신호가 된다.
이상이, 1번째단의 기억 회로(100_1) 및 2번째단의 기억 회로(100_2)가 데이터 신호를 보유하고, 출력할 때의 동작의 설명이다.
본 발명의 일 양태는, 불휘발성의 반도체 기억 장치로 할 때, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분리하지 않고 구성할 수 있다. 그리고 반도체 기억 장치에는 산화물 반도체를 반도체층에 가지는 트랜지스터 및 용량 소자에 접속된 데이터 보유부에 데이터 신호를 보유하는 구성으로 할 수 있다. 그 결과, 데이터 보유부에 보유되는 전위는 전하를 누출하지 않고 배선에 보유한 전위의 제어가 가능한 데이터 전위 보유 회로 및 전하를 누출하지 않고 데이터 보유부에 보유한 전위를 용량 소자를 통한 용량 결합에 의해 제어 가능한 데이터 전위 제어 회로에서 제어할 수 있고, 데이터 신호의 보유 및 출력을 가능하게 할 수 있다.
또한 도 4에 나타낸 기억 회로(100_1) 및 기억 회로(100_2)는 도 5와는 다른 동작으로 하는 것도 가능하다. 예를 들면 도 9에 나타낸 타이밍 차트도와 같이 하여 동작시키는 것도 가능하다. 도 9에 나타낸 바와 같이, 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb), 제 1 용량 소자 제어 신호(Ca) 및 제 2 용량 소자 제어 신호(Cb)의 토글 동작을 도 5와 다르게 해도, 데이터 신호의 보유 및 출력을 할 수 있다.
다음에 본 실시형태에서의 반도체 기억 장치를 동작시킬 때에, 전원 전압의 공급의 정지 및 재개를 행할 때의 동작에 대하여 도 10 내지 도 13을 이용하여 설명한다. 구체적으로는 도 1(A)에서의 N단의 기억 회로를 가지는 반도체 기억 장치를 도 10에 나타낸 바와 같은 4단의 캐스케이드 접속으로 한 기억 회로(100_1 내지 100_4)에 의한 구성으로서 설명한다. 또한 도 10에서는, 4번째단의 기억 회로(100_4)의 출력 단자에 데이터 신호를 보유하기 위한 산화물 반도체층에 채널이 형성되는 트랜지스터(400)를 형성하는 구성에 대하여 나타내고 있지만, 다른 한단, 즉 5번째단이 되는 기억 회로를 형성하는 구성으로 해도 좋다. 또한 도 10에 나타낸 구성에서는 고전원 전위(VDD)를 공급하기 위한 배선에, 고전원 전위(VDD) 및 저전원 전위(VSS)에 접속된 인버터 회로(401)를 설치하고, 각 기억 회로(100_1 내지 100_4)에는 인버터 회로(401)를 통하여, 고전원 전위(VDD)와 저전원 전위(VSS)를 선택 신호(SigA)에 의해 전환하여 인가하는 구성으로 하면 좋다.
다음에 도 10에 나타낸 4단의 캐스케이드 접속으로 한 기억 회로(100_1 내지 100_4)를 가지는 반도체 기억 장치에, 4 비트의 데이터를 보유시키는 경우의 동작에 대하여 도 12의 타이밍 차트도를 이용하여 설명한다. 그리고 도 10에 나타낸 4단의 캐스케이드 접속으로 한 기억 회로(100_1 내지 100_4)를 가지는 반도체 기억 장치의 전원 전압의 공급의 정지 및 재개를 행할 때의 동작에 대하여 도 13의 타이밍 차트도를 이용하여 설명한다.
또한, 전원 전압의 공급의 정지 및 재개를 행할 때의 동작에 대하여 설명하는 도 12 및 도 13의 타이밍 차트도에서는, 기억 회로(100_1)에서의 제 1 데이터 보유부(D_HOLD1)의 전위를 도 11에 나타낸 바와 같이 D_HOLD1로서 나타낸다. 또한, 기억 회로(100_2)에서의 제 2 데이터 보유부(D_HOLD2)의 전위를 도 11에 나타낸 바와 같이 D_HOLD2로서 나타낸다. 또한, 기억 회로(100_3)에서의 제 3 데이터 보유부(D_HOLD3)의 전위를 도 11에 나타낸 바와 같이 D_HOLD3으로서 나타낸다. 또한, 기억 회로(100_4)에서의 제 4 데이터 보유부(D_HOLD4)의 전위를 도 11에 나타낸 바와 같이 D_HOLD4로서 나타낸다. 또한 도 11에서는 도 10에 나타낸 트랜지스터(400)의 게이트에 NOR 회로를 설치하여 트랜지스터(400)를 제어하는 구성에 대하여 나타낸다.
또한 도 12 및 도 13에 나타낸 타이밍 차트도에서, 4 비트의 레지스터에 기억시키는 데이터로서 「1, 1, 0, 1」의 데이터 신호를 이용한다. 본 실시형태의 설명에서는, 1번째 비트가 되는 데이터 '1'에 상당하는 H 신호는 기억 회로(100_1)에서의 제 1 데이터 보유부(D_HOLD1)에 보유한다. 또한, 2번째 비트가 되는 데이터 '1'에 상당하는 H 신호는 기억 회로(100_2)에서의 제 2 데이터 보유부(D_HOLD2)에 보유한다. 또한, 3번째 비트가 되는 데이터 '0'에 상당하는 L 신호는 기억 회로(100_3)에서의 제 3 데이터 보유부(D_HOLD3)에 보유한다. 또한, 4번째 비트가 되는 데이터 '1'에 상당하는 H 신호는 기억 회로(100_4)에서의 제 4 데이터 보유부(D_HOLD4)에 보유한다.
도 12에 나타낸 타이밍 차트도에서는 4단의 기억 회로로 구성되는 4 비트의 레지스터에, 도 5 내지 도 8에 설명한 동작을 반복하여 입력되는 데이터 「1, 1, 0, 1」의 보유를 행한다. 데이터가 보유된 데이터 보유부에 대해서는, 새롭게 데이터 신호가 입력되지 않도록 데이터 신호 입력 후의 기억 회로를 연결하는 트랜지스터에 입력하는 인에이블 신호를 H 신호로 전환함으로써, 트랜지스터의 도통 상태를 제어한다.
예를 들면, 제 5 인에이블 신호(EN_5)는 트랜지스터(400)를 비도통 상태로 하고, 제 4 데이터 보유부(D_HOLD4)에서 데이터 신호의 전위를 보유하기 위해 H 신호로 해 둔다. 제 5 인에이블 신호(EN_5)를 H 신호로 하는 기간은 트랜지스터(400)를 비도통 상태로 할 수 있다.
또한, 제 4 인에이블 신호(EN_4)는 4번째 비트가 되는 데이터 '1'에 상당하는 H 신호가 제 4 데이터 보유부(D_HOLD4)에 보유된 후에, H 신호로 한다. 그리고 제 4 트랜지스터(111_4)를 비도통 상태로 해 둔다. 그 결과 전원 전압의 공급의 유무에 상관없이, 제 4 데이터 보유부(D_HOLD4)에서 데이터 신호의 보유를 할 수 있다.
또한, 제 3 인에이블 신호(EN_3)는 3번째 비트가 되는 데이터 '0'에 상당하는 L 신호가 제 3 데이터 보유부(D_HOLD3)에 보유된 후에, H 신호로 한다. 그리고 제 3 트랜지스터(111_3)를 비도통 상태로 해 둔다. 그 결과 전원 전압의 공급에 유무에 상관없이, 제 3 데이터 보유부(D_HOLD3)에서 데이터 신호의 보유를 할 수 있다.
또한, 제 2 인에이블 신호(EN_2)는 2번째 비트가 되는 데이터 '1'에 상당하는 H 신호가 제 2 데이터 보유부(D_HOLD2)에 보유된 후에, H 신호로 한다. 그리고 제 2 트랜지스터(111_2)를 비도통 상태로 해 둔다. 그 결과 전원 전압의 공급에 유무에 상관없이, 제 2 데이터 보유부(D_HOLD2)에서 데이터 신호의 보유를 할 수 있다.
또한, 제 1 인에이블 신호(EN_1)는 1번째 비트가 되는 데이터 '1'에 상당하는 H 신호가 제 1 데이터 보유부(D_HOLD1)에 보유된 후에, H 신호로 한다. 그리고 제 1 트랜지스터(111_1)를 비도통 상태로 해 둔다. 그 결과 전원 전압의 공급에 유무에 상관없이, 제 1 데이터 보유부(D_HOLD1)에서 데이터 신호의 보유를 할 수 있다.
또한 데이터 신호는 데이터 신호선보다 4번째 비트의 H 신호, 3번째 비트의 L 신호, 2번째 비트의 H 신호, 1번째 비트의 H 신호의 순으로, 제 1 게이트 제어 신호(Ga)가 L 신호가 되는 타이밍에 동기하여 입력하는 구성으로 하는 예를 나타내고 있다.
이상이, 4단의 기억 회로로 구성되는 4 비트의 레지스터에 데이터를 보유시키는 동작의 설명이다. 또한 도 12에 나타낸 바와 같이 전원 전압의 공급의 정지 및 재개가 없는, 데이터 신호의 보유에 관한 기간을 통상 동작 기간(T_ON)이라고 한다.
다음에 전원 전압의 공급을 정지할 때의 동작 및 전원 전압의 공급 정지시의 동작에 대하여 도 13의 타이밍 차트도를 이용하여 설명한다. 도 13에서는 전원 전압이 공급되는 통상 동작 기간을 T_ON로 하고, 전원 전압의 공급을 정지하는 기간을 T_OFF로 하고, 전원 전압의 공급을 재개하여 재차 통상 동작 기간(T_ON)이 될 때까지의 기간을 T_set로 나누어 설명한다.
도 13에 나타낸 기간(T_ON)에 대해서는, 도 12에 설명한 동작과 마찬가지이므로, 여기에서는 설명을 생략한다.
다음에 도 13에 나타낸 기간(T_OFF)에서의 동작에 대하여 설명한다.
기간(T_OFF)에서는, 우선 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb)를 H 신호로 고정한다. 그러면, 각 단의 기억 회로에서의 게이트 선택 신호 생성 회로의 출력 신호가 L 신호가 되고, 각 단의 기억 회로에서의 제 1 트랜지스터(111_1) 내지 제 4 트랜지스터(111_4)가 일제히 비도통 상태가 되고, 제 1 데이터 보유부(D_HOLD1) 내지 제 4 데이터 보유부(D_HOLD4)의 전위는 보유된다. 또한, 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb)의 H 신호로 고정함과 동시에, 제 1 용량 소자 제어 신호(Ca), 제 2 용량 소자 제어 신호(Cb)를 H 신호로 고정한다. 그러면, 각 단의 기억 회로에서의 제 1 데이터 전위 제어 회로(114_1) 내지 제 4 데이터 전위 제어 회로(114_4)의 출력 신호가 일제히 L 신호로 고정되고, 제 1 데이터 보유부(D_HOLD1) 내지 제 4 데이터 보유부(D_HOLD4)의 전위가 고정된다. 다음에, 전원 전압의 공급을 정지하기 위해, 고전원 전위(VDD)를 공급하기 위한 배선의 전위를 저전원 전위(VSS)로 한다. 그리고 제 1 용량 소자 제어 신호(Ca) 및 제 2 용량 소자 제어 신호(Cb)를 부정(不定) 상태로 한다. 또한 출력 데이터(Q1) 내지 출력 데이터(Q4)가 부정 상태가 된다.
이상의 동작에 의해 기간(T_OFF)에서의 전원 전압의 공급의 정지를 오동작 없이 행할 수 있다. 또한, 전원 전압의 공급을 정지하고 있는 기간 중, 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb)를 H 신호로 계속 고정해 두는 것이 바람직하다.
또한 도 10의 설명에서, 해칭을 한 'X'의 기간은 H 신호 또는 L 신호의 전원 전압에 기초한 신호의 공급은 행하지 않는 부정 상태의 기간이다.
다음에 도 13에 나타낸 기간(T_SET)에서의 동작에 대하여 설명한다.
기간(T_SET)에서는, 먼저 제 1 용량 소자 제어 신호(Ca) 및 제 2 용량 소자 제어 신호(Cb)를 H 신호로 고정한다. 그러면, 제 1 데이터 보유부(D_HOLD1) 내지 제 4 데이터 보유부(D_HOLD4)의 전위는 H 신호 또는 L 신호로 보유된다. 다음에, 고전원 전위(VDD)의 공급을 재개하기 위해, 고전원 전위를 공급하는 배선의 전위를 고전원 전위(VDD)로 한다. 그리고 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb), 제 1 용량 소자 제어 신호(Ca) 및 제 2 용량 소자 제어 신호(Cb)의 토글 동작을 개시하여, 도 12에 설명한 동작과 같은 동작의 기간(T_ON)으로 돌아온다.
이상이, 복수단의 기억 회로를 가지는 반도체 기억 장치가 전원 전압의 공급의 정지 및 재개를 행할 때의 동작의 설명이다. 본 발명의 일 양태는, 전원 전압의 공급을 정지해도 데이터 신호의 보유를 할 수 있기 때문에, 전원 전압의 공급이 재개했을 때, 전원 전압의 공급의 정지 전의 데이터 신호의 보유의 동작을 계속하여 행할 수 있다.
이상에 설명한 바와 같이, 본 발명의 일 양태는 불휘발성의 반도체 기억 장치로 할 때, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분리하지 않고 구성할 수 있다. 그리고 반도체 기억 장치를 구성하는 복수단의 기억 회로에는 산화물 반도체를 반도체층에 가지는 트랜지스터 및 용량 소자에 접속된 데이터 보유부에 데이터 신호를 보유하는 구성으로 하고 있다. 그 결과, 데이터 보유부에 보유되는 전위는, 전하를 누출하지 않고 배선에 보유한 전위의 제어가 가능한 데이터 전위 보유 회로 및 전하를 누출하지 않고 데이터 보유부에 보유한 전위를 용량 소자를 통한 용량 결합에 의해 제어 가능한 데이터 전위 제어 회로에서 제어할 수 있고, 펄스 신호의 출력을 가능하게 할 수 있다. 그리고, 본 발명의 일 양태는, 전원 전압의 공급을 정지해도 데이터 신호의 보유를 할 수 있기 때문에, 전원 전압의 공급이 재개했을 때, 전원 전압의 공급의 정지 전의 데이터 신호의 보유의 동작을 계속하여 행할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태 1에 설명한 반도체 기억 장치에서의 기억 회로의 변형예에 대하여 설명한다.
기억 회로의 변형예로서, 제 1 데이터 보유부(D_HOLD1) 내지 제 N 데이터 보유부(D_HOLDN)의 전위를 초기화하기 위한 리셋 회로를 형성하는 구성을 들 수 있다. 구체적인 회로 구성에 대하여 도 14(A)에 나타낸다. 도 14(A)는, 도 1(A)에 설명한 회로도에서의 기억 회로(100_1 내지 100_N)에 리셋 신호(RES)를 공급하는 배선으로부터 리셋 신호가 공급되는 기억 회로(130_1 내지 130_N)를 도 도시한 것이다.
구체적인 기억 회로(130_1)의 회로 구성의 일례에 대하여 도 14(B)에 나타낸다. 도 14(B)에 나타낸 회로도는, 도 3(A)에 나타낸 회로 구성에 더하여, 리셋 트랜지스터(125_1)를 가지는 구성이다.
리셋 트랜지스터(125_1)의 제 1 단자는 제 1 데이터 보유부(D_HOLD1)에 접속되어 있다. 리셋 트랜지스터(125_1)의 제 2 단자는 저전원 전위(VSS)가 공급되는 배선에 접속되어 있다. 리셋 트랜지스터(125_1)의 게이트는 리셋 신호(RES)를 공급하는 배선에 접속된다. 또한, 리셋 트랜지스터(125_1)는 각 단의 기억 회로에 설치되고, 제 1 리셋 트랜지스터(125_1) 내지 제 N 리셋 트랜지스터(125_N)라고 할 수도 있다.
또한, 제 1 리셋 트랜지스터(125_1) 내지 제 N 리셋 트랜지스터(125_N)의 비도통 상태에서의 오프 전류를 극력 저감하기 위한 구성으로서, 기억 회로(130_1)가 가지는 제 1 트랜지스터(111_1)와 마찬가지로, 산화물 반도체층에 채널이 형성되는 트랜지스터를 이용한다. 또한 도면에서, 리셋 트랜지스터(125_1)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위해, OS의 부호를 붙인다.
또한 리셋 신호(RES)는 제 1 데이터 보유부(D_HOLD1) 내지 제 N 데이터 보유부(D_HOLDN)의 전위를 L 신호로 하는 초기화의 동작시 이외에, 비도통 상태로서 동작시킨다. 제 1 리셋 트랜지스터(125_1) 내지 제 N 리셋 트랜지스터(125_N)는 산화물 반도체층에 채널이 형성되는 트랜지스터로 함으로써, 제 1 데이터 보유부(D_HOLD1) 내지 제 N 데이터 보유부(D_HOLDN)로부터의 전하의 누출을 없앨 수 있다.
또한, 기억 회로의 다른 변형예로서, 1번째단의 기억 회로에 형성하는 제 1 게이트 선택 신호 생성 회로로서 인버터 회로를 형성하는 구성에 대하여 도 15에 나타낸다. 제 1 게이트 제어 신호(Ga)가 입력되는 인버터 회로(135)를 이용해도, 상기 실시형태 1과 같은 동작을 행하는 것이 가능하다. 인버터 회로(135)로 하는 구성으로 함으로써 NOR 회로를 형성하는 구성에 비해 회로에 이용하는 트랜지스터 수를 저감할 수 있다.
또한, 기억 회로의 다른 변형예로서, 제 1 트랜지스터의 게이트, 제 2 트랜지스터의 게이트 및 제 3 트랜지스터의 게이트에 논리 회로를 설치하고, 도 4에 나타낸 회로 구성과 같은 동작을 행하는 회로 구성에 대하여 나타낸다.
구체적인 기억 회로(140_1) 내지 기억 회로(140_N)의 회로 구성에 대하여 도 16(A)에 나타낸다. 도 16(A)에서는 제 2 트랜지스터(111_2) 내지 제 N 트랜지스터(111_N)의 게이트에 접속된 게이트 선택 신호 생성 회로인 NOR 회로에, 제 1 게이트 제어 신호(Ga) 또는 제 2 게이트 제어 신호(Gb), 각 단에 따른 인에이블 신호에 더하여, 각 단의 기억 회로가 가지는 데이터 전위 보유 출력 회로의 출력 신호가 입력되는 구성으로 하고 있다. 또한 도 16(A)에서는 홀수단의 기억 회로에서 제 1 용량 소자 제어 신호(Ca)를 제 1 용량 소자(112_1)의 제 2 전극에 접속하고, 짝수단의 기억 회로에서 제 2 용량 소자 제어 신호(Cb)를 제 2 용량 소자(112_2)의 제 2 전극에 접속하는 구성으로 하고 있다.
도 16(A)의 구성에서, 데이터(D), 제 1 게이트 제어 신호(Ga), 제 2 게이트 제어 신호(Gb), 제 1 용량 소자 제어 신호(Ca) 및 제 2 용량 소자 제어 신호(Cb)를 도 5와 같은 토글 동작으로 동작시킴으로써, 도 5에 설명한 동작과 같은 출력 데이터(Q)를 얻을 수 있다. 또한 도 16(B)에 나타낸 바와 같이, 각 단의 기억 회로가 가지는 데이터 전위 보유 출력 회로와 게이트 선택 신호 생성 회로와의 사이에, 레벨 시프터 회로(143_1 내지 143_N)를 각 단의 기억 회로마다 형성하는 구성으로 해도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타낸 반도체 기억 장치를 이용한 신호 처리 장치의 구성에 대하여 설명한다.
도 17에, 본 발명의 일 양태에 관한 신호 처리 장치의 일례를 나타낸다. 신호 처리 장치는 하나 또는 복수의 연산 장치와, 하나 또는 복수의 반도체 기억 장치를 적어도 가진다. 구체적으로, 도 17에 나타낸 신호 처리 장치(150)는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 제어장치(156), 전원 제어 회로(157)를 가진다.
연산 장치(151), 연산 장치(152)는 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 곱셈기, 그리고 각종 연산 장치 등을 포함한다. 그리고, 반도체 기억 장치(153)는 연산 장치(151)에서의 연산 처리 시에, 데이터 신호를 일시적으로 보유하는 레지스터로서 기능한다. 반도체 기억 장치(154)는 연산 장치(152)에서의 연산 처리 시에, 데이터 신호를 일시적으로 보유하는 레지스터로서 기능한다.
또한, 반도체 기억 장치(155)는 메인 메모리로서 이용할 수 있고, 제어 장치(156)가 실행하는 프로그램을 데이터 신호로서 기억하거나, 혹은 연산 장치(151), 연산 장치(152)로부터의 데이터 신호를 기억할 수 있다.
제어 장치(156)는 신호 처리 장치(150)가 가지는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 17에서는 제어 장치(156)가 신호 처리 장치(150)의 일부인 구성을 나타내고 있지만, 제어 장치(156)는 신호 처리 장치(150)의 외부에 설치되어 있어도 좋다.
실시형태 1에 나타낸 반도체 기억 장치를 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155)에 이용함으로써, 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155)에 대한 전원 전압의 공급을 정지해도, 제어하는 신호수를 증가시키는 일 없이, 데이터 신호를 보유할 수 있다. 따라서, 신호 처리 장치(150) 전체에 대한 전원 전압의 공급을 정지하여, 소비 전력을 억제할 수 있다. 혹은, 반도체 기억 장치(153), 반도체 기억 장치(154), 또는 반도체 기억 장치(155)의 어느 하나 또는 복수에 대한 전원 전압의 공급을 정지하여, 신호 처리 장치(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 재개할 수 있다.
또한, 반도체 기억 장치에 대한 전원 전압의 공급이 정지되는 것에 맞추어, 이 반도체 기억 장치와 데이터 신호를 주고 받는 연산 장치 또는 제어 회로에 대한 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들면, 연산 장치(151)와 반도체 기억 장치(153)에서, 동작이 행해지지 않는 경우, 연산 장치(151) 및 반도체 기억 장치(153)에 대한 전원 전압의 공급을 정지하도록 해도 좋다.
또한, 전원 제어 회로(157)는 신호 처리 장치(150)가 가지는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 제어 장치(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급의 정지는 전원 제어 회로(157)에서 행해지는 구성이어도 좋고, 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 제어 장치(156)의 각각에서 행해지는 구성이어도 좋다.
또한, 메인 메모리인 반도체 기억 장치(155)와, 연산 장치(151), 연산 장치(152), 제어 장치(156)의 사이에, 캐시 메모리로서 기능하는 반도체 기억 장치를 설치해도 좋다. 캐시 메모리를 형성함으로써, 저속의 메인 메모리에의 액세스를 줄여 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 반도체 기억 장치에도, 상술한 반도체 기억 장치를 이용함으로써, 제어하는 신호수를 증가시키는 일 없이, 신호 처리 장치(150)의 소비 전력을 억제할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태에 관한 신호 처리 장치의 하나인 CPU의 구성에 대하여 설명한다.
도 18에, 본 실시형태의 CPU의 구성을 나타낸다. 도 18에 나타낸 CPU는 기판(9900) 위에, ALU(9901), ALU 콘트롤러(9902), 인스트럭션 디코더(9903), 인터럽트 콘트롤러(9904), 타이밍 콘트롤러(9905), 레지스터(9906), 레지스터 콘트롤러(9907), Bus I/F(9908), 다시쓰기 가능한 ROM(9909), ROM I/F(9920)를 주로 가지고 있다. 또한, ALU는 산술 논리 장치(Arithmetic logic unit)이며, Bus I/F는 버스 인터페이스이며, ROM I/F는 ROM 인터페이스이다. ROM(9909) 및 ROM I/F(9920)는 별도 칩에 설치해도 좋다. 물론, 도 18에 나타낸 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
Bus I/F(9908)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(9903)에 입력되어 디코드된 후, ALU 콘트롤러(9902), 인터럽트 콘트롤러(9904), 레지스터 콘트롤러(9907), 타이밍 콘트롤러(9905)에 입력된다.
ALU 콘트롤러(9902), 인터럽트 콘트롤러(9904), 레지스터 콘트롤러(9907), 타이밍 콘트롤러(9905)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(9902)는 ALU(9901)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(9904)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(9907)는 레지스터(9906)의 어드레스를 생성하여, CPU의 상태에 따라 레지스터(9906)의 판독이나 기입을 행한다.
또한, 타이밍 콘트롤러(9905)는 ALU(9901), ALU 콘트롤러(9902), 인스트럭션 디코더(9903), 인터럽트 콘트롤러(9904), 레지스터 콘트롤러(9907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(9905)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 입력한다.
본 실시형태의 CPU에서는 레지스터(9906)에 상기 실시형태에 나타낸 구성을 가지는 반도체 기억 장치가 설치되어 있다. 레지스터 콘트롤러(9907)는 ALU(9901)로부터의 지시에 따라, 레지스터(9906)가 가지는 반도체 기억 장치에서, 데이터의 저장 및 복귀의 필요가 없고, 전원 전압의 공급을 정지할 수 있다.
이와 같이 하여, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에도 데이터 신호를 보유하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있고, 그것에 의해 소비 전력을 저감할 수 있다.
본 실시형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 신호 처리 장치는 CPU에 한정되지 않고, 마이크로 프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 5)
도 3(A)에 나타낸 반도체 기억 장치에서, 채널이 실리콘에 형성되는 경우의 제 1 인버터 회로(121_1)를 구성하는 트랜지스터(이하, 트랜지스터(191))와, 채널이 산화물 반도체층에 형성되는 제 1 트랜지스터(111_1)와, 제 1 용량 소자(112_1)를 예로 들어, 반도체 기억 장치(10)의 제작 방법에 대하여 설명한다.
도 19(A)에 나타낸 바와 같이, 기판(700) 위에 절연막(701)과 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 기판(700)에는 퓨전법이나 플로트법에 의해 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다.
또한, 본 실시형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 트랜지스터(191)의 제작 방법에 대하여 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대하여, 간단하게 설명한다. 먼저, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하여, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화(脆化)층을 형성한다. 취화층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과 절연막(701)이 형성된 기판(700)을, 사이에 이 절연막(701)이 끼워지도록 부착시킨다. 부착은 본드 기판과 기판(700)을 중첩한 후, 본드 기판과 기판(700)의 일부에, 1 N/cm2 이상 500 N/cm2 이하, 바람직하게는 11 N/cm2 이상 20 N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하여, 최종적으로는 밀착된 면 전체에 접합이 미친다. 다음에, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드들이 결합하여, 미소 보이드의 체적이 증대된다. 그 결과, 취화층에서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(700)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 소망의 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.
반도체막(702)에는 스레숄드 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 스레숄드 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대하여 행하여도 좋고, 패터닝 후에 형성된 반도체막(702)에 대하여 행하여도 좋다. 또한, 스레숄드 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대하여 행하여도 좋다. 혹은, 스레숄드 전압을 대략적으로 조정하기 위해 본드 기판에 대하여 행한 후, 불순물 원소의 첨가를 스레숄드 전압을 미조정하기 위해, 패터닝 전의 반도체막에 대하여, 또는 패터닝에 의해 형성된 반도체막(702)에 대하여 행하여도 좋다.
또한, 본 실시형태에서는, 단결정의 반도체막을 이용하는 예에 대하여 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상 성장법을 이용하여 형성된 다결정, 미결정, 비정질의 반도체막을 이용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 혹은, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합하여 이용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 어닐 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정화법을 이용해도 좋다.
다음에, 도 19(B)에 나타낸 바와 같이, 반도체막(702)을 이용하여 반도체막(704)을 형성한다. 그리고, 반도체막(704) 위에 게이트 절연막(703)을 형성한다.
게이트 절연막(703)은, 일례로서는, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화규소, 질화산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 막을, 단층으로, 또는 적층시킴으로써, 형성할 수 있다.
또한, 본 명세서에서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 이용하여, 산화규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 이용한다.
다음에, 도 19(C)에 나타낸 바와 같이, 게이트 전극(707)을 형성한다.
게이트 전극(707)은 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀코트법 등을 이용할 수 있다. 또한, 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 이용할 수 있다. 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 이용하여 형성해도 좋다.
또한, 본 실시형태에서는 게이트 전극(707)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 게이트 전극(707)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서, 1번째 층에 질화탄탈 또는 탄탈을, 2번째 층에 텅스텐을 이용할 수 있다. 상기 예 이외에, 2개의 도전막의 조합으로서 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티탄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등도 이용할 수 있다.
3개의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(707)에 산화인듐, 산화인듐 산화주석, 산화인듐 산화아연, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 또는 산화아연 갈륨등의 투광성을 가지는 산화물 도전막을 이용할 수도 있다.
또한, 마스크를 이용하지 않고, 액적 토출법을 이용하여 선택적으로 게이트 전극(707)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707)은 도전막을 형성한 후, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도등)을 적절히 조절함으로써, 소망의 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음에, 도 19(D)에 나타낸 바와 같이, 게이트 전극(707)을 마스크로서 일도전성을 부여하는 불순물 원소를 반도체막(704)에 첨가함으로써, 게이트 전극(707)과 중첩되는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 끼우는 한쌍의 불순물 영역(709)이 반도체막(704)에 형성된다.
본 실시형태에서는, 반도체막(704)에 p형을 부여하는 불순물 원소(예를 들면 붕소)를 첨가하는 경우를 예로 든다.
다음에, 도 20(A)에 나타낸 바와 같이, 게이트 절연막(703), 게이트 전극(707)을 덮도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 질화산화알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은 (low－k) 재료를 이용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에, 상기 재료를 이용한 다공성의 절연막을 적용해도 좋다. 다공성의 절연막에서는 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시형태에서는, 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 이용하는 경우를 예로 든다. 또한, 본 실시형태에서는, 게이트 전극(707) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 위에 절연막을 1층만 형성하고 있어도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하여도 좋다.
다음에, 도 20(B)에 나타낸 바와 같이, 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연막(713)의 노출된 표면을 평탄화시킨다. 또한, 후에 형성되는 제 1 트랜지스터(111_1)의 특성을 향상시키기 위해, 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 트랜지스터(191)를 형성할 수 있다.
다음에, 제 1 트랜지스터(111_1)의 제작 방법에 대하여 설명한다. 먼저, 도 20(C)에 나타낸 바와 같이, 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층(716)은 절연막(713) 위에 형성한 산화물 반도체막을 소망의 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막두께는 2 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하, 더욱 바람직하게는 3 nm 이상 20 nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타겟으로서 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 절연막(713)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 더한 분위기에서 행하여도 좋다.
산화물 반도체막에는 상술한 바와 같은 사원계 금속 산화물인 In－Sn－Ga－Zn계 산화물 반도체나, 삼원계 금속 산화물인 In－Ga－Zn계 산화물 반도체, In－Sn－Zn계 산화물 반도체, In－Al－Zn계 산화물 반도체, Sn－Ga－Zn계 산화물 반도체, Al－Ga－Zn계 산화물 반도체, Sn－Al－Zn계 산화물 반도체, Hf－In－Zn계 산화물 반도체나, 이원계 금속 산화물인 In－Zn계 산화물 반도체, Sn－Zn계 산화물 반도체, Al－Zn계 산화물 반도체, Zn－Mg계 산화물 반도체, Sn－Mg계 산화물 반도체, In－Mg계 산화물 반도체, In－Ga계 산화물 반도체나, 일원계 금속 산화물인 In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 이용할 수 있다.
또한 산화물 반도체막으로서 특히 In－Sn－Zn계 산화물 반도체를 이용하는 경우, 트랜지스터의 이동도를 높게 할 수 있다. 또한, In－Sn－Zn계 산화물 반도체를 이용하는 경우, 트랜지스터의 스레숄드 전압을 안정적으로 제어하는 것이 가능하다. 또한 In－Sn－Zn계 산화물 반도체를 이용하는 경우, 이용하는 타겟 중의 금속 원소의 원자수비는 In：Sn：Zn = 1：2：2, In：Sn：Zn = 2：1：3, In：Sn：Zn = 1：1：1 등으로 하면 좋다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타겟을 이용한 스퍼터링법에 의해 얻어지는 막두께 30 nm의 In－Ga－Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 이용한다. 상기 타겟으로서 예를 들면, 각 금속의 조성비가 In：Ga：Zn = 1：1：0.5, In：Ga：Zn = 1：1：1, 또는 In：Ga：Zn = 1：1：2인 타겟을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
본 실시형태에서는, 감압 상태로 보유된 처리실 내에 기판을 보유하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 산화물 반도체막을 성막한다. 성막 시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 좋다. 크라이오 펌프를 이용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 전력 0.5 kW, 산소(산소 유량 비율 100%) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 발생하는 먼지를 경감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10－10 Pa·m3/초 이하로 함으로써, 스퍼터링법에 의해 성막 도중에 산화물 반도체막으로 알칼리 금속, 수소화물 등의 불순물이 혼입하는 것을 저감할 수 있다. 또한, 배기계로서 상기 설명한 흡착형의 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타겟의 순도를 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 이 타겟을 이용함으로써, 산화물 반도체막에서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하여, 기판(700)에 흡착한 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은 후에 행해지는 게이트 절연막(721)의 성막 전에, 도전막(719), 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행하여도 좋다.
또한, 산화물 반도체층(716)을 형성하기 위한 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서, 인산과 초산과 질산을 혼합한 용액, 구연산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시형태에서는, ITO－07N(칸토 화학사(KANTO CHEMICAL CO., INC.)제)를 이용한다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하여, 산화물 반도체층(716) 및 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 스퍼터 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서는 불순물이다. 따라서, 본 발명의 일 양태에서는 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해, 산화물 반도체층(716)에 대하여, 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 공기(CRDS(Cavity Ring Down laser Spectroscopy：캐비티 링 다운 레이저 분광법) 방식의 이슬점 온도계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 －55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기) 분위기 하에서 가열 처리를 실시한다.
산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체층(716) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분간 이상 6분간 이하 정도에서 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 넘는 온도에서도 처리할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사(輻射)에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되어 있다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상(現狀)」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리토 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우, 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na＋가 된다. 또한, Na는 산화물 반도체층 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 스레숄드 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 추가하여, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018 atoms/cm3 이하, 보다 바람직하게는 1×1017 atoms/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량분석법에 의한 Na 농도의 측정값은 5×1016 atoms/cm3 이하, 바람직하게는 1×1016 atoms/cm3 이하, 더욱 바람직하게는 1×1015 atoms/cm3 이하로 하면 좋다. 마찬가지로 Li 농도의 측정값은 5×1015 atoms/cm3 이하, 바람직하게는 1×1015 atoms/cm3 이하로 하면 좋다. 마찬가지로 K 농도의 측정값은 5×1015 atoms/cm3 이하, 바람직하게는 1×1015 atoms/cm3 이하로 하면 좋다.
이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감하여, 고순도화할 수 있다. 그것에 의해 산화물 반도체층의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체층을 형성할 수 있다. 따라서, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 또한, 이수소 농도가 저감되어 고순도화된 산화물 반도체층을 이용함으로써, 내압성이 높고, 오프 전류가 현저하게 낮은 트랜지스터를 제작할 수 있다. 상기 가열 처리는 산화물 반도체층의 성막 이후라면, 언제라도 행할 수 있다.
또한, 산화물 반도체층은 비정질이어도 좋지만, 결정성을 가지고 있어도 좋다. 결정성을 가지는 산화물 반도체층으로서는, c축 배향을 가진 결정성 산화물 반도체(C AxisAligned Crystalline Oxide Semiconductor：CAAC－OS라고도 부름)의 경우에도, 트랜지스터의 신뢰성을 높인다는 효과를 얻을 수 있으므로, 바람직하다.
구체적으로, CAAC－OS는 비단결정이며, 그 ab면에 수직인 방향으로부터 볼때, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가진다. 또한, CAAC－OS는 c축 방향으로 금속 원자가 층상으로 배열한 상(相), 또는, 금속 원자와 산소 원자가 층상으로 배열한 상을 포함한다.
CAAC－OS는 비정질의 산화물 반도체와 비교하여, 금속과 산소의 결합이 질서화하고 있다. 즉, 산화물 반도체가 비정질인 경우에는 개개의 금속 원자에 의해 배위수가 다른 경우도 있을 수 있지만, CAAC－OS에서는 금속 원자에 배위하고 있는 산소 원자의 수는 거의 일정하게 된다. 그 때문에, 미시적인 산소의 결손이 감소하여, 수소 원자(수소이온을 포함함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC－OS로 구성된 산화물 반도체막을 이용하여 트랜지스터를 제작함으로써, 트랜지스터에의 광조사 또는 바이어스-열스트레스(BT)의 부가를 행한 후에 생기는, 트랜지스터의 스레숄드 전압의 변화량을 저감할 수 있다. 따라서, 안정된 전기적 특성을 가지는 트랜지스터를 제작할 수 있다.
CAAC－OS로 구성된 산화물 반도체막은 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC－OS를 얻으려면 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 함으로써, 이 결정을 종(種)으로서 결정이 성장되도록 하는 것이 중요하다. 그를 위해서는, 타겟과 기판의 거리를 넓게 하고(예를 들면, 150 mm∼200 mm 정도), 기판 가열 온도를 100℃∼500℃, 적합하게는 200℃∼400℃, 더욱 적합하게는 250℃∼300℃로 하면 바람직하다.
또한, CAAC－OS로 구성된 산화물 반도체막을 스퍼터링법을 이용하여 성막하는 경우에는, 분위기 중의 산소 가스비가 높은 것이 바람직하다. 예를 들면, 아르곤 및 산소의 혼합 가스 분위기 중에서 스퍼터링법을 행하는 경우에는, 산소 가스비를 30% 이상으로 하는 것이 바람직하고, 40% 이상으로 하는 것이 보다 바람직하다. 분위기 중으로부터의 산소의 보충에 의해, CAAC－OS의 결정화가 촉진되기 때문이다.
또한, 스퍼터링법을 이용하여 CAAC－OS로 구성된 산화물 반도체막을 성막하는 경우에는, CAAC－OS로 구성된 산화물 반도체막이 성막되는 기판을 150℃ 이상으로 가열해 두는 것이 바람직하고, 170℃이상으로 가열해 두는 것이 보다 바람직하다. 기판 온도의 상승에 따라, CAAC－OS의 결정화가 촉진되기 때문이다.
또한, CAAC－OS로 구성된 산화물 반도체막에 대하여, 질소 분위기 중 또는 진공 중에서 열처리를 행한 후에는, 산소 분위기 중 또는 산소와 다른 가스와의 혼합 분위기 중에서 열처리를 행하는 것이 바람직하다. 앞의 열처리에 의해 생기는 산소 결손을 후의 열처리에서의 분위기 중으로부터의 산소 공급에 의해 복원할 수 있기 때문이다.
또한, CAAC－OS로 구성된 산화물 반도체막이 성막되는 막표면(피성막면)은 평탄한 것이 바람직하다. CAAC－OS로 구성된 산화물 반도체막은 이 피성막면에 대략 수직이 되는 c축을 가지기 때문에, 이 피성막면에 존재하는 요철은 CAAC－OS로 구성된 산화물 반도체막에서의 결정립계의 발생을 유발하게 되기 때문이다. 따라서, CAAC－OS로 구성된 산화물 반도체막이 성막되기 전에 이 피성막 표면에 대하여 화학 기계 연마(Chemical Mechanical Polishing：CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 또한, 이 피성막면의 평균 조도는 0.5 nm 이하인 것이 바람직하고, 0.3 nm 이하인 것이 보다 바람직하다.
다음에, 도 21(A)에 나타낸 바와 같이, 게이트 전극(707)과 접하고, 또한 산화물 반도체층(716)과도 접하는 도전막(719)과, 산화물 반도체층(716)과도 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은 게이트 전극(707) 및 절연막(713) 위를 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해, 고융점 금속 재료와 조합하여 이용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu－Mg－Al 합금, Mo－Ti 합금, Ti, Mo는 산화막과의 밀착성이 높다. 따라서, 하층에 Cu－Mg－Al 합금, Mo－Ti 합금, Ti, 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 이용함으로써, 산화막인 절연막과, 도전막(719) 및 도전막(720)과의 밀착성을 높일 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석, 산화인듐 산화아연 또는 상기 금속 산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 이용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭 시에, 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)의 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시형태에서는 도전막에 티탄막을 이용한다. 따라서, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31 중량%의 과산화수소수와 28 중량%의 암모니아수와 물을, 체적비 5：2：2로 혼합한 암모니아과수를 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막을 드라이 에칭해도 좋다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 가지는 형상이 되고, 에칭을 행함으로써 형상을 더 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체층(716)과 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 해도 좋다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 산화아연 갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(719) 및 도전막(720)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체층(716)과 도전막(719) 및 도전막(720)의 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
다음에, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해 노출된 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다.
또한, 플라즈마 처리를 행한 후, 도 21(B)에 나타낸 바와 같이, 도전막(719) 및 도전막(720)과 산화물 반도체층(716)을 덮도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에서, 산화물 반도체층(716)과 중첩되는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 중첩되는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 이용하여 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체층(716)에 침입하거나, 또는 수소가 산화물 반도체층(716) 중의 산소를 추출하고, 산화물 반도체층(716)이 저저항화(n형화)하게 되어, 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다, 산화물 반도체층(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼우고, 도전막(719) 및 도전막(720) 및 산화물 반도체층(716)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체층(716) 내, 게이트 절연막(721) 내, 혹은, 산화물 반도체층(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 막을 수 있다. 또한, 산화물 반도체층(716)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체층(716)에 접하는 것을 막을 수 있다.
본 실시형태에서는, 스퍼터링법으로 형성된 막두께 200 nm의 산화규소막 위에, 스퍼터링법으로 형성된 막두께 100 nm의 질화규소막을 적층시킨 구조를 가지는 게이트 절연막(721)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 실시해도 좋다. 가열 처리는 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는 물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들면, 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체층에 대하여 행한 앞의 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행하여도 좋다. 산소를 포함하는 게이트 절연막(721)이 형성된 후에, 가열 처리가 실시됨으로써, 산화물 반도체층(716)에 대하여 행한 앞의 가열 처리에 의해, 산화물 반도체층(716)에 산소 결손이 발생했다고 하더라도, 게이트 절연막(721)으로부터 산화물 반도체층(716)에 산소가 공여된다. 그리고, 산화물 반도체층(716)에 산소가 공여됨으로써, 산화물 반도체층(716)에서, 도너가 되는 산소 결손을 저감하여, 화학양론적 조성비를 만족시키는 것이 가능하다. 산화물 반도체층(716)에는, 화학양론적 조성비를 넘는 양의 산소가 포함되어 있는 것이 바람직하다. 그 결과, 산화물 반도체층(716)을 i형에 접근시킬 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감하여, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은 게이트 절연막(721)의 형성 후라면 특별히 한정되지 않고, 다른 공정, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리는 일 없이, 산화물 반도체층(716)을 i형에 접근시킬 수 있다.
또한, 산소 분위기 하에서 산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체층(716) 중에서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기 하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 산소 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여, 산화물 반도체층(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들면, 2.45 GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(716)에 첨가하면 좋다.
또한, 게이트 전극(722) 및 도전막(723)은 게이트 절연막(721) 위에 도전막을 형성한 후, 이 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은 게이트 전극(707), 혹은 도전막(719) 및 도전막(720)과 같은 재료를 이용하여 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 막두께는 10 nm∼400 nm, 바람직하게는 100 nm∼200 nm로 한다. 본 실시형태에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150 nm의 게이트 전극용의 도전막을 형성한 후, 이 도전막을 에칭에 의해 소망의 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
이상의 공정에 의해, 제 1 트랜지스터(111_1)가 형성된다.
또한, 게이트 절연막(721)을 사이에 끼우고 도전막(719)과 도전막(723)이 겹치는 부분이 제 1 용량 소자(112_1)에 상당한다.
또한, 제 1 트랜지스터(111_1)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 가지는 듀얼 게이트 구조 또는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막(본 실시형태에서는, 게이트 절연막(721)이 해당함)은 제 13 족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많고, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와 잘 맞고, 이것을 산화물 반도체층에 접하는 절연막에 이용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 의미한다. 제 13 족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄 갈륨, 산화갈륨 알루미늄 등이 있다. 여기서, 산화알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 포함하는 재료를 이용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체층과 산화갈륨을 포함하는 절연막을 접하여 형성함으로써, 산화물 반도체층과 절연막의 계면에서의 수소의 파일업(pileup)을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 포함하는 재료를 이용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다는 특성을 가지고 있기 때문에, 이 재료를 이용하는 것은 산화물 반도체층으로의 물의 침입 방지라는 점에서도 바람직하다.
또한, 산화물 반도체층(716)에 접하는 절연막은 산소 분위기 하에 의한 열처리나, 산소 도핑 등에 의해, 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크로 첨가하는 것을 말한다. 또한, 이 벌크라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소 도핑에는 플라즈마화한 산소를 벌크로 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은 이온 주입법 또는 이온 도핑법을 이용하여 행하여도 좋다.
예를 들면, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨을 이용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 행함으로써, 산화갈륨의 조성을 Ga2OX(X = 3＋α, 0＜α＜1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화알루미늄을 이용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 행함으로써, 산화알루미늄의 조성을 Al2OX(X = 3＋α, 0＜α＜1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨 알루미늄(산화알루미늄 갈륨)을 이용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 행함으로써, 산화갈륨 알루미늄(산화알루미늄 갈륨)의 조성을 GaXAl2 － XO3 ＋α(0＜X＜2, 0＜α＜1)로 할 수 있다.
산소 도핑 처리를 행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체층이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 중, 또는 산화물 반도체층과 절연막의 계면에서의 산소 결함을 저감하여, 산화물 반도체층을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
절연막 중의 과잉의 산소가 산화물 반도체층에 공급됨으로써 산소 결함이 저감된 산화물 반도체층은 수소 농도가 충분히 저감되어 고순도화되고, 또한 충분한 산소의 공급에 의해 산소 결손에 기인하는 에너지갭 중의 결함 준위가 저감된 산화물 반도체층으로 할 수 있다. 따라서, 캐리어 농도가 매우 작은 산화물 반도체층으로 할 수 있고, 오프 전류가 현저하게 낮은 트랜지스터로 할 수 있다. 이와 같이 오프 전류가 현저하게 낮은 트랜지스터를 상기 실시형태의 제 1 트랜지스터에 적용함으로써, 비도통 상태로 했을 때에, 거의 절연체라고 간주할 수 있다. 따라서 제 1 트랜지스터(111_1) 및 제 2 트랜지스터(111_2)에 이용함으로써, 제 1 데이터 보유부(D_HOLD1)에 보유된 전위의 저하를 매우 작은 레벨로 억제할 수 있다. 그 결과, 전원 전압의 공급이 정지한 경우에도, 제 1 데이터 보유부(D_HOLD1)의 전위의 변동을 작게 할 수 있고, 기억된 데이터의 소실을 막을 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막은 산화물 반도체층(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 좋지만, 양쪽 모두의 절연막에 이용하는 것이 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막을, 산화물 반도체층(716)에 접하는 절연막의 상층 및 하층에 위치하는 절연막에 이용하여 산화물 반도체층(716)을 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체층(716)의 상층 또는 하층에 이용하는 절연막은 상층과 하층에서 같은 구성 원소를 가지는 절연막으로 해도 좋고, 다른 구성 원소를 가지는 절연막으로 해도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2OX(X = 3＋α, 0＜α＜1)인 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X = 3＋α, 0＜α＜1)인 산화갈륨으로 하고, 다른 한쪽을 조성이 Al2OX(X = 3＋α, 0＜α＜1)인 산화알루미늄으로 해도 좋다.
또한, 산화물 반도체층(716)에 접하는 절연막은 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋다. 예를 들면, 산화물 반도체층(716)의 상층에 조성이 Ga2OX(X = 3＋α, 0＜α＜1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2 － XO3 ＋α(0＜X＜2, 0＜α＜1)인 산화갈륨 알루미늄(산화알루미늄 갈륨)을 형성해도 좋다. 또한, 산화물 반도체층(716)의 하층을, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋고, 산화물 반도체층(716)의 상층 및 하층의 양쪽 모두를 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋다.
다음에, 도 21(C)에 나타낸 바와 같이, 게이트 절연막(721), 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연막(724)에는 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 기생 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 상기 개구부(725)에서 도전막(720)과 접하는 배선(726)을 형성한다.
배선(726)은 PVD법이나, CVD법을 이용하여 도전막을 형성한 후, 이 도전막을 패터닝함으로서 형성된다. 또한, 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 것, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.
보다 구체적으로는, 예를 들면, 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, PVD법에 의해 티탄막을 얇게(5 nm 정도) 형성한 후에, 개구부(725)에 묻도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록(hillock)을 방지할 수 있다. 또한, 티탄이나 질화티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
여기서, 도전막(720)과 배선(726)과의 접속을 중첩시키는 경우에 대하여 설명한다. 이 경우, 도전막(720)을 형성한 후, 게이트 절연막(721) 및 절연막(724)에서, 하부의 개구부와 중첩하는 영역에 개구부를 형성하여, 배선(726)을 형성하게 된다.
다음에, 배선(726)을 덮도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해, 반도체 기억 장치를 제작할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)의 형성 후에 형성된다. 따라서, 도 21(B)에 나타낸 바와 같이, 상기 제작 방법에 의해 얻어지는 제 1 트랜지스터(111_1)는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)의 위에 형성된다. 그러나, 제 1 트랜지스터(111_1)는 소스 전극 및 드레인 전극으로서 기능하는 도전막이 산화물 반도체층(716) 아래, 즉, 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 형성되어도 좋다.
도 22에, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 형성되는 경우의 제 1 트랜지스터(111_1)의 단면도를 나타낸다. 도 22에 나타낸 제 1 트랜지스터(111_1)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 다음에 산화물 반도체층(716)의 형성을 행함으로써, 얻을 수 있다.
또한, 제 1 트랜지스터(111_1)는 도 22에 나타낸 형태의 것에 한정되지 않고, 미세화에 적합한 플래너형의 구조를 취할 수 있다. 도 23에 그 일례를 나타낸다. 도 23에서는 In－Sn－Zn－O막을 산화물 반도체막에 이용한 트랜지스터에 대하여 설명한다.
도 23은 코플래너형인 탑 게이트·탑 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 23(A)에 트랜지스터의 상면도를 나타낸다. 또한, 도 23(B)에 도 23(A)의 일점 쇄선 A－B에 대응하는 단면 A－B를 나타낸다.
도 23(B)에 나타낸 트랜지스터는 절연막(1113) 위에 형성된 고저항 영역(1102a) 및 저저항 영역(1102b)을 가지는 산화물 반도체막(1102)과, 산화물 반도체막(1102) 위에 형성된 게이트 절연막(1103)과, 게이트 절연막(1103)을 통하여 산화물 반도체막(1102)과 중첩하여 형성된 게이트 전극(1107)과, 게이트 전극(1107)의 측면과 접하여 형성된 측벽 절연막(1114)과, 적어도 저저항 영역(1102b)과 접하여 형성된 도전막(1119), 도전막(1120)과, 적어도 산화물 반도체막(1102), 게이트 전극(1107) 및 도전막(1119), 도전막(1120)을 덮어 형성된 절연막(1124)과, 절연막(1124)에 형성된 개구부를 통하여 도전막(1119), 도전막(1120)과 접속하여 형성된 배선(1128)을 가진다.
또한, 도시하지 않았지만, 절연막(1124) 및 배선(1128)을 덮어 형성된 보호막을 가지고 있어도 상관없다. 이 보호막을 형성함으로써, 절연막(1124)의 표면 전도에 기인해 생기는 미소 누출 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
도 24는 다른 트랜지스터의 구조를 나타낸 상면도 및 단면도이다. 도 24(A)는 트랜지스터의 상면도이다. 또한, 도 24(B)는 도 24(A)의 일점 쇄선 A－B에 대응하는 단면도이다.
도 24(B)에 나타낸 트랜지스터는 절연막(1113) 위에 형성된 산화물 반도체막(1102)과, 산화물 반도체막(1102)과 접하는 도전막(1119), 도전막(1120)과, 산화물 반도체막(1102) 및 도전막(1119), 도전막(1120) 위에 형성된 게이트 절연막(1103)과, 게이트 절연막(1103)을 통하여 산화물 반도체막(1102)과 중첩하여 형성된 게이트 전극(1107)과, 게이트 절연막(1103) 및 게이트 전극(1107)을 덮어 형성된 절연막(1124)과, 절연막(1124)에 형성된 개구부를 통하여 도전막(1119), 도전막(1120)과 접속하는 배선(1128)과, 절연막(1124) 및 배선(1128)을 덮어 형성된 보호막(1129)을 가진다.
절연막(1113)으로서는 산화실리콘막을, 산화물 반도체막(1102)으로서는 In－Sn－Zn－O막을, 도전막(1119), 도전막(1120)으로서는 텅스텐막을, 게이트 절연막(1103)으로서는 산화실리콘막을, 게이트 전극(1107)으로서는 질화탄탈막과 텅스텐막과의 적층 구조를, 절연막(1124)으로서는 산화질화실리콘막과 폴리이미드막과의 적층 구조를, 배선(1128)으로서는 티탄막, 알루미늄막, 티탄막이 이 순차로 형성된 적층 구조를, 보호막(1129)으로서는 폴리이미드막을, 각각 이용하고 있다.
또한, 도 24(A)에 나타낸 구조의 트랜지스터에서, 게이트 전극(1107)과 도전막(1119), 도전막(1120)이 중첩하는 폭을 Lov라고 부른다. 마찬가지로 산화물 반도체막(1102)에 대한 도전막(1119), 도전막(1120)의 튀어나온 부분을 dW라고 부른다.
여기서, 산화물 반도체로 채널이 형성되는 트랜지스터의 전계 효과 이동도에 대하여 고찰한다. 산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 퍼텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
[수식 2]
Figure 112012038450366-pat00002
식 (2)에서, E는 퍼텐셜 장벽의 높이이며, k가 볼츠만 정수, T는 절대 온도이다. 또한, 퍼텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는 이하의 식 (3)으로 나타내어진다.
[수식 3]
Figure 112012038450366-pat00003
여기서, e는 전기소량(電氣素量), N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30 nm 이하의 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하게 해도 상관없다.
선형 영역에서의 드레인 전류(Id)는 이하의 식 (4)가 된다.
[수식 4]
Figure 112012038450366-pat00004
식 (4)에서, L은 채널 길이, W는 채널폭이며, 여기에서는, L = W = 10μm 이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또한 양변의 대수(對數)를 취하면, 식 (5)와 같이 된다.
[수식 5]
Figure 112012038450366-pat00005
상기 식 (5)의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id―Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In：Sn：Zn = 1：1：1의 것에서 결함 밀도(N)는 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 식 (2) 및 식 (3)으로부터 μ0 = 120 cm2/Vs가 도출된다. 결함이 있는 In－Sn－Zn 산화물로 측정되는 이동도는 35 cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120 cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에서의 이동도(μ1)는 이하의 식 (6)으로 나타내어진다.
[수식 6]
Figure 112012038450366-pat00006
식 (6)에서, D는 게이트 방향의 전계, B, G는 정수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B = 4.75×107 cm/s, G = 10 nm(계면산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 식 (6)의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 25에 나타낸다. 또한, 계산에는 시놉시스사(Synopsys, Inc.)제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15 nm로 했다. 이러한 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일 함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연막의 두께는 100 nm, 비유전률은 4.1로 했다. 채널 길이 및 채널폭은 모두 10μm, 드레인 전압(Vd)은 0.1 V이다.
도 25에 나타낸 바와 같이, 게이트 전압 1 V 강(强)에서 이동도가 100 cm2/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면산란이 커져, 이동도가 저하된다. 또한, 계면산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 가지는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 26 내지 도 28에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 29에 나타낸다. 도 29에 나타낸 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 저저항 영역(1102b)을 가진다. 저저항 영역(1102b)의 저항율은 2×10－3 Ωcm로 한다.
도 29(A)에 나타낸 트랜지스터는 절연막(1113)과 절연막(1113)에 묻히도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1115)의 위에 형성된다. 트랜지스터는 산화물 반도체로 이루어지는 저저항 영역(1102b)과 그것들에 끼워져, 채널 형성 영역이 되는 고저항 영역(1102a)과 게이트 전극(1107)을 가진다. 게이트 전극(1107)의 폭을 33 nm로 한다.
게이트 전극(1107)과 고저항 영역(1102a)의 사이에는, 게이트 절연막(1108)을 가지고, 또한, 게이트 전극(1107)의 양측면에는 측벽 절연막(1114)을 가지고, 게이트 전극(1107)의 상부에는 게이트 전극(1107)과 다른 배선과의 단락을 방지하기 위한 절연층(1117)을 가진다. 측벽 절연막(1114)의 폭은 5 nm로 한다. 또한, 저저항 영역(1102b)에 접하고, 소스 전극 및 드레인 전극이 되는 도전막(1119), 도전막(1120)을 가진다. 또한, 이 트랜지스터에서의 채널폭을 40 nm로 한다.
도 29(B)에 나타낸 트랜지스터는 절연막(1113)과 산화알루미늄으로 이루어지는 매립 절연물(1115)의 위에 형성되고, 산화물 반도체로 이루어지는 저저항 영역(1102b)과, 그것들에 끼워진 산화물 반도체로 이루어지는 고저항 영역(1102a)과, 폭 33 nm의 게이트 전극(1107)과 게이트 절연막(1108)과 측벽 절연막(1114)과 절연층(1117)과, 소스 전극 및 드레인 전극이 되는 도전막(1119), 도전막(1120)을 가지는 점에서 도 29(A)에 나타낸 트랜지스터와 같다.
도 29(A)에 나타낸 트랜지스터와 도 29(B)에 나타낸 트랜지스터의 차이점은 측벽 절연막(1114) 아래의 반도체 영역의 도전형이다. 도 29(A)에 나타낸 트랜지스터에서는 측벽 절연막(1114) 아래의 반도체 영역은 n＋의 도전형을 나타내는 저저항 영역(1102b)이지만, 도 29(B)에 나타낸 트랜지스터에서는 고저항 영역(1102a)이다. 즉, 저저항 영역(1102b)과 게이트 전극(1107)이 Loff만큼 중첩되지 않는 영역으로 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)를 오프셋 길이라고 한다. 도면으로부터 분명히 알 수 있는 바와 같이, 오프셋 길이는 측벽 절연막(1114)의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 26는 도 29(A)에 나타낸 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압(드레인과 소스의 전위차)을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다.
도 26(A)은 게이트 절연막의 두께를 15 nm로 한 것이고, 도 26(B)은 10 nm로 한 것이고, 도 26(C)는 5 nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다.
도 27은 도 29(B)에 나타낸 구조의 트랜지스터이고, 오프셋 길이(Loff)를 5 nm로 했지만 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 27(A)은 게이트 절연막의 두께를 15 nm로 한 것이고, 도 27(B)은 10 nm로 한 것이고, 도 27(C)은 5 nm로 한 것이다.
또한, 도 28은 도 29(B)에 나타낸 구조의 트랜지스터이고, 오프셋 길이(Loff)를 15 nm로 했지만 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 28(A)은 게이트 절연막의 두께를 15 nm로 한 것이고, 도 28(B)은 10 nm로 한 것이고, 도 28(C)은 5 nm로 한 것이다.
어느 것도 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는 도 26에서는 80 cm2/Vs 정도이지만, 도 27에서는 60 cm2/Vs 정도, 도 28에서는 40 cm2/Vs로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다.
이상, 트랜지스터의 전계 효과 이동도에 대하여 상세하게 설명했지만, 본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, CAAC－OS(C Axis Aligned Crystalline Oxide Semiconductor)막에 대하여 설명한다.
CAAC－OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC－OS막은 비정질상으로 결정부 및 비정질부를 가지는 결정－비정질 혼상 구조의 산화물 반도체막이다. 또한, 이 결정부는 한변이 100 nm 미만인 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC－OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC－OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 따라서, CAAC－OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC－OS막에 포함되는 결정부는 c축이 CAAC－OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때, 삼각형 모양 또는 육각형 모양의 원자 배열을 가지고, c축에 수직인 방향에서 볼 때, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서, 단지 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, －5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC－OS막에서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC－OS막의 형성 과정에서 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC－OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC－OS막에 포함되는 결정부의 c축은 CAAC－OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC－OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한, 결정부의 c축의 방향은 CAAC－OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC－OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 이 트랜지스터는 신뢰성이 높다.
CAAC－OS막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
CAAC－OS막에 포함되는 결정 구조의 일례에 대하여 도 30 내지 도 32를 이용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 30 내지 도 32는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단지 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 30에서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 30(A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 가지는 구조를 나타낸다. 여기에서는, 금속 원자 1개에 대하여, 근접 산소 원자만을 나타낸 구조를 소그룹이라고 부른다. 도 30(A)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타낸다. 또한, 도 30(A)의 상반분 및 하반분에는 각각 3 개씩 4배위의 O가 있다. 도 30(A)에 나타낸 소그룹은 전하가 0이다.
도 30(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 가지는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 30(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 30(B)에 나타낸 구조를 취할 수 있다. 도 30(B)에 나타낸 소그룹은 전하가 0이다.
도 30(C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 가지는 구조를 나타낸다. 도 30(C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 30(C)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 30(C)에 나타낸 소그룹은 전하가 0이다.
도 30(D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 가지는 구조를 나타낸다. 도 30(D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 30(D)에 나타낸 소그룹은 전하가 ＋1이 된다.
도 30(E)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 30(E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 30(E)에 나타낸 소그룹은 전하가 －1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹들끼리 결합하는 규칙에 대하여 설명한다. 도 30(A)에 나타낸 6배위의 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In을 가진다. 도 30(B)에 나타낸 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 30(C)에 나타낸 4배위의 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와 다른 금속 원자의 하방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 소그룹들끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)의 어느 것과 결합하게 된다.
이러한 배위수를 가지는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 이 외에도, 층 구조의 합계의 전하가 0이 되도록 소그룹이 결합하여 중그룹을 구성한다.
도 31(A)에 In－Sn－Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 31(B)에 3개의 그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 31(C)은 도 31(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 31(A)에서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 갯수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미의 3으로 나타낸다. 마찬가지로 도 31(A)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타낸다. 또한, 마찬가지로 도 31(A)에서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타낸다.
도 31(A)에서, In－Sn－Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 －0.667, －0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹은 전하가 ＋1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 ＋1을 지우는 전하 －1이 필요하다. 전하 －1을 취하는 구조로서 도 30(E)에 나타낸 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 지워지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 31(B)에 나타낸 대그룹이 반복됨으로써, In－Sn－Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In－Sn－Zn계 산화물의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이 외에도, 사원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물이나, 삼원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO와도 표기함), In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물이나, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물이나, 이원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물이나, In－Ga계의 재료 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 32(A)에, In－Ga－Zn계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 32(A)에서, In－Ga－Zn계 산화물의 층 구조를 구성하는 중그룹은 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹을 복수 결합하여 대그룹을 구성한다.
도 32(B)에 3개의 그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 32(C)는 도 32(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 ＋3, ＋2, ＋3이기 때문에, In, Zn 및 Ga의 어느 것을 포함하는 소그룹은 전하가 0이 된다. 따라서, 이러한 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In－Ga－Zn계의 산화물의 층 구조를 구성하는 중그룹은, 도 32(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 32(B)에 나타낸 대그룹이 반복됨으로써, In－Ga－Zn계의 산화물의 결정을 얻을 수 있다. 또한, 얻어진 In－Ga－Zn－O계의 층 구조는, InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있다.
n = 1(InGaZnO4)인 경우에는, 예를 들면, 도 40(A)에 나타낸 결정 구조를 취할 수 있다. 또한, 도 40(A)에 나타낸 결정 구조에서, 도 30(B)에 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n = 2(InGaZn2O5)인 경우에는, 예를 들면, 도 40(B)에 나타낸 결정 구조를 취할 수 있다. 또한, 도 40(B)에 나타낸 결정 구조에서, 도 30(B)에 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분과는 조성비로 5 atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 스레숄드 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능하게 된다.
예를 들면, 도 33(A)∼도 33(C)은 In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3μm, 채널폭(W)이 10μm인 산화물 반도체막과, 두께 100 nm의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10 V로 했다.
도 33(A)은 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8 cm2/Vs가 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 33(B)은 기판을 200℃에서 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2 cm2/Vs가 얻어진다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 33(C)은 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5 cm2/Vs가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 들어가는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있어, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100 cm2/Vs를 넘는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 데도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 스레숄드 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 스레숄드 전압의 마이너스 시프트화는 해소된다. 즉, 스레숄드 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 33(A)과 도 33(B)의 대비로부터도 확인할 수 있다.
또한, 스레숄드 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하고, 조성비로서 In：Sn：Zn = 2：1：3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In：Sn：Zn = 2：1：3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모할 수 있게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2 MV/cm, 150℃, 1시간 인가의 조건에서, 드리프트가 각각 ±1.5 V 미만, 바람직하게는 1.0 V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
먼저, 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2 MV/cm가 되도록 Vgs에 20 V를 인가하고, 그대로 1시간 보유했다. 다음에, Vgs를 0 V로 했다. 다음에, 기판 온도 25℃로 하고, Vds를 10 V로 하여, 트랜지스터의 Vgs－Ids 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 먼저 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 다음에, 게이트 절연막에 인가되는 전계 강도가 －2 MV/cm가 되도록 Vgs에 －20 V를 인가하여, 그대로 1시간 보유했다. 다음에, Vgs를 0 V로 했다. 다음에, 기판 온도 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 34(A)에, 마이너스 BT 시험의 결과를 도 34(B)에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 35(A)에, 마이너스 BT 시험의 결과를 도 35(B)에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 스레숄드 전압의 변동은 각각 1.80 V 및 －0.42 V였다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 스레숄드 전압의 변동은 각각 0.79 V 및 0.76 V였다. 시료 1 및 시료 2 모두 BT 시험 전후에서의 스레숄드 전압의 변동이 작고, 신뢰성이 높다는 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 먼저 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행하여도 좋다. 처음에 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 더하려면, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 가해지는 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함시킴으로써, 보다 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In：Sn：Zn = 1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은 X선 회절(XRD：X－Ray Diffraction)에 의해 헤일로 패턴(halo pattern)이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In－Sn－Zn－O막의 XRD 분석을 행하였다. XRD 분석에는 Bruker AXS사 제조 X선 회절 장치 D8 ADVANCE를 이용하여 Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리를 한 석영 기판 위에 In－Sn－Zn－O막을 100 nm의 두께로 성막했다.
In－Sn－Zn－O막은 스퍼터링 장치를 이용하여 산소 분위기에서 전력을 100 W(DC)로 하여 성막했다. 타겟은 In：Sn：Zn = 1：1：1 [원자수비]의 In－Sn－Zn－O 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 36에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35 deg 근방 및 37 deg∼38 deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열함으로써 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그에 따라 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1 aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1μm 당의 전류값을 나타낸다.
도 37에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 37에 나타낸 바와 같이, 기판 온도가 125℃의 경우에는 0.1 aA/μm(1×10－19 A/μm) 이하, 85℃의 경우에는 10 zA/μm(1×10－20 A/μm) 이하였다. 전류값의 대수가 온도의 역수에 비례하기 때문에, 실온(27℃)의 경우에는 0.1 zA/μm(1×10－22 A/μm) 이하라고 예상된다. 따라서, 오프 전류를 125℃에서 1 aA/μm(1×10－18 A/μm) 이하로, 85℃에서 100 zA/μm(1×10－19 A/μm) 이하로, 실온에서 1 zA/μm(1×10－21 A/μm) 이하로 할 수 있다.
단, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터의 누출나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 이슬점 －70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는 채널 길이(L)가 3μm, 채널폭(W)이 10μm, Lov가 0μm, dW가 0μm 이다. 또한, Vds는 10 V로 했다. 또한, 기판 온도는 －40℃, －25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서, 트랜지스터에서, 게이트 전극과 한쌍의 전극의 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한쌍의 전극의 튀어나온 부분을 dW라고 부른다.
도 38에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타낸다. 또한, 도 39(A)에 기판 온도와 스레숄드 전압의 관계를, 도 39(B)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 39(A)로부터, 기판 온도가 높을수록 스레숄드 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 －40℃∼150℃에서 1.09 V∼－0.23 V였다.
또한, 도 39(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 －40℃∼150℃에서 36 cm2/Vs∼32 cm2/Vs였다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작다는 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1 aA/μm 이하로 유지하면서, 전계 효과 이동도를 30 cm2/Vs 이상, 바람직하게는 40 cm2/Vs 이상, 보다 바람직하게는 60 cm2/Vs 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들면, L/W = 33 nm/40 nm의 FET에서, 게이트 전압 2.7 V, 드레인 전압 1.0 V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, 집적 회로 중에서, Si 반도체로 형성되는 트랜지스터와 산화물 반도체로 형성되는 트랜지스터를 함께 동작시키는 것이 가능하게 된다. 그리고, 휘발성의 기억 장치와 불휘발성의 기억 장치와의 사이의 데이터의 저장 및 복귀의 필요가 없는 반도체 기억 장치를 제공할 수 있다.
그런데, 불휘발성의 반도체 기억 장치에 이용하는 기억소자로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는 절연막을 통하여 상하에 배치되어 있는 강자성체막 중의 자화(磁化)의 방향이 평행이면 저저항 상태, 반(反)평행이면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시형태에 나타내는 산화물 반도체를 이용한 반도체 기억 장치와는 원리가 완전히 상이하다. 표 1은 MTJ 소자와 본 실시형태에 관한 반도체 기억 장치(표 중, 「OS/Si」라고 나타냄)와의 대비를 나타낸다.
스핀트로닉스(MTJ 소자) OS/Si
1) 내열성 쿼리 온도 프로세스 온도 500℃
(150℃에서의 신뢰성)
2) 구동 방식 전류 구동 전압 구동
3) 기입 원리 자성체의 스핀의 방향을 바꾼다 FET의 온/오프
4) Si LSI 바이폴러 LSI에 적합 MOS LSI에 적합
5) 오버헤드 크다
(줄열이 크기 때문)		 2∼3 자리수 이상 작다
(기생 용량의 충방전 때문)
6) 불휘발성 스핀을 이용 오프 전류가 작은 것을 이용
7) 판독 횟수 무제한 무제한
8) 3D화 어려움
(가능하더라도 2층까지)		 용이
(어떤 층에서도 가능)
9) 집적화도(F2) 4F2∼15F2 3D화의 적층수로 정해짐
10) 재료 자성을 가지는 희토류 OS 재료
11) 비트당 비용 높음 낮음
12) 자계내성 약함 강함
MTJ 소자는 자성 재료를 사용하기 때문에 쿼리 온도 이상으로 하면 강자성이 없어지게 된다는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴러 디바이스와 잘 맞지만, 바이폴러 디바이스는 고집적화에 적합하지 않다. 그리고, MTJ 소자는 기입 전류가 미소하다고는 하지만 메모리의 대용량화에 의해 소비 전력이 증대하게 된다는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하고 강자계에 노출되면 자화의 방향이 어긋나기 쉽다. 또한, MTJ 소자에 이용하는 자성체의 나노 스케일화에 의해 생기는 자장 섭동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, MTJ 소자의 프로세스를 금속 오염을 피하는 실리콘 반도체의 프로세스에 조립시키기 위해서는 상당한 주의를 필요로 한다. MTJ 소자는 비트당의 재료 비용면에서도 고가라고 생각된다.
한편, 본 실시형태에 나타내는 반도체 기억 장치에서의 산화물 반도체를 이용한 트랜지스터는, 채널 형성 영역을 형성하는 반도체 재료가 금속 산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 이용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러(soft error)도 생길 수 없다는 특징을 가진다. 이것으로부터 실리콘 집적 회로와 정합성이 매우 좋다고 할 수 있다.
10：반도체 기억 장치
100_1：기억 회로
100_2：기억 회로
100_3∼100_N：기억 회로
111_1：트랜지스터
111_2：트랜지스터
111_3∼111_N：트랜지스터
112_1：용량 소자
112_2：용량 소자
112_3∼112_N：용량 소자
113_1：데이터 전위 보유 출력 회로
113_2：데이터 전위 보유 출력 회로
113_3∼113_N：데이터 전위 보유 출력 회로
114_1：데이터 전위 제어 회로
114_2：데이터 전위 제어 회로
114_3∼114_N：데이터 전위 제어 회로
115_1：게이트 선택 신호 생성 회로
115_2：게이트 선택 신호 생성 회로
115_3∼115_N：게이트 선택 신호 생성 회로
121_1：인버터 회로
121_2：인버터 회로
121_3∼121_N：인버터 회로
122_1：NOR 회로
122_2：NOR 회로
122_3∼122_N：NOR 회로
123_1：출력 데이터용 인버터 회로
123_2：출력 데이터용 인버터 회로
123_3∼123_N：출력 데이터용 인버터 회로
124_1：게이트 선택 NOR 회로
124_2：게이트 선택 NOR 회로
124_3∼124_N：게이트 선택 NOR 회로
125_1：리셋 트랜지스터
125_2：리셋 트랜지스터
125_3∼125_N：리셋 트랜지스터
130_1：기억 회로
130_2：기억 회로
130_3∼130_N：기억 회로
135：인버터 회로
140_1：기억 회로
140_2：기억 회로
140_3∼140_N：기억 회로
141_1：기억 회로
141_2：기억 회로
141_3∼141_N：기억 회로
143_1：레벨 시프터 회로
143_2：레벨 시프터 회로
143_3∼143_N：레벨 시프터 회로
150：신호 처리 장치
151：연산 장치
152：연산 장치
153：반도체 기억 장치
154：반도체 기억 장치
155：반도체 기억 장치
156：제어장치
157：전원 제어 회로
191：트랜지스터
400：트랜지스터
401：인버터 회로
700：기판
701：절연막
702：반도체막
703：게이트 절연막
704：반도체막
707：게이트 전극
709：불순물 영역
710：채널 형성 영역
712：절연막
713：절연막
716：산화물 반도체층
719：도전막
720：도전막
721：게이트 절연막
722：게이트 전극
723：도전막
724：절연막
725：개구부
726：배선
727：절연막
1102：산화물 반도체막
1102a：고저항 영역
1102b：저저항 영역
1103：게이트 절연막
1107：게이트 전극
1108：게이트 절연막
1113：절연막
1114：측벽 절연막
1115：절연물
1117：절연층
1119：도전막
1120：도전막
1124：절연막
1128：배선
1129：보호막
9900：기판
9901：ALU
9902：ALU 콘트롤러
9903：인스트럭션 디코더
9904：인터럽트 콘트롤러
9905：타이밍 콘트롤러
9906：레지스터
9907：레지스터 콘트롤러
9908：Bus I/F
9909：ROM
9920：ROM I/F

Claims (16)

  1. 반도체 기억 장치로서,
    배선;
    제 1 트랜지스터, 제 1 용량 소자, 제 1 데이터 유지부, 제 1 회로, 및 제 1 제어 회로를 포함하는 제 1 기억 회로;
    제 2 트랜지스터, 제 2 용량 소자, 제 2 데이터 유지부, 제 2 회로, 및 제 2 제어 회로를 포함하는 제 2 기억 회로; 및
    제 3 트랜지스터를 포함하고,
    상기 제 1 기억 회로와 상기 제 2 기억 회로는 서로 전기적으로 접속되어 있고,
    상기 제 1 트랜지스터의 소스와 드레인 중의 하나는 상기 배선에 전기적으로 접속되어 있고,
    상기 제 1 데이터 유지부는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 오프 상태일 때, 상기 배선으로부터 공급된 데이터를 유지하고,
    상기 제 1 데이터 유지부는 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나, 상기 제 1 용량 소자의 제 1 전극, 상기 제 1 회로의 입력 단자, 및 상기 제 2 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되어 있고,
    상기 제 1 회로는 상기 제 1 제어 회로와 데이터 출력부에 제 1 신호를 출력하고,
    상기 제 1 신호의 전위는 상기 제 1 데이터 유지부 내의 상기 데이터의 전위에 의존적이고,
    상기 제 1 제어 회로는 상기 제 1 데이터 유지부 내의 상기 데이터의 상기 전위가 제 2 신호에 의해 제어되도록 상기 제 1 용량 소자의 제 2 전극에 제 2 신호를 출력하고,
    상기 제 2 데이터 유지부는 상기 제 2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나, 상기 제 2 용량 소자의 제 1 전극, 상기 제 2 회로의 입력 단자, 및 상기 제 3 트랜지스터에 전기적으로 접속되고,
    상기 제 2 데이터 유지부는 상기 제 2 트랜지스터와 상기 제 3 트랜지스터가 오프 상태일 때, 상기 제 1 데이터 유지부로부터 공급된 상기 데이터를 유지하는, 반도체 기억 장치.
  2. 반도체 기억 장치로서,
    배선;
    제 1 배선;
    제 2 배선;
    제 1 트랜지스터, 제 1 용량 소자, 제 1 데이터 유지부, 제 1 인버터, 제 2 인버터, 및 제 1 NOR 회로를 포함하는 제 1 기억 회로;
    제 2 트랜지스터, 제 2 용량 소자, 제 2 데이터 유지부, 제 3 인버터, 제 4 인버터, 및 제 2 NOR 회로를 포함하는 제 2 기억 회로;
    제 1 선택 회로;
    제 2 선택 회로; 및
    제 3 트랜지스터를 포함하고,
    상기 제 1 기억 회로와 상기 제 2 기억 회로는 서로 전기적으로 접속되어 있고,
    상기 제 1 트랜지스터의 소스와 드레인 중의 하나는 상기 배선에 전기적으로 접속되어 있고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 선택 회로에 전기적으로 접속되어 있고,
    상기 제 2 트랜지스터의 게이트는 상기 제 2 선택 회로에 전기적으로 접속되어 있고,
    상기 제 1 데이터 유지부는 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나, 상기 제 1 용량 소자의 제 1 전극, 상기 제 1 인버터의 입력 단자, 및 상기 제 2 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되어 있고,
    상기 제 1 인버터의 출력 단자는 상기 제 2 인버터의 입력 단자와 상기 제 1 NOR 회로의 제 1 입력 단자에 전기적으로 접속되어 있고,
    상기 제 1 NOR 회로의 출력 단자는 상기 제 1 용량 소자의 제 2 전극에 전기적으로 접속되어 있고,
    상기 제 1 NOR 회로의 제 2 입력 단자는 상기 제 1 배선에 전기적으로 접속되어 있고,
    상기 제 2 데이터 유지부는 상기 제 2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나, 상기 제 2 용량 소자의 제 1 전극, 상기 제 3 인버터의 입력 단자, 및 상기 제 3 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되어 있고,
    상기 제 3 인버터의 출력 단자는 상기 제 4 인버터의 입력 단자와 상기 제 2 NOR 회로의 제 1 입력 단자에 전기적으로 접속되어 있고,
    상기 제 2 NOR 회로의 출력 단자는 상기 제 2 용량 소자의 제 2 전극에 전기적으로 접속되어 있고,
    상기 제 2 NOR 회로의 제 2 입력 단자는 상기 제 2 배선에 전기적으로 접속되어 있는, 반도체 기억 장치.
  3. 반도체 기억 장치로서,
    배선;
    제 (2m－1)단(m은 1 이상의 자연수)의 기억 회로;
    제 2m단의 기억 회로;
    제 (2m+1)단의 기억 회로;
    제 (2m－1) 게이트 선택 신호 생성 회로; 및
    제 2m 게이트 선택 신호 생성 회로를 포함하고,
    상기 제 (2m－1)단의 기억 회로는:
    상기 배선에 전기적으로 접속된 소스를 포함하는 제 (2m-1) 트랜지스터;
    상기 제 (2m-1) 트랜지스터의 드레인, 상기 제 2m단의 기억 회로 내에 포함된 제 2m 트랜지스터의 소스, 제 (2m-1)의 용량 소자의 제 1 전극, 및 제 (2m-1) 인버터 회로의 입력 단자에 전기적으로 접속되고, 상기 배선으로부터 공급된 데이터를 유지하는 제 (2m-1) 데이터 유지부; 및
    상기 제 (2m-1) 인버터 회로의 출력 단자의 신호와, 제 1 용량 소자 제어 신호를 수신하고, 상기 제 (2m-1) 용량 소자의 제 2 전극에 전기적으로 접속된 출력 단자를 포함하는 제 (2m-1) NOR 회로를 포함하고,
    상기 제 2m단의 기억 회로는:
    상기 제 2m 트랜지스터;
    상기 제 2m 트랜지스터의 드레인, 제 (2m+1)단의 기억 회로에 포함된 제 (2m+1) 트랜지스터의 소스, 제 2m 용량 소자의 제 1 전극, 및 제 2m 인버터 회로의 입력 단자에 전기적으로 접속되고, 상기 제 (2m-1) 데이터 유지부로부터 공급된 상기 데이터를 유지하는 제 2m 데이터 유지부; 및
    상기 제 2m 인버터 회로의 출력 단자의 신호와, 제 2 용량 소자 제어 신호를 수신하고, 상기 제 2m 용량 소자의 제 2 전극에 전기적으로 접속된 출력 단자를 포함하는 제 2m NOR 회로를 포함하고,
    상기 제 (2m-1) 트랜지스터의 게이트는 제 1 게이트 제어 신호와 제 (2m-1) 인에이블 신호를 수신하고 상기 제 (2m-1) 트랜지스터의 도전 상태 또는 비도전 상태를 제어하는 제 (2m-1) 게이트 선택 신호 생성 회로에 전기적으로 접속되어 있고,
    상기 제 2m 트랜지스터의 게이트는 제 2 게이트 제어 신호와 제 2m 인에이블 신호를 수신하고, 상기 제 2m 트랜지스터의 도전 상태 또는 비도전 상태를 제어하는 제 2m 게이트 선택 신호 생성 회로에 전기적으로 접속되어 있고,
    상기 제 (2m-1) 데이터 유지부는 상기 제 (2m-1) 트랜지스터와 상기 제 2m 트랜지스터를 오프 상태로 함으로써 상기 배선으로부터 공급되는 상기 데이터를 유지하고,
    상기 제 2m 데이터 유지부는 상기 제 2m 트랜지스터와 상기 제 (2m+1) 트랜지스터를 오프 상태로 함으로써 상기 제 (2m-1) 데이터 유지부로부터 공급되는 상기 데이터를 유지하고,
    상기 제 (2m-1) NOR 회로는 상기 제 (2m-1) 인버터 회로의 상기 출력 단자의 상기 신호와, 상기 제 (2m-1) 용량 소자를 통한 용량 결합에 의해 상기 제 (2m-1) 데이터 유지부의 전위를 제어하기 위한 상기 제 1 용량 소자 제어 신호에 의존적인 제 1 신호를 출력하고,
    상기 제 2m NOR 회로는 상기 제 2m 인버터 회로의 상기 출력 단자의 상기 신호와, 상기 제 2m 용량 소자를 통한 용량 결합에 의해 상기 제 2m 데이터 유지부의 전위를 제어하기 위한 상기 제 2 용량 소자 제어 신호에 의존적인 제 2 신호를 출력하는, 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 제 1 회로, 상기 제 1 제어 회로, 상기 제 2 회로, 및 상기 제 2 제어 회로 중의 적어도 하나는 실리콘을 포함하는 반도체를 포함하는 트랜지스터를 포함하는, 반도체 기억 장치.
  5. 제 2 항에 있어서,
    상기 제 1 내지 제 4 인버터, 상기 제 1 NOR 회로, 및 상기 제 2 NOR 회로 중의 적어도 하나는 실리콘을 포함하는 반도체를 포함하는 트랜지스터를 포함하는, 반도체 기억 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 트랜지스터와 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터는 적층된, 반도체 기억 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는 반도체층을 포함하는 트랜지스터인, 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체는 In-Sn-Zn계 산화물 반도체인, 반도체 기억 장치.
  9. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트에 전기적으로 접속된 제 1 게이트 선택 신호 생성 회로와 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된 제 2 게이트 선택 신호 생성 회로를 더 포함하는, 반도체 기억 장치.
  10. 제 3 항에 있어서,
    상기 제 (2m―1) 인버터 회로, 상기 제 2m 인버터 회로, 상기 제 (2m―1) NOR 회로, 상기 제 2m NOR 회로, 상기 제 (2m－1) 게이트 선택 신호 생성 회로, 및 상기 제 2m 게이트 선택 신호 생성 회로 중 적어도 하나는 실리콘을 포함하는 반도체를 포함하는 트랜지스터를 포함하는, 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 트랜지스터와 상기 제 (2m―1) 트랜지스터 또는 상기 제 2m 트랜지스터는 적층된, 반도체 기억 장치.
  12. 제 3 항에 있어서,
    상기 제 (2m―1) 트랜지스터 및 상기 제 2m 트랜지스터는 각각 산화물 반도체를 포함하는 반도체층을 포함하는 트랜지스터인, 반도체 기억 장치.
  13. 제 12 항에 있어서,
    상기 산화물 반도체는 In－Sn－Zn계 산화물 반도체인, 반도체 기억 장치.
  14. 삭제
  15. 삭제
  16. 삭제
KR1020120051088A 2011-05-18 2012-05-14 반도체 기억 장치 KR101963653B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120051088A KR101963653B1 (ko) 2011-05-18 2012-05-14 반도체 기억 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011111738 2011-05-18
JPJP-P-2011-111738 2011-05-18
KR1020120051088A KR101963653B1 (ko) 2011-05-18 2012-05-14 반도체 기억 장치

Publications (2)

Publication Number Publication Date
KR20120129776A KR20120129776A (ko) 2012-11-28
KR101963653B1 true KR101963653B1 (ko) 2019-03-29

Family

ID=47174812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120051088A KR101963653B1 (ko) 2011-05-18 2012-05-14 반도체 기억 장치

Country Status (4)

Country Link
US (1) US8824193B2 (ko)
JP (1) JP5955636B2 (ko)
KR (1) KR101963653B1 (ko)
TW (1) TWI552150B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5886128B2 (ja) * 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US9372694B2 (en) 2012-03-29 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Reducing data backup and recovery periods in processors
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
TWI646782B (zh) * 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
US9438234B2 (en) * 2014-11-21 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device including logic circuit
JP6613116B2 (ja) * 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US10389519B2 (en) * 2016-09-30 2019-08-20 International Business Machines Corporation Hardware based cryptographic side-channel attack prevention
WO2020245696A1 (ja) 2019-06-04 2020-12-10 株式会社半導体エネルギー研究所 整合回路、半導体装置、および、電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531958A (ja) 2004-03-30 2007-11-08 インピンジ インコーポレイテッド 書換可能な電子ヒューズ
US20090175096A1 (en) 2005-08-12 2009-07-09 Kazuhiro Kitazaki Semiconductor device and method for boosting word line

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856134B2 (ja) * 1977-11-24 1983-12-13 ホーチキ株式会社 記憶装置
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4091301B2 (ja) * 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
US7712009B2 (en) 2005-09-21 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
TWI284323B (en) * 2005-09-28 2007-07-21 Macronix Int Co Ltd Method and circuit for reading fuse calls in a nonvolatile memory during power-up
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7606988B2 (en) * 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
CN101965607B (zh) * 2007-12-28 2013-08-14 夏普株式会社 辅助电容配线驱动电路和显示装置
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
TWI525615B (zh) * 2011-04-29 2016-03-11 半導體能源研究所股份有限公司 半導體儲存裝置
JP5886128B2 (ja) * 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
US8982607B2 (en) * 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531958A (ja) 2004-03-30 2007-11-08 インピンジ インコーポレイテッド 書換可能な電子ヒューズ
US20090175096A1 (en) 2005-08-12 2009-07-09 Kazuhiro Kitazaki Semiconductor device and method for boosting word line

Also Published As

Publication number Publication date
JP5955636B2 (ja) 2016-07-20
TW201301280A (zh) 2013-01-01
KR20120129776A (ko) 2012-11-28
US8824193B2 (en) 2014-09-02
US20120294066A1 (en) 2012-11-22
TWI552150B (zh) 2016-10-01
JP2012256412A (ja) 2012-12-27

Similar Documents

Publication Publication Date Title
KR101963653B1 (ko) 반도체 기억 장치
KR101933717B1 (ko) 기억 회로
KR102001576B1 (ko) 반도체 기억 장치
JP5256339B2 (ja) 記憶装置
JP5809078B2 (ja) 記憶装置
KR101817115B1 (ko) 신호 처리 회로
KR101923737B1 (ko) 기억 소자 및 신호 처리 회로
KR101953914B1 (ko) 기억 회로 및 전자 기기
KR101922397B1 (ko) 반도체 장치
KR20120120039A (ko) 신호 처리 회로
US8729545B2 (en) Semiconductor memory device
TWI579972B (zh) 半導體裝置
KR101874144B1 (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant