JPS5856134B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5856134B2 JPS5856134B2 JP52139820A JP13982077A JPS5856134B2 JP S5856134 B2 JPS5856134 B2 JP S5856134B2 JP 52139820 A JP52139820 A JP 52139820A JP 13982077 A JP13982077 A JP 13982077A JP S5856134 B2 JPS5856134 B2 JP S5856134B2
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- JP
- Japan
- Prior art keywords
- output
- input
- flip
- memory circuit
- signal
- Prior art date
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- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- G—PHYSICS
- G08—SIGNALLING
- G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
- G08B25/00—Alarm systems in which the location of the alarm condition is signalled to a central station, e.g. fire or police telegraphic systems
- G08B25/14—Central alarm receiver or annunciator arrangements
Description
【発明の詳細な説明】
本発明は火災報知機の受信機とコンピュータと等の如く
、警報システムと他の制御機器とを接続する記憶装置に
関する。
、警報システムと他の制御機器とを接続する記憶装置に
関する。
このような記憶装置として、例えば火災報知機とコンピ
ュータとを接続して、該コンピュータにより発報後の避
難、誘導等の処理を行う場合がある。
ュータとを接続して、該コンピュータにより発報後の避
難、誘導等の処理を行う場合がある。
上記コンピュータとして、火災報知様専用に用いる場合
には特に問題はないが、経済上の理由からコンピュータ
を種々の機器装置の監ネ見制御に併用していることが多
く、このような場合には次のような問題を生ずる。
には特に問題はないが、経済上の理由からコンピュータ
を種々の機器装置の監ネ見制御に併用していることが多
く、このような場合には次のような問題を生ずる。
例えば、列車運行の制御を行ない、かつ或ビルの火災報
知機と連動しているような場合には、火災報知機の発報
信号よりも列車運行制御が優先されるため、火災の拡大
していった経路を完全に把握できないことがあり、従っ
て適確な避難、誘導ができないという問題がある。
知機と連動しているような場合には、火災報知機の発報
信号よりも列車運行制御が優先されるため、火災の拡大
していった経路を完全に把握できないことがあり、従っ
て適確な避難、誘導ができないという問題がある。
このような問題を解決するために、記憶回路を設けたも
のも知られているが、従来の記憶回路を用いたものでは
、１報目が入るとそれが記憶回路に記憶されてコンピュ
ータに対し割込信号を出力し、該コンピュータｌこおい
て時間の空いたときｌこ上記記憶回路の内容を読込むよ
うに構成されているものの、１つの発報情報しか入って
いないときでも、コンピュータは記憶回路の全部、即ち
記憶容量分を読込むことになり、読込み時間が無駄にな
るという欠点があった。
のも知られているが、従来の記憶回路を用いたものでは
、１報目が入るとそれが記憶回路に記憶されてコンピュ
ータに対し割込信号を出力し、該コンピュータｌこおい
て時間の空いたときｌこ上記記憶回路の内容を読込むよ
うに構成されているものの、１つの発報情報しか入って
いないときでも、コンピュータは記憶回路の全部、即ち
記憶容量分を読込むことになり、読込み時間が無駄にな
るという欠点があった。
この無駄な時間はコンピュータが全く仕事をせずに時間
を浪費していることになり、列車制御に大きな影響を与
えることになる。
を浪費していることになり、列車制御に大きな影響を与
えることになる。
コンピュータで伺報入ったかを判断してその分だけ読込
む如くすることも可能であるが、このためには伺報きた
かを判断する時間が必要になり、かつそのためのプログ
ラムが難しい等の問題がある。
む如くすることも可能であるが、このためには伺報きた
かを判断する時間が必要になり、かつそのためのプログ
ラムが難しい等の問題がある。
本発明は上記した総ての欠点を除去する記憶装置を提供
することを目的とするものである。
することを目的とするものである。
上述の目的を達成するために、本発明の記憶回路は入力
端と出力端との間に複数直列に接続ｇｈ入力信号の１報
分のビット数ｌこ見合った記憶容量を持ち、入力信号を
順次記憶する記憶回路と、それぞれの前記記憶回路毎に
設けられ、セット状態のときは対応する記憶回路の書込
動作を阻止し、リセット状態のときは対応する記憶回路
の書込動作を許容する制御を行なう複数のフリップフロ
ップ装置と、前記入力信号が入力端に到来するとき、警
報システムから与えられる制御信号を１回受けるたびご
とに、入力端側から出力端側へ順に前記記憶回路の書込
動作と、その後書込をした記憶回路に対応した前記フリ
ップフロップ装置のセットとを各々１サイクルだけ行な
う順次制御回路と、前記フリップフロップ装置のすべて
がセット状態にあるときに、制御信号が入力されても前
記順次制御回路の動作を阻止する停止回路とを有し、更
に前記記憶回路へ書込動作を行なった後に、その前段の
記憶回路に対応しているフリップフロップ装置ヘリセッ
ト信号を出力し、当該フリップフロップ装置の出力状態
を元に戻す如く接続構成し、かつ出力端側の記憶回路に
対応するフリップフロップ装置がセット状態にあるとき
に前記コンピュータへ割込信号を出すと共に、前記コン
ピュータへ当該記憶回路の記憶内容を出力したときに、
前記コンピュータからの割込完了信号により当該フリッ
プフロップ装置の出力状態を元に戻す如く接続構成し、
これによって時間的に順を追って入力端に与えられる複
数の入力信号を該入力信号と同時に与えられる制御信号
により、出力端側の記憶回路から順に詰めるようにした
ことを特徴とする。
端と出力端との間に複数直列に接続ｇｈ入力信号の１報
分のビット数ｌこ見合った記憶容量を持ち、入力信号を
順次記憶する記憶回路と、それぞれの前記記憶回路毎に
設けられ、セット状態のときは対応する記憶回路の書込
動作を阻止し、リセット状態のときは対応する記憶回路
の書込動作を許容する制御を行なう複数のフリップフロ
ップ装置と、前記入力信号が入力端に到来するとき、警
報システムから与えられる制御信号を１回受けるたびご
とに、入力端側から出力端側へ順に前記記憶回路の書込
動作と、その後書込をした記憶回路に対応した前記フリ
ップフロップ装置のセットとを各々１サイクルだけ行な
う順次制御回路と、前記フリップフロップ装置のすべて
がセット状態にあるときに、制御信号が入力されても前
記順次制御回路の動作を阻止する停止回路とを有し、更
に前記記憶回路へ書込動作を行なった後に、その前段の
記憶回路に対応しているフリップフロップ装置ヘリセッ
ト信号を出力し、当該フリップフロップ装置の出力状態
を元に戻す如く接続構成し、かつ出力端側の記憶回路に
対応するフリップフロップ装置がセット状態にあるとき
に前記コンピュータへ割込信号を出すと共に、前記コン
ピュータへ当該記憶回路の記憶内容を出力したときに、
前記コンピュータからの割込完了信号により当該フリッ
プフロップ装置の出力状態を元に戻す如く接続構成し、
これによって時間的に順を追って入力端に与えられる複
数の入力信号を該入力信号と同時に与えられる制御信号
により、出力端側の記憶回路から順に詰めるようにした
ことを特徴とする。
以下に、本発明の一実施例を図に基いて詳細に説明する
。
。
図は本発明実施例の記憶装置を示すものであり、警報シ
ステムおよびコンピュータは図示を省略しである。
ステムおよびコンピュータは図示を省略しである。
警報システムからの発報信号、即ち発報個所を意味する
コード信号が入力される入力端ｌ ａ、１ ｂ。
コード信号が入力される入力端ｌ ａ、１ ｂ。
１ｎ、及び発報信号が入力されているときには「０」、
入力されていないとぎには「１」となる制御信号入力端
子２を介して前記警報システムに接続さへ又出力端３ａ
、３ｂ、３ｎ、割込信号出力端子４及び割込完了信号入
力端子５を介してコンピュータに接続され、コンピュー
タでは出力端子３ ａ ｓ ３ ｂ 、３ ｎからのコ
ード信号内容に応じて防災機器をシーケンシャルに制御
する。
入力されていないとぎには「１」となる制御信号入力端
子２を介して前記警報システムに接続さへ又出力端３ａ
、３ｂ、３ｎ、割込信号出力端子４及び割込完了信号入
力端子５を介してコンピュータに接続され、コンピュー
タでは出力端子３ ａ ｓ ３ ｂ 、３ ｎからのコ
ード信号内容に応じて防災機器をシーケンシャルに制御
する。
６゜７はラッチよりなる記憶回路であり、記憶回路６゜
７は上記入力端１ａ、Ｉｂ、Ｉｎに接続された入力バッ
ファ回路１３と出力端３ ａ ＝ ３ ｂ ｔ ３ ｎ
との間に直列に接続されており、最終段の記憶回路７は
出力バッファ回路Ｔを内蔵しているが、入力バッファ回
路１３のように出力バッファ回路Ｔを独立のものとして
もよい。
７は上記入力端１ａ、Ｉｂ、Ｉｎに接続された入力バッ
ファ回路１３と出力端３ ａ ＝ ３ ｂ ｔ ３ ｎ
との間に直列に接続されており、最終段の記憶回路７は
出力バッファ回路Ｔを内蔵しているが、入力バッファ回
路１３のように出力バッファ回路Ｔを独立のものとして
もよい。
二段の記憶回路６，７は並列セット入力としての警報信
号のコードをそのまま並列コード信号として記憶し得る
ようになっている。
号のコードをそのまま並列コード信号として記憶し得る
ようになっている。
８．９はフリップフロップ装置であり、前記記憶回路６
，７毎に設けられている。
，７毎に設けられている。
フリップフロップ装置８，９はその人力Ｔ（こ「１」信
号が与えられたときに出力ＱをｒＯＪから「１」へ反転
し同時に反転出力Ｑを「１」から「０」に反転し、リセ
ット端子Ｒに「１」信号が与えられたときに復帰する。
号が与えられたときに出力ＱをｒＯＪから「１」へ反転
し同時に反転出力Ｑを「１」から「０」に反転し、リセ
ット端子Ｒに「１」信号が与えられたときに復帰する。
フリップフロップ装置８の反転出力ＱはナントゲートＮ
ＡＮＤ−４の一方の入力端に接続さへ該ナンドゲ−１−
ＮＡＮＤ−４の出力ｆこよりインバータＩＮＶ−８を介
して「１」信号が記憶回路６に与えられたときに該記憶
回路６（こ入力端ｌａ。
ＡＮＤ−４の一方の入力端に接続さへ該ナンドゲ−１−
ＮＡＮＤ−４の出力ｆこよりインバータＩＮＶ−８を介
して「１」信号が記憶回路６に与えられたときに該記憶
回路６（こ入力端ｌａ。
ｉｂ、Ｉｎの警報信号が入力バッファ回路１３を介して
書込まれるようになっている。
書込まれるようになっている。
フリップフロップ装置９においてもその反転出力Ｑがナ
ンドケー）ＮＡＮＤ−１の一方の入力端に接続さ札該ナ
ントゲートＮＡＮＤ−１の出力によりインバータＩＮＶ
−３を介して「１」信号が記憶回路１に与えられたとき
に該記憶回路７に前段記憶回路６の記憶内容が書込まれ
る。
ンドケー）ＮＡＮＤ−１の一方の入力端に接続さ札該ナ
ントゲートＮＡＮＤ−１の出力によりインバータＩＮＶ
−３を介して「１」信号が記憶回路１に与えられたとき
に該記憶回路７に前段記憶回路６の記憶内容が書込まれ
る。
フリップフロップ装置８のリセット端子Ｒには次段のイ
ンバータＩＮＶ−３の出力が接続され、インバータＩＮ
Ｖ−３が「１」信号を出力したとき、すなわち記憶回路
７が書込動作したときにフリップフロップ装置８がリセ
ットされるようになされている。
ンバータＩＮＶ−３の出力が接続され、インバータＩＮ
Ｖ−３が「１」信号を出力したとき、すなわち記憶回路
７が書込動作したときにフリップフロップ装置８がリセ
ットされるようになされている。
最終段のフリップフロップ装置９のリセット端子Ｒには
インバータＩＮＶ−４を介して割込完了信号入力端子５
からの割込完了信号が与えられるようになっており、イ
ンバータＩＮＶ−４の出力が「１」信号となったとき、
すなわち「１」信号が与えられていた端子５にコンピュ
ータからの割込完了信号として「０」信号が与えられた
ときにフリップフロップ装置９がリセットされるように
なっている。
インバータＩＮＶ−４を介して割込完了信号入力端子５
からの割込完了信号が与えられるようになっており、イ
ンバータＩＮＶ−４の出力が「１」信号となったとき、
すなわち「１」信号が与えられていた端子５にコンピュ
ータからの割込完了信号として「０」信号が与えられた
ときにフリップフロップ装置９がリセットされるように
なっている。
またフリップフロップ装置９の反転出力Ｑはトライステ
ート回路１５を制御し、該反転出力Ｑが「１」信号を出
力しているときは割込信号出力端子４に「１」信号を生
ぜしめ、反転出力Ｑが「０」信号となったとき、すなわ
ち最終段の記憶回路７が書込動作を行なったときに端子
４に割込信号としての「０」信号を出力するようになさ
れている。
ート回路１５を制御し、該反転出力Ｑが「１」信号を出
力しているときは割込信号出力端子４に「１」信号を生
ぜしめ、反転出力Ｑが「０」信号となったとき、すなわ
ち最終段の記憶回路７が書込動作を行なったときに端子
４に割込信号としての「０」信号を出力するようになさ
れている。
順次制御回路はデコーダ１０、カウンタ１１、クロック
１２、で構成している。
１２、で構成している。
デコーダ１０はクロック１２からのクロックパルスに同
期してカウンタ１１により制御される。
期してカウンタ１１により制御される。
デコーダ１０の出力端１０ａ乃至１０ｅは最初の出力端
から順番に「１」信号を出力する。
から順番に「１」信号を出力する。
この出力信号の移動のタイミングはカウンタ１１により
クロックパルスと同期したタイミングで行なわれるよう
になっている。
クロックパルスと同期したタイミングで行なわれるよう
になっている。
デコーダ１０の第１の出力端１０ａは前段用のナンドゲ
ー）ＮＡＮＤ−４のもう一方の入力端に接続され、第２
の出力端１０ｂは前段用のフリップフロップ装置８の入
力端Ｔに接続され、第３の出力端１０ｃは後段用のナン
トゲートＮＡＮＤ−１のもう一方の入力端に接続され、
第４の出力端１０ｄは後段のフリップフロップ装置９の
入力端Ｔに接続されている。
ー）ＮＡＮＤ−４のもう一方の入力端に接続され、第２
の出力端１０ｂは前段用のフリップフロップ装置８の入
力端Ｔに接続され、第３の出力端１０ｃは後段用のナン
トゲートＮＡＮＤ−１のもう一方の入力端に接続され、
第４の出力端１０ｄは後段のフリップフロップ装置９の
入力端Ｔに接続されている。
第５の出力端１０ｅｆこ生じる「１」信号は後述のよう
にデコーダ１０の１サイクルの終了による動作停止のた
めに用いられる。
にデコーダ１０の１サイクルの終了による動作停止のた
めに用いられる。
クロック１２はそのスタート入力端子Ｓに「１」信号が
与えられている間のみ一定周期のクロックパルスをカウ
ンタ１１のクロック入力端Ｃに４九カウンタ１１はその
制御入力端Ｒに「１」信号が与えられている間のみ上記
クロックパルスに同期してデコーダ１０を駆動する。
与えられている間のみ一定周期のクロックパルスをカウ
ンタ１１のクロック入力端Ｃに４九カウンタ１１はその
制御入力端Ｒに「１」信号が与えられている間のみ上記
クロックパルスに同期してデコーダ１０を駆動する。
これらクロック１２およびカウンタ１１の作動制御のた
めに、別のフリップフロップ装置１４が設けられている
。
めに、別のフリップフロップ装置１４が設けられている
。
このフリップフロップ装置１４はその入力端Ｔに「１」
信号を受けたときに出力Ｑを「０」から「１」へ反転し
、また反転出力Ｑを「１」から「０」に反転し、そのリ
セット入力端Ｒに「１」信号を受けたときに復帰する。
信号を受けたときに出力Ｑを「０」から「１」へ反転し
、また反転出力Ｑを「１」から「０」に反転し、そのリ
セット入力端Ｒに「１」信号を受けたときに復帰する。
フリップフロップ装置１４の反転出力ＱはインバータＩ
ＮＶ−１を介してカウンタ１１の制御入力端Ｒに入力さ
れ、従って該反転出力Ｑが「Ｏ」信号のときカウンタ１
１が作動されるようになっている。
ＮＶ−１を介してカウンタ１１の制御入力端Ｒに入力さ
れ、従って該反転出力Ｑが「Ｏ」信号のときカウンタ１
１が作動されるようになっている。
またフリップフロップ装置１４の出力Ｑは、ノアゲート
Ｎ０Ｒ−２の一方の入力端へ入力さへ該ノアゲートＮ０
Ｒ−２の出力がインバータＩＮＶ−２を介してクロック
１２のスタート入力端Ｓに入力されている。
Ｎ０Ｒ−２の一方の入力端へ入力さへ該ノアゲートＮ０
Ｒ−２の出力がインバータＩＮＶ−２を介してクロック
１２のスタート入力端Ｓに入力されている。
停止回路は前記ノアゲートＮ０Ｒ−２、ナントゲートＮ
ＡＮＤ−２及びインバータＩＮＶ−２で構成している。
ＡＮＤ−２及びインバータＩＮＶ−２で構成している。
ナンドゲ−１−ＮＡＮＤ−２の出力はノアゲ”−トＮ０
Ｒ−２のもう一方の入力端に入力され、また該ナントゲ
ートＮＡＮＤ−２の二つの入力端にはフリップフロップ
装置８，９の各出力Ｑが各々入力されている。
Ｒ−２のもう一方の入力端に入力され、また該ナントゲ
ートＮＡＮＤ−２の二つの入力端にはフリップフロップ
装置８，９の各出力Ｑが各々入力されている。
フリップフロップ装置１４のリセットは、そのリセット
端子Ｒに「１」信号が与えられたときに行なわへこれは
デコーダ１０の第５の出力端１０ｅに「１」信号が生じ
たときになされる。
端子Ｒに「１」信号が与えられたときに行なわへこれは
デコーダ１０の第５の出力端１０ｅに「１」信号が生じ
たときになされる。
すなわち出力端１０ｅｊこ生じた「１」信号は、そのま
まナントゲートＮＡＮＤ−５の一方の入力端に入力さへ
一方該「１」信号の立上り部が抵抗Ｒ２とコンデンサＣ
２とからなる遅延回路で遅延されてインバータＩＮＶ−
９に入力されるまでの間だけ該インバータＩＮＶ−９の
出力に生じている「１」信号が前記ナンドゲ−１−ＮＡ
ＮＤ−５に入力されており、従ってデコーダ１０の出力
端１０ｅに「１」信号が生じてから、前記遅延時間の間
だけナントゲートＮＡＮＤ−５が「０」信号を出し、こ
れがインバータＩＮＶ−１０で反転して「１」信号とな
ってフリップフロップ装置１４のリセット端子Ｒに入力
される。
まナントゲートＮＡＮＤ−５の一方の入力端に入力さへ
一方該「１」信号の立上り部が抵抗Ｒ２とコンデンサＣ
２とからなる遅延回路で遅延されてインバータＩＮＶ−
９に入力されるまでの間だけ該インバータＩＮＶ−９の
出力に生じている「１」信号が前記ナンドゲ−１−ＮＡ
ＮＤ−５に入力されており、従ってデコーダ１０の出力
端１０ｅに「１」信号が生じてから、前記遅延時間の間
だけナントゲートＮＡＮＤ−５が「０」信号を出し、こ
れがインバータＩＮＶ−１０で反転して「１」信号とな
ってフリップフロップ装置１４のリセット端子Ｒに入力
される。
次にこの記憶装置の動作について説明する。
先ず、初期状態、即ち入力端ｉａ、１ｂ、１ｎに入力信
号が入力されていなく、制御信号入力端子２の入力が「
１」の状態のときにはインバータＩＮＶ−５の出力は「
０」であり、この出力及びコンデンサＣ１及び抵抗Ｒ１
よりなる遅延回路により遅延さ札 インバータＩＮＶ−
６により反転された出力「１」が入力されるナントゲー
トＮＡ、ＮＤ−３の出力は「１」となり、インバータＩ
ＮＶ−７を介してフリップフロップ装置１４の入力には
「０」が入力され、その出力Ｑは「０」、反転出力Ｑは
「１」になっている。
号が入力されていなく、制御信号入力端子２の入力が「
１」の状態のときにはインバータＩＮＶ−５の出力は「
０」であり、この出力及びコンデンサＣ１及び抵抗Ｒ１
よりなる遅延回路により遅延さ札 インバータＩＮＶ−
６により反転された出力「１」が入力されるナントゲー
トＮＡ、ＮＤ−３の出力は「１」となり、インバータＩ
ＮＶ−７を介してフリップフロップ装置１４の入力には
「０」が入力され、その出力Ｑは「０」、反転出力Ｑは
「１」になっている。
従ってこの反転出力Ｑより前記インバータＩＮＶ−１を
介したカウンタ１１の端子Ｒへは「０」が入力され、更
に出力Ｑより前記ノアゲートＮ０Ｒ−２及びインバータ
ＩＮＶ−２を介したクロック１２へも「０」が入力され
て、クロック１２は動作せず、従ってカウンタ１１が駆
動せず、デコーダ１０の出力も総て「０」であり、前記
フリップフロップ装置８，９の出力Ｑは「０」１反転出
力Ｑは「１」になっている。
介したカウンタ１１の端子Ｒへは「０」が入力され、更
に出力Ｑより前記ノアゲートＮ０Ｒ−２及びインバータ
ＩＮＶ−２を介したクロック１２へも「０」が入力され
て、クロック１２は動作せず、従ってカウンタ１１が駆
動せず、デコーダ１０の出力も総て「０」であり、前記
フリップフロップ装置８，９の出力Ｑは「０」１反転出
力Ｑは「１」になっている。
ナントゲートＮＡＮＤ−４にはテ゛コーダ１０の第１の
出力「０」及びフリップフロップ装置８の反転出力Ｑの
「１」が入力されて出力は「１」になり、これがインバ
ータＩＮＶ−８で反転されて「０」として前記記憶回路
６に入力されている。
出力「０」及びフリップフロップ装置８の反転出力Ｑの
「１」が入力されて出力は「１」になり、これがインバ
ータＩＮＶ−８で反転されて「０」として前記記憶回路
６に入力されている。
又、ナントゲートＮＡＮＤ−１にはデコーダ１０の第３
の出力「０」及びフリップフロップ装置９の反転出力Ｑ
の「１」が入力されて出力は「１」になり、これがイン
バータＩＮＶ−３で反転されて「０」として前記記憶回
路７に入力されている。
の出力「０」及びフリップフロップ装置９の反転出力Ｑ
の「１」が入力されて出力は「１」になり、これがイン
バータＩＮＶ−３で反転されて「０」として前記記憶回
路７に入力されている。
叉 ナントゲートＮＡＮＤ−２にはフリップフロップ装
置８，９の出力Ｑからの「０」、「０」が入力され、「
１」が出力されてこれが上記ノアゲ゛−１−ＮＯＲ−２
に入力されている。
置８，９の出力Ｑからの「０」、「０」が入力され、「
１」が出力されてこれが上記ノアゲ゛−１−ＮＯＲ−２
に入力されている。
更に、デコーダ１０の第５の出力「Ｏ」が直接に、及び
コンデンサＣ２及び抵抗Ｒ２よりなる遅延回路とインバ
ータＩＮＶ−９を介して「１」に反転された信号がそれ
ぞれナントゲートＮＡＮＤ−５に入力さへ該ナントゲー
トの出力が「１」となり、これがインバータＩＮＶ−１
０で反転され「０」となり、前記フリップフロップ装置
１４の端子Ｒには「０」が入力される。
コンデンサＣ２及び抵抗Ｒ２よりなる遅延回路とインバ
ータＩＮＶ−９を介して「１」に反転された信号がそれ
ぞれナントゲートＮＡＮＤ−５に入力さへ該ナントゲー
トの出力が「１」となり、これがインバータＩＮＶ−１
０で反転され「０」となり、前記フリップフロップ装置
１４の端子Ｒには「０」が入力される。
このような状態で１報目が入力端１ａ、１ｂ。
１ｎに入力すると、この発報信号ｌこよって入力端子２
は「Ｏ」となり、インバータＩＮＶ−５の出力が「１」
になると共に前記遅延回路の遅延時間内ではインバータ
ＩＮＶ−６の出力が「１」になっており、ナンドゲ′−
トＮＡＮＤ−３の出力は「０」となってインバータＩＮ
Ｖ−７で反転されたフリップフロップ装置１４の入力は
「１」となり、フリップフロップ装置１４の出力Ｑは「
１」、反転出力Ｑは「０」となる。
は「Ｏ」となり、インバータＩＮＶ−５の出力が「１」
になると共に前記遅延回路の遅延時間内ではインバータ
ＩＮＶ−６の出力が「１」になっており、ナンドゲ′−
トＮＡＮＤ−３の出力は「０」となってインバータＩＮ
Ｖ−７で反転されたフリップフロップ装置１４の入力は
「１」となり、フリップフロップ装置１４の出力Ｑは「
１」、反転出力Ｑは「０」となる。
この出力Ｑが「１」になると、前記のようにナントゲー
トＮＡＮＤ−２の出力も「１」であるからノアゲートＮ
０Ｒ−２の出力が「０」となり、前記クリック１２には
「１」が入力されて該クロックがオンになる。
トＮＡＮＤ−２の出力も「１」であるからノアゲートＮ
０Ｒ−２の出力が「０」となり、前記クリック１２には
「１」が入力されて該クロックがオンになる。
一方上記フリップフロップ装置１４の反転出力Ｑは「０
」であるから、カウンタ１１の端子Ｒには「１」が入力
され、該カウンタがセットされて上記クロック１２のタ
イミングによりデコーダ１０が駆動される。
」であるから、カウンタ１１の端子Ｒには「１」が入力
され、該カウンタがセットされて上記クロック１２のタ
イミングによりデコーダ１０が駆動される。
デコーダ１０の第１の出力端１０ａの出力が「１」にな
ると、前記したようにフリップフロップ装置８の反転出
力Ｑも「１」であるから、ナンドゲ′−トＮＡＮＤ−４
の出力は「Ｏ」になり、記憶回路６にはインバータＩＮ
Ｖ−８の出力「１」が入力さへ記憶回路６にはバッファ
１３を介した１報目が取込まれる。
ると、前記したようにフリップフロップ装置８の反転出
力Ｑも「１」であるから、ナンドゲ′−トＮＡＮＤ−４
の出力は「Ｏ」になり、記憶回路６にはインバータＩＮ
Ｖ−８の出力「１」が入力さへ記憶回路６にはバッファ
１３を介した１報目が取込まれる。
デコーダ１０の第２の出力端１０ｂの出力が「１」にな
ると、フリップフロップ装置８の出力は反転され、反転
出力Ｑが「０」となり、記憶回路６のインバータＩＮＶ
−８を介した入力は「０」に戻り、書込動作は停止され
る。
ると、フリップフロップ装置８の出力は反転され、反転
出力Ｑが「０」となり、記憶回路６のインバータＩＮＶ
−８を介した入力は「０」に戻り、書込動作は停止され
る。
デコーダ１０の第３の出力端１０ｃの出力が「１」にな
ると、フリップフロップ装置９の反転出力Ｑも前記のよ
うに「１」であるから、ナントゲートＮＡＮＤ−１の出
力は「０」となり、記憶回路７にはインバータＩＮＶ−
３の出力「１」が入力さへ前記記憶回路６からの前記１
報目がシフトされて取込まれる。
ると、フリップフロップ装置９の反転出力Ｑも前記のよ
うに「１」であるから、ナントゲートＮＡＮＤ−１の出
力は「０」となり、記憶回路７にはインバータＩＮＶ−
３の出力「１」が入力さへ前記記憶回路６からの前記１
報目がシフトされて取込まれる。
上記ナンドゲ−）ＮＡＮＤ−１のインバータＩＮＶ−３
で反転させた出力「１」はフリップフロップ装置８のリ
セット端子Ｒに入力され、該フリップフロップ装置８の
出力は反転される。
で反転させた出力「１」はフリップフロップ装置８のリ
セット端子Ｒに入力され、該フリップフロップ装置８の
出力は反転される。
上記デコーダ１０の第４の出力端１０ｄの出力が「１」
になると、フリップフロップ装置９の出力が反転され、
反転出力Ｑの「０」が割込信号として端子４より出力さ
れる。
になると、フリップフロップ装置９の出力が反転され、
反転出力Ｑの「０」が割込信号として端子４より出力さ
れる。
上記デコーダ１０の第５の出力が「１」になると、ナン
ドゲー）ＮＡＮＤ−５の一方の入力は「１」、他方の入
力は前記遅延回路の遅延時間が経過するまで「１」であ
り、ナントゲートＮＡＮＤ−５の出力は「０」になって
、これがインバータＩＮＶ−１０で反転さる。
ドゲー）ＮＡＮＤ−５の一方の入力は「１」、他方の入
力は前記遅延回路の遅延時間が経過するまで「１」であ
り、ナントゲートＮＡＮＤ−５の出力は「０」になって
、これがインバータＩＮＶ−１０で反転さる。
この反転された出力「１」はフリップフロップ装置１４
のリセット端子Ｒに入力され、該フリップフロップ装置
１４は出力状態が元に戻り、これにより前記クロック１
２にはｒＯＪが入力されてオフになり、又カウンタ１１
にもｒＯＪが入力される。
のリセット端子Ｒに入力され、該フリップフロップ装置
１４は出力状態が元に戻り、これにより前記クロック１
２にはｒＯＪが入力されてオフになり、又カウンタ１１
にもｒＯＪが入力される。
次（こ、２報目が入力されると、前記端子２は「０」に
なって、前記したようにクロック１２のタイミングでカ
ウンタ１１によりデコーダ１０が駆動される。
なって、前記したようにクロック１２のタイミングでカ
ウンタ１１によりデコーダ１０が駆動される。
デコーダ１０の第１の出力が「１」Ｉどなると前記した
ようにインバータＩＮＶ−８の出力が「１」になって、
記憶回路６Ｉこ２報目が取込まれる。
ようにインバータＩＮＶ−８の出力が「１」になって、
記憶回路６Ｉこ２報目が取込まれる。
デコーダ１０の第２の出力が「１」になると、フリップ
フロップ装置８の出力が反転され出力Ｑの「１」がナン
トゲートＮＡＮＤ−２に入力される。
フロップ装置８の出力が反転され出力Ｑの「１」がナン
トゲートＮＡＮＤ−２に入力される。
このナンドゲー）ＮＡＮＤ−２には前記したようにフリ
ップフロップ装置９の出力Ｑからの「１」も入力されて
、出力が１０」となり、ノアゲー１−Ｎ０Ｒ−２には「
０」が人力され、インバータＩＮＶ−２を介したクロッ
ク１２の入力は「Ｏ」となり、デコーダ１０は作動され
なくなる。
ップフロップ装置９の出力Ｑからの「１」も入力されて
、出力が１０」となり、ノアゲー１−Ｎ０Ｒ−２には「
０」が人力され、インバータＩＮＶ−２を介したクロッ
ク１２の入力は「Ｏ」となり、デコーダ１０は作動され
なくなる。
次に上記の状態のまま３報目が入力されると、端子２は
「０」となるが前記のようにクロック１２にはｒＯＪが
入力されたままになっているので、デコーダ１０は作動
しない。
「０」となるが前記のようにクロック１２にはｒＯＪが
入力されたままになっているので、デコーダ１０は作動
しない。
次に記憶回路７の記憶内容をコンピュータに取込むには
、まず該コンピュータがその動作の空時間内に端子４に
「０」の割込信号があることを条件に記憶回路７の内容
を出力バッファ回路７′を介して取込み、この取込み後
に取込完了信号「０」が前記端子５より得られる。
、まず該コンピュータがその動作の空時間内に端子４に
「０」の割込信号があることを条件に記憶回路７の内容
を出力バッファ回路７′を介して取込み、この取込み後
に取込完了信号「０」が前記端子５より得られる。
この信号はインバータ■ＮＶ−４で１１」（こ反転され
てフリップフロップ装置９のリセット端子Ｒへ入力さヘ
フリツプフロツプ装置９の出力が元の状態に戻り、出力
Ｑが「０」となるのでナンドゲ°−１−ＮＡＮＤ−２の
出力が「１」になり、ノアゲ°−トＮ０Ｒ−２の出力が
「Ｏ」となってこれがインバータＩＮＶ−２で反転され
たクロック１２の入力は「１」になり、前記のように「
１」が入力された状態になってカウンタ１１でデコーダ
１０が駆動される。
てフリップフロップ装置９のリセット端子Ｒへ入力さヘ
フリツプフロツプ装置９の出力が元の状態に戻り、出力
Ｑが「０」となるのでナンドゲ°−１−ＮＡＮＤ−２の
出力が「１」になり、ノアゲ°−トＮ０Ｒ−２の出力が
「Ｏ」となってこれがインバータＩＮＶ−２で反転され
たクロック１２の入力は「１」になり、前記のように「
１」が入力された状態になってカウンタ１１でデコーダ
１０が駆動される。
この駆動により先ず第３の出力が「１」になり、フリッ
プフロップ装置９の反転出力Ｑも「１」ｌこなっている
のでナントゲートＮＡＮＤ−１の出力は「Ｏ」となり、
インバータ■Ｎ■−３を介して記憶回路７に「１」が入
力され該記憶回路には記憶回路６の内容、即ち２報目が
取込まれる。
プフロップ装置９の反転出力Ｑも「１」ｌこなっている
のでナントゲートＮＡＮＤ−１の出力は「Ｏ」となり、
インバータ■Ｎ■−３を介して記憶回路７に「１」が入
力され該記憶回路には記憶回路６の内容、即ち２報目が
取込まれる。
上記インバータＩＮＶ−３の出力が「ＩＪｒこなること
により、フリップフロップ装置８のリセット端子Ｒに「
１」が入力され、該フリップフロップ装置の出力は元の
状態に戻される。
により、フリップフロップ装置８のリセット端子Ｒに「
１」が入力され、該フリップフロップ装置の出力は元の
状態に戻される。
デコーダ１０の第４の出力が「１」ｔこなると、フリッ
プフロップ装置９の出力が反転され、更にデコーダ１０
の第５の出力が「１」になると前記したナントゲートＮ
ＡＮＤ−５及びインバータＩＮＶ−１０を介してフリッ
プフロップ装置１４の出力が元の状態に戻され、この出
力Ｑ及び反転出力Ｑにより前記の如くクロック１２及び カウンタ１１に「０」が入力される。
プフロップ装置９の出力が反転され、更にデコーダ１０
の第５の出力が「１」になると前記したナントゲートＮ
ＡＮＤ−５及びインバータＩＮＶ−１０を介してフリッ
プフロップ装置１４の出力が元の状態に戻され、この出
力Ｑ及び反転出力Ｑにより前記の如くクロック１２及び カウンタ１１に「０」が入力される。
本発明は叙上のようであり、最終段の記憶回路に信号が
シフトされたときに割込信号を発するので、コンピュー
タはその割込信号がきたときのみ最終段の記憶回路を読
込めばよく、仮に２報目があれば、それが最終段にシフ
トされたとき（こ再度割込信号を発するので、この信号
が発せられた後に最終段を読込めばよく、記憶回路に入
力があったときのみ、その入力数だけを順序だって読込
むことができるので、時間も非常に少なくて済む。
シフトされたときに割込信号を発するので、コンピュー
タはその割込信号がきたときのみ最終段の記憶回路を読
込めばよく、仮に２報目があれば、それが最終段にシフ
トされたとき（こ再度割込信号を発するので、この信号
が発せられた後に最終段を読込めばよく、記憶回路に入
力があったときのみ、その入力数だけを順序だって読込
むことができるので、時間も非常に少なくて済む。
入記憶回路の数はコンピュータがどの位の割合で火報等
の受信機ｌこ時間をさけるかにより増減させることがで
きる。
の受信機ｌこ時間をさけるかにより増減させることがで
きる。
図は本発明の一実施例を示すブロック図である。
Ｉａ、ｌｂ、Ｉｎ：入力端、３ａ、３ｂ、３ｎ：出力端
、６，７：記憶回路、８，９，１４：フリップフロップ
装置、１０：デコーダ、１１：カウンタ、１２：クロツ
久 １５ニドライステ一ト回路。
、６，７：記憶回路、８，９，１４：フリップフロップ
装置、１０：デコーダ、１１：カウンタ、１２：クロツ
久 １５ニドライステ一ト回路。
Claims (1)
- 【特許請求の範囲】 １ 入力端への警報システムからの入力信号を記憶して
出力端より外部コンピュータへその記憶内容を出力する
記憶装置において、 前記入力端と出力端との間に複数直列に接続され、入力
信号の１報分のビット数に見合った記憶容量を持ち、入
力信号を順次記憶する記憶回路と、それぞれの前記記憶
回路毎に設けら右、セット状態のときは対応する記憶回
路の書込動作を阻止し、リセット状態のときは対応する
記憶回路の書込動作を許容する制御を行なう複数のフリ
ップフロップ装置と、 前記入力信号が入力端ｌこ到来するとき、警報システム
から与えられる制御信号を１回受けるたびごとに、入力
端側から出力端側へ順に前記記憶回路の書込動作と、そ
の後書込をした記憶回路に対応した前記フリップフロッ
プ装置のセットとを各各１サイクルだけ行なう順次制御
回路と、前記フリップフロップ装置のすべてがセット状
態にあるときに、制御信号が入力されても前記順次制御
回路の動作を阻止する停止回路とを有し、更に前記記憶
回路へ書込動作を行なった後に、その前段の記憶回路に
対応しているフリップフロップ装置ヘリセット信号を出
力し、当該フリップフロップ装置の出力状態を元に戻す
如く接続構成し、かつ出力端側の記憶回路に対応するフ
リップフロップ装置がセット状態にあるときに前記コン
ピュータへ割込信号を出すと共に、前記コンピュータへ
当該記憶回路の記憶内容を出力したときに、前記コンピ
ュータからの割込完了信号により当該フリップフロップ
装置の出力状態を元に戻す如く接続構成し、これζこよ
って時間的に順を追って入力端に与えられる複数の入力
信号を該入力信号と同時に与えられる制御信号により、
出力端側の記憶回路から順に詰めるようにしたことを特
徴とする記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52139820A JPS5856134B2 (ja) | 1977-11-24 | 1977-11-24 | 記憶装置 |
| US05/962,797 US4179751A (en) | 1977-11-24 | 1978-11-21 | Memory apparatus for disaster preventing system |
| DE2850769A DE2850769C3 (de) | 1977-11-24 | 1978-11-23 | Speicher für eine Katastrophenschutzschal tung |
| FR7833064A FR2410338A1 (fr) | 1977-11-24 | 1978-11-23 | Circuit de memoire pour systeme de prevention de sinistre |
| GB7846024A GB2013001B (en) | 1977-11-24 | 1978-11-24 | Memory apparatus for disaster prevention system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52139820A JPS5856134B2 (ja) | 1977-11-24 | 1977-11-24 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5472922A JPS5472922A (en) | 1979-06-11 |
| JPS5856134B2 true JPS5856134B2 (ja) | 1983-12-13 |
Family
ID=15254215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52139820A Expired JPS5856134B2 (ja) | 1977-11-24 | 1977-11-24 | 記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4179751A (ja) |
| JP (1) | JPS5856134B2 (ja) |
| DE (1) | DE2850769C3 (ja) |
| FR (1) | FR2410338A1 (ja) |
| GB (1) | GB2013001B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1113341B (it) * | 1978-03-31 | 1986-01-20 | Ono Pharmaceutical Co | Analoghi della 6,9-metano-pgi2 |
| US6861951B2 (en) * | 2002-10-29 | 2005-03-01 | M.E.P. Cad, Inc. | Methods and apparatus for generating a data structure indicative of an alarm system circuit |
| US7161478B2 (en) * | 2002-10-29 | 2007-01-09 | M.E.P. Cad, Inc. | Methods and apparatus for generating a data structure indicative of an alarm system circuit |
| GB0604336D0 (en) * | 2006-03-06 | 2006-04-12 | Fireangel Ltd | Alarm system |
| WO2008041971A1 (en) * | 2006-10-02 | 2008-04-10 | Mack Trucks, Inc. | Engine with charge air recirculation and method |
| US8441502B2 (en) | 2007-05-01 | 2013-05-14 | M.E.P. Cad, Inc. | Methods and apparatuses for resolving a CAD drawing conflict with an arm around |
| US8600706B2 (en) | 2007-05-01 | 2013-12-03 | Auto Prep, Llc | Systems and methods for identifying crash sources in a CAD environment |
| US8224628B2 (en) * | 2007-05-01 | 2012-07-17 | M.E.P. Cad, Inc. | Methods and apparatuses for placing a flexible drop in a CAD drawing |
| US8150660B2 (en) * | 2007-05-01 | 2012-04-03 | M.E.P. Cad, Inc. | Methods and apparatuses for automatically selecting a pipe in a CAD drawing |
| US8554520B2 (en) | 2007-05-01 | 2013-10-08 | Auto Prep, Llc | Systems and methods for differentiating and associating multiple drawings in a CAD environment |
| CA2691881C (en) * | 2007-05-01 | 2014-11-04 | M.E.P. Cad, Inc. | Methods and apparatuses for handling a conflict in a cad drawing |
| US8773425B2 (en) * | 2007-05-01 | 2014-07-08 | M.E.P. CAD Inc. | Methods and apparatuses for proposing resolutions to conflicts in a CAD drawing with reflections |
| US20100121614A1 (en) * | 2007-05-01 | 2010-05-13 | M.E.P. Cad, Inc. | Methods and Apparatuses for Preprocessing a CAD Drawing |
| TWI552150B (zh) * | 2011-05-18 | 2016-10-01 | 半導體能源研究所股份有限公司 | 半導體儲存裝置 |
| US9358411B2 (en) | 2011-05-27 | 2016-06-07 | Victaulic Company | Flexible dry sprinkler |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3521245A (en) * | 1968-11-01 | 1970-07-21 | Ultronic Systems Corp | Shift register with variable transfer rate |
| US3676717A (en) * | 1970-11-02 | 1972-07-11 | Ncr Co | Nonvolatile flip-flop memory cell |
| FR2231295A1 (en) * | 1973-05-25 | 1974-12-20 | Cit Alcatel | Buffer memory between data input and processor - supplies input data to processor with different priority |
| US3953838A (en) * | 1974-12-30 | 1976-04-27 | Burroughs Corporation | FIFO Buffer register memory utilizing a one-shot data transfer system |
-
1977
- 1977-11-24 JP JP52139820A patent/JPS5856134B2/ja not_active Expired
-
1978
- 1978-11-21 US US05/962,797 patent/US4179751A/en not_active Expired - Lifetime
- 1978-11-23 DE DE2850769A patent/DE2850769C3/de not_active Expired
- 1978-11-23 FR FR7833064A patent/FR2410338A1/fr not_active Withdrawn
- 1978-11-24 GB GB7846024A patent/GB2013001B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2013001B (en) | 1982-05-12 |
| DE2850769C3 (de) | 1981-01-15 |
| DE2850769B2 (de) | 1980-04-24 |
| FR2410338A1 (fr) | 1979-06-22 |
| JPS5472922A (en) | 1979-06-11 |
| DE2850769A1 (de) | 1979-05-31 |
| US4179751A (en) | 1979-12-18 |
| GB2013001A (en) | 1979-08-01 |
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