KR20070026436A - 재기록 가능 전자식 퓨즈 - Google Patents

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KR20070026436A
KR20070026436A KR1020067020389A KR20067020389A KR20070026436A KR 20070026436 A KR20070026436 A KR 20070026436A KR 1020067020389 A KR1020067020389 A KR 1020067020389A KR 20067020389 A KR20067020389 A KR 20067020389A KR 20070026436 A KR20070026436 A KR 20070026436A
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크리스토퍼 제이. 디오리오
프레데릭 제이. 베르나르드
토드 이. 휴메스
알베르토 페사벤토
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아이엠피아이엔제이, 인크.
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Abstract

재기록 가능 전자식 퓨즈(도 3)는 하나 이상의 비휘발성 소자(34)에 연결된 래치 및/또는 논리 게이트(32)를 포함한다. 비휘발성 메모리 소자는, 파워-업 또는 리셋 신호(Vdd 또는
Figure 112006071462673-PCT00026
)가 퓨즈에 인가될 때, 연관된 전자식 회로가 소정의 상태를 설정할 수도 있도록 하는 메모리 값으로 프로그램되도록 구성된다. 필수적인 것은 아니지만, 재기록 가능 전자식 퓨즈에 이용되는 비휘발성 메모리 소자는 부동-게이트 트랜지스터(도 4에서 48, 50)를 포함할 수도 있다. 주어진 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하량은 메모리 값, 및 그 결과, 퓨즈의 파워-업 또는 리셋시 퓨즈가 설정하는 상태를 결정한다.
재기록, 퓨즈, 래치, 비휘발성 메모리, 트랜지스터

Description

재기록 가능 전자식 퓨즈{REWRITEABLE ELECTRONIC FUSES}
관련 출원
본 출원은, 본 출원인에게 양도되고, 같은 발명자의 이름으로 동일자 출원된 동일 명칭의 미국 특허 출원 제 10/813,907호 및 10/814,866호와 관련된다.
또한, 본 출원은, 본 출원인에게 양도되고, 발명자, Frederic Bernard, Christopher J. Diorio, Troy N. Gilliland, Albert Pesavento, Kalia Raby, Terry D. Hass 및 John Hyde의 이름으로 동일자 출원된 "High-Voltage Switches in Single-Well CMOS Processes"란 명칭의 미국 특허 출원 제 10/814,867호와도 관련된다.
본 발명은, 전반적으로 전자식 퓨즈에 관한 것이다. 더욱 상세하게는, 본 발명은 비휘발성 메모리 소자를 이용하는 재기록 가능 전자식 퓨즈에 관한 것이다.
전자식 퓨즈는 집적 회로에서 일반적으로 이용되어, 제조 다음의 집적 회로의 구성이나 동작을 정의하거나 변경한다. 예를 들어, RAMs(random access memories)에 있어서, 통상, 전자식 퓨즈는 시험 동안 결함이 있는 것으로 판정된 메모리 뱅크 대신 여분 메모리 뱅크를 이네이블하는데 이용된다.
도 1은 일반적인 2-단자 전자식 퓨즈(10)를 나타낸다. 니크롬 금속이나 폴 리실리콘과 같은 저저항 금속(12)은 제1(14) 및 제2 단자(16) 간에 배치된다. 전자식 퓨즈(10)는 그 자신을 "프로그램"되지 않은 경우 단락 회로로서 제공하고, 프로그램된 후 개방 회로로서 제공한다. 퓨즈(10)는 저저항 재료(12)를 통하여 높은 전류를 강제로 흐르게 함으로써 프로그램된다(즉, "끊어진다(blow)"). 높은 전류는 저저항 재료(12)가 녹거나 파열되도록 함으로써, 제1(14) 및 제2 단자(16) 간에 개방 회로를 형성한다.
일반적으로 이용되는 다른 퓨즈 소자는 안티퓨즈이다. 안티퓨즈는, 사실상, 퓨즈의 반대로서, 그 자신을 프로그램되지 않은 경우 개방 회로로서 제공하고, 프로그램된 후 단락 회로로서 제공한다. 도 2는 일반적인 안티퓨즈 소자(20)를 나타낸다. 안티퓨즈의 제1 금속 또는 폴리실리콘 단자(22)는 확산 영역(24)으로부터 분리되어, 반도체 기판(26) 상에 형성된 얇은 절연층(28)에 의해, 안티퓨즈의 제2 단자를 구현한다. 프로그램되기 전, 안티퓨즈(20)는 그 자신을 개방 회로로서 제공한다. 프로그래밍 동안 충분한 전압이 폴리실리콘 및 확산 단자(22, 24)를 가로질러 인가되면, 얇은 절연층(28)이 녹음으로써, 폴리실리콘 및 확산 단자(22, 24)를 함께 단락시킨다.
RAMs 내의 여분 메모리를 이네이블하는데 이용되는 것에 더하여, 퓨즈 및 안티퓨즈는 PLDs(programmable logic devices), PAL(programmable array logic), PLAs(programmable logic arrays), 및 FPGAs(field programmable gate arrays)와 같은 프로그램 가능 논리 구조에 일반적으로 이용된다. 상기 논리 구조로 퓨즈나 안티퓨즈를 집적함으로써, 칩 제조자는 구속받지 않는 논리 게이트 및 회로를 갖는 일반적인 논리 칩을 설계할 수 있게 되므로, 가변적인 회로 설계를 갖는 다수의 서로 다른 사용자에게 판매될 수 있다. 그러면, 특정 사용자는, 사용자가 원하는 회로 설계를 구현하는데 필요한 집적 퓨즈나 안티퓨즈 중 선택된 하나를 프로그래밍함으로써 프로그램 가능 칩을 구성(즉, 주문생산)할 수 있다.
상술한 타입의 2-단자 퓨즈나 안티퓨즈 소자를 프로그래밍하는 것은 영구적이다. 그러나, 많은 응용에서는, 퓨즈나 안티퓨즈 소자를 재프로그램하는 능력을 갖는 것이 바람직하다. 상기 요구를 만족시키기 위해, (예를 들어, FPGA에서와 같이)논리 게이트 및 다른 회로 소자가 재프로그램 가능하게 되는 것을 허용하는 퓨즈 기술을 제공하려는 노력이 이루어지고 있다. 하나의 공지된 재프로그램 가능 퓨즈 접근법은 정적 RAM(SRAM) 셀(또는 "메모리 소자"; "셀"과 "메모리 소자"란 용어는 여기서 서로 교환 가능하게 이용된다)을 이용하여 스위칭 소자를 제어하는 것이다. SRAM 셀이 2개의 출력 상태 중 하나를 가질 수 있기 때문에, 이들 2개의 상태를 이용하여 스위치의 개방 또는 폐쇄를 제어할 수 있게 됨으로써, 퓨즈 기능을 효과적으로 구현하게 된다. SRAM/스위치 구조는 재프로그램 가능한 이점을 가지나, 그 이용의 하나의 결점은 SRAM 셀이 휘발성이라는 사실에 관한 것이다. 이는, 퓨즈가 전원이 제거된 후 그 래치된 상태를 유지할 수 없는 것을 의미한다. SRAM/스위치 접근법이 갖고 있는 두 번째 문제는, 퓨즈의 상태가 파워-업(power-up)시 즉시 이용 가능하지 않다는 것이다. 즉, SRAM은, 스위칭 소자가 그 의도된 상태로 구성될 수 있기 전, 먼저 프로그램되어야 한다.
SRAM/스위치 구조와 연관된 휘발성 문제를 해결하기 위해, 다른 공지된 퓨즈 기술 접근법은, 예를 들어, EEPROM(electrically erasable programmable read only memory) 어레이 등의, 비휘발성 메모리 어레이에 저장된 비트를 이용하여 스위치의 상태를 제어하는 것이다. 상기 접근법은 SRAM/스위치 접근법과 연관된 휘발성 문제를 해결하지만, 스위치의 상태가 파워-업시 즉시 이용 가능하지 않다는 문제는 남아 있다. 즉, EEPROM 어레이와 같은 비휘발성 메모리 어레이를 이용하는 경우에도, 비트는, 스위치의 상태가 그 원하는 상태로 실제로 구성되기 전, 먼저 메모리 어레이로부터 판독되어 스위치에 인가되어야 한다.
발명의 개요
비휘발성 메모리 소자를 갖는 재기록 가능 전자식 퓨즈가 개시된다. 본 발명의 일 측면에 따르면, 재기록 가능 전자식 퓨즈는 비휘발성 메모리 소자에 연결된 래치 또는 다른 논리 회로를 포함한다. 비휘발성 메모리 소자는, 파워-업 또는 리셋 신호가 퓨즈에 인가될 때, 연관된 래치 또는 다른 논리 회로가 소정의 상태를 설정하도록 할 수 있는 메모리 값으로 프로그램되도록 구성된다. 주어진 퓨즈의 메모리 소자가 비휘발성이므로, 퓨즈는, 전원이 퓨즈에서 제거된 후에도, 그 프로그램된 상태를 유지한다.
본 발명의 다른 측면에 따르면, 재기록 가능 전자식 퓨즈에 이용된 비휘발성 메모리 소자는 부동-게이트 트랜지스터를 포함할 수도 있다. 주어진 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하량은 메모리 값을 결정하고, 그 결과, 퓨즈가 퓨즈의 파워-업 또는 리셋시 설정하는 상태를 결정한다. 여러 재기록 가능 퓨즈 실시예가 개시되고, 다음을 포함한다: 비대칭 직렬, 비대칭 병렬, 대칭 직렬, 대칭 병렬, 하프-래치, 논리-게이트, 및 마스터-슬레이브 퓨즈.
이하, 본 발명의 다른 측면을 설명하고 청구하며, 본 발명의 성질 및 이점의 명확한 이해는 명세서의 나머지 부분과 첨부된 도면을 참조하여 실현될 수도 있다.
도 1은 종래 2-단자 전자식 퓨즈의 정면도.
도 2는 일반적인 종래 안티퓨즈 소자의 단면도.
도 3은 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈의 블록도.
도 4는 본 발명의 일 실시예에 따른, 예시적인 재기록 가능 하프-래치 퓨즈의 개략적인 도면.
도 5a는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있는, 단일-폴리(single-poly) p형 부동-게이트 트랜지스터를 나타내는 도면.
도 5b는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있는, 제어 게이트를 갖는 단일-폴리 p형 부동-게이트 트랜지스터 구조를 나타내는 도면.
도 5c는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있는 단일-폴리 n형 부동-게이트 트랜지스터 구조를 나타내는 도면.
도 5d는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있는, 제어 게이트를 갖는 단일-폴리 n형 부동 게이트 트랜지스터 구조를 나타내는 도면.
도 5e 및 도 5f는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있는 이중-폴리(double-poly) 부동-게이트 트랜지스터 구조를 나타내는 도면.
도 6은 재기록 가능 비휘발성 p형 채널 부동-게이트 메모리 소자의 장치 부호를 나타낸 것으로, "fg"라벨은 연관된 트랜지스터의 게이트가 부동인 것을 표시하는 도면.
도 7은 본 발명의 일 실시예에 따른, 예시적인 셀프-래칭(self-latching), 재기록 가능 대칭 직렬 퓨즈의 개략적인 도면.
도 8은 본 발명의 일 실시예에 따른, 예시적인 셀프-래칭, 재기록 가능 대칭 병렬 퓨즈의 개략적인 도면.
도 9는 본 발명의 일 실시예에 따른, 예시적인 셀프-래칭, 재기록 가능 비대칭 직렬 퓨즈의 개략적인 도면.
도 10은 본 발명의 일 실시예에 따른, 예시적인 셀프-래칭, 재기록 가능 비대칭 병렬 퓨즈의 개략적인 도면.
도 11은 본 발명의 일 실시예에 따른, 어떻게 커패시터가 도 9 및 도 10에 도시된 비대칭 퓨즈 중 어느 하나의 래치의 출력에 연결되어 결정적 래칭을 향상하는지를 나타내는 도면.
도 12a는 본 발명의 일 실시예에 따른, 예시적인 재기록 가능 논리-게이트 퓨즈의 블록도.
도 12b는 본 발명의 일 실시예에 따른, 논리-게이트가 인버터인 예시적인 재 기록 가능 논리-게이트 퓨즈의 개략적인 도면.
도 12c는 본 발명의 일 실시예에 따른, 논리-게이트가 NAND 게이트인 예시적인 재기록 가능 논리-게이트 퓨즈의 개략적인 도면.
도 13은 본 발명의 일 실시예에 따른, 재기록 가능 마스터-슬레이브 전자식 퓨즈의 블록도.
도 14는 본 발명의 일 실시예에 따른, 도 9에 도시된 것과 유사한 셀프-래칭, 재기록 가능 비대칭 직렬 퓨즈를 갖는 예시적인 마스터-슬레이브 전자식 퓨즈의 개략적인 도면.
도 15는 본 발명의 일 실시예에 따른, 도 7에 도시된 것과 유사한 셀프-래칭, 재기록 가능 대칭 직렬 퓨즈를 갖는 예시적인 마스터-슬레이브 전자식 퓨즈의 개략적인 도면.
도 16은 본 발명의 일 실시예에 따른, 도 12a에 도시된 논리-게이트 퓨즈와 유사한 논리-게이트 퓨즈를 갖는 예시적인 마스터-슬레이브 전자식 퓨즈의 개략적인 도면.
도 17은 본 발명의 일 실시예에 따른, 도 12b에 도시된 논리-게이트 퓨즈와 유사한 논리-게이트 퓨즈, 및 비부동-게이트 논리 게이트를 갖는 예시적인 마스터-슬레이브 전자식 퓨즈의 개략적인 도면.
도 18은 본 발명의 일 실시예에 따른, 도 7에 도시된 것과 유사한 대칭 직렬 퓨즈, 및 부하-유도 비트 에러를 방지하기 위한 버퍼링 회로를 포함한 예시적인 셀프-래칭, 재기록 가능 전자식 퓨즈의 개략적인 도면.
도 19는 본 발명의 일 실시예에 따른, 초기화 회로를 포함한 예시적인 셀프-래칭, 재기록 가능 전자식 퓨즈의 개략적인 도면.
도 20은, 비휘발성 메모리 소자를 구현하는데 이용되는 부동-게이트 트랜지스터의 부동 게이트 상에 상주하는 전하량을 제어하는데 이용될 수도 있는, MOS 터널링 트랜지스터의 단면도.
도 21은, 비휘발성 메모리 소자를 구현하는데 이용되는 부동-게이트 트랜지스터의 부동 게이트 상에 상주하는 전하량을 제어하는데 이용될 수도 있는, pFET 터널링 트랜지스터의 단면도.
도 22는 본 발명의 일 실시예에 따른, 셀프-래칭, 재기록 가능 비대칭 퓨즈의 부분 개략적인 도면으로, 어떻게 제1 및 제2 터널링 커패시터가, 퓨즈의 비휘발성 메모리 소자를 구현하는데 이용되는 부동-게이트 트랜지스터의 부동 게이트 상에 상주하는 전하량을 제어하는데 이용될 수도 있는지를 나타내는 도면.
도 23은 본 발명의 일 실시예에 따른, 셀프-래칭, 재기록 가능 대칭 퓨즈의 부분 개략적인 도면으로, 어떻게 제1 및 제2 터널링 커패시터가, 제1 부동-게이트 트랜지스터의 부동 게이트에 전하를 추가하는데 이용될 수도 있는지, 및 어떻게 반대로 제3 및 제4 터널링 커패시터가, 제2 부동-게이트 트랜지스터의 부동 게이트로부터 전하를 제거하는데 이용될 수도 있는지를 나타내는 도면.
도 24는, 그 하나 이상이 본 발명의 양방향 터널링 측면에 영향을 주는데 필요한 고전압을 공급하는데 이용될 수도 있는, 예시적인 고전압 스위칭 회로를 나타내는 도면.
도 25는 본 발명의 일 실시예에 따른, 어떻게 도 24에 도시된 고전압 스위칭 회로와 유사하거나 등가인 고전압 스위칭 회로가, 도 28에 도시된 것과 같은 재기록 가능 전자식 퓨즈에 연결될 수도 있는지를 나타내는 블록도.
도 26은 본 발명의 일 실시예에 따른, 예시적인 복수의 재기록 가능 전자식 퓨즈 구조의 도면 및 어떻게 그 조합이 재기록 가능 전자식 퓨즈 어레이를 제공하도록 구성될 수도 있는지를 나타내는 도면.
도 27은 본 발명의 일 실시예에 따른, 예시적인 복수의 재기록 가능 전자식 퓨즈 구조의 개략도 및 어떻게 그 조합이 불규칙하나 소정의 구성으로 분산될 수도 있는지를 나타내는 도면.
도 28은 본 발명의 일 실시예에 따른, 도 7, 도 11 및 도 18 내지 도 23에 도시된 본 발명의 여러 측면의 일부를 포함한, 예시적인 셀프-래칭, 재기록 가능 대칭 직렬 퓨즈의 개략적인 도면.
도 29a는, 본 발명의 일 실시예에 따른, 도 5a에 도시된 것과 유사한, 단일-폴리 부동-게이트 pFET, 및 도 21에 도시된 것과 유사한, 터널링 접합을 포함한, 예시적인 부동-게이트 메모리 구조의 단면도로, 그 구조는 부동-게이트 트랜지스터의 부동 게이트로 및 부동 게이트로부터 다른(즉, 도 22 내지 도 26과 관련하여 설명된 양방향 터널링 전송 메커니즘과 다른)전하-제어 메커니즘을 제공하는데 이용될 수도 있다.
도 29b는 본 발명의 일 실시예에 따른, 도 29a에 도시된 예시적인 부동-게이트 메모리 구조의 배치도.
본 명세서의 일부를 구성하고 통합되는, 첨부된 도면은, 본 발명의 하나 이상의 실시예를 설명하고, 상세한 설명과 함께, 본 발명의 원리 및 구현을 설명하는 기능을 한다.
다음의 상세한 설명에서 설명되는 본 발명의 실시예는 재기록 가능 전자식 퓨즈에 관한 것이다. 당해 기술분야의 당업자는, 상세한 설명이 단지 설명하려는 것이고 결코 청구된 발명의 범위를 한정하려는 것은 아님을 알 수 있다. 상세한 설명에서 설명된 그 실시예 외의, 본 발명의 다른 실시예는 본 개시 내용의 이점을 갖는 당해 기술분야의 당업자에게 쉽게 이해될 수 있다. 이하, 첨부된 도면에 나타낸 바와 같이, 본 발명의 구현을 상세하게 참조한다. 적당한 경우, 동일 참조 부호는 도면과 다음 상세한 설명 전체에서 이용되어 동일하거나 유사한 부분을 지칭하게 된다.
명확히 하기 위해, 여기서 설명된 구현의 모든 일상적인 특징을 도시하고 설명하지는 않는다. 물론, 이와 같은 임의의 실제 구현의 개발에 있어서, 응용- 및 사업-관련 제약에 따르는 것과 같은, 개발자의 특정 목표를 달성하기 위해 여러 구현-특정 결정이 이루어져야 하고, 이들 특정 목표는 한 구현과 다른 구현 간에, 및 한 개발자와 다른 개발자 간에 다르게 됨을 알 수 있다. 또한, 이와 같은 개발 노력은 복잡하고 시간이 걸릴 수도 있지만, 그럼에도 본 개시 내용의 이점을 갖는 당해 기술분야의 당업자에게는 일상적인 작업이나 엔지니어링이 됨을 알 수 있다.
본 명세서에서 이용되는 바와 같이, 부호 n+는, 통상 세제곱 센티미터당 1021개 원자 정도의 n형 도펀트의 도핑 레벨을 갖는 n형 도핑된 반도체 재료를 표시한다. 부호 n-는, 통상 세제곱 센티미터당 1017개 원자 정도의 도핑 레벨을 갖는 n형 도핑된 반도체 재료를 표시한다. 부호 p+는, 통상 세제곱 센티미터당 1021개 원자 정도의 p형 도펀트의 도핑 레벨을 갖는 p형 도핑된 반도체 재료를 표시한다. 부호 p-는, 통상 세제곱 센티미터당 1017개 원자 정도의 도핑 레벨을 갖는 p형 도핑된 반도체 재료를 표시한다. 당해 기술분야의 당업자는, 여기서 설명된 장치가 종래 반도체 기판 상에 형성되거나, 그 기판 위에, 또는 유리(SOG)나, 사파이어(SOS) 등의, SOI(silicon on insulator), 또는 당해 기술분야의 당업자에게 공지된 것과 같은 다른 기판에 TFT(thin film transistor)로서 쉽게 형성될 수도 있음을 알 수 있다. 이와 같은 당해 기술분야의 당업자는, 상술한 도핑 농도 근방의 도핑 농도 범위도 유효하게 됨을 알 수 있다. 본래, pFETs 및 nFETs를 형성할 수 있는 임의의 프로세스도 유효하게 된다. 도핑된 영역은 확산층이거나 주입될 수도 있다.
우선, 도 3을 참조하면, 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈(30)의 블록도가 도시되어 있다. 재기록 가능 전자식 퓨즈(30)는 재기록 가능 비휘발성 메모리 소자(34)에 연결된 래치(또는 논리 게이트(들); 32)를 포함한다. 동작 중, 래치 또는 논리 게이트(들)(32)은 리셋 신호,
Figure 112006071462673-PCT00001
또는 전원, Vdd에 연결된다. 아래에서 더 상세히 설명하는 바와 같이, 비휘발성 메모리 소자(34)는, 파워-업 또는 리셋 신호가 퓨즈(30)에 인가될 때, 즉, Vdd 또는
Figure 112006071462673-PCT00002
이 퓨즈(30)에 인가될 때, 래치 또는 논리 게이트(32)가 소정의 상태를 설정하도록 할 수 있는 메모리 값으로 프로그램될 수도 있도록 구성된다.
도 4는 본 발명의 특정 예시적인 실시예에 따른, 재기록 가능 전자식 퓨즈(40)의 개략도를 나타낸다. 퓨즈(40)는 2개의 교차 연결된 n형 채널 MOSFETs(Metal Oxide Semiconductor Field Effect Transistor; 44 및 46)을 포함한 하프-래치 회로(42)를 포함한다. 본 개시 내용에서, n형 채널 MOSFETs은 "nFETs"로 지칭되고 p형 채널 MOSFETs은 "pFETs"로 지칭됨을 이해해야 한다. 하프-래치(42)의 제1 nFET(44)는, 제2 nFET(46)의 드레인(D)에 연결된, 게이트(G)를 갖는다. 이와 유사하게, 제2 nFET(46)의 게이트(G)는 제1 nFET(44)의 드레인(D)에 연결된다. 상기 구성으로 인해, 제1 및 제2 nFETs(44, 46)가 "교차 연결"됨으로써, 하프-래치를 형성한다. 제1 nFET(44)의 드레인은 퓨즈(40)의 제1 출력 단자, OutBar를 구현하고, 제2 nFET(46)의 드레인은 퓨즈(40)의 제2 및 상보 출력, Out을 구현한다. 모든 nFETs(44, 46)의 소스(들)은 Gnd(접지)로 표시된 공통 단자에 연결된다.
도 4에서 제1 및 제2 nFETs(44, 46)는 "하프-래치"로서 조립되고, 그 결과, 기술적으로는 "풀" 래치(예를 들어, 아래에 설명되는 예시적인 실시예의 일부에서와 같이, 2개의 교차 연결된 인버터)의 조립체가 아니지만, 본 개시 내용 및 첨부된 청구항을 위해, "래치"란 용어는 "하프"와 "풀" 래치 모두를 포함하게 된다. 또한, 도 4에서는 nFETs가 하프-래치 내에 도시되어 있지만, 당해 기술분야의 당업자는, pFETs를 이용한 래치도 필요한 바이어싱 및 신호 접속의 단순한 변화만으로 이용될 수 있음을 쉽게 알 수 있다. 따라서, 본 발명의 실시예에서 이용된 래치는, 여기서 설명되고 청구된 바와 같이, 임의의 특정 전도성 타입의 트랜지스터를 이용하는 것에 한정되지 않고, nFETs 또는 pFETs는, 단독 또는 조합하여 당해 기술분야의 당업자가 쉽게 알 수 있는 바와 같이, 본 발명의 여러 퓨즈 실시예의 래치를 구현하는데 이용될 수도 있다. 또한, 여러 실시예에 이용된 래치의 설명에서는 MOSFET형 장치가 이용되지만, 일정 응용은 다른, 비MOS 트랜지스터 타입을 지원하도록 적응될 수도 있다. 따라서, 본 발명의 실시예의 래치는 MOSFET형 장치에 더 이상 한정되지 않게 된다.
도 4에 도시된 바와 같이, 제1 재기록 가능 비휘발성 메모리 소자(48)는 재기록 가능 전자식 퓨즈(40)의 제1 출력 단자, OutBar에 연결되고, 제2 재기록 가능 비휘발성 메모리 소자(50)는 퓨즈(40)의 제2 및 상보 출력 단자, Out에 연결된다. 더욱 상세하게는, 제1 비휘발성 메모리 소자(48)의 드레인(D)은 제1 출력 단자, OutBar에 연결되고, 제2 비휘발성 메모리 소자(50)의 드레인(D)은 제2 출력 단자, Out에 연결된다. 제1 및 제2 비휘발성 메모리 소자(48, 50)의 소스(들)은 전원(또는 리셋 신호) 입력 단자(여기서, Vdd로 도시됨)에 모두 연결된다. 비휘발성 메모리 소자가 하프-래치의 각 "사이드(side)", 즉, OutBar와 Out 단자 모두에 연결되고, 각 비휘발성 메모리 소자가 하프-래치와 전원 전압(또는 리셋) 단자 간에 직렬로 연결되므로, 본 발명의 본 실시예는 "대칭 직렬 하프-래치 퓨즈"로 지칭된다.
도 4에 도시된 재기록 가능 퓨즈 및 본 개시 내용에서 설명되는 다른 재기록 가능 퓨즈 실시예는 "셀프-래칭"으로서, 이는, 일단 전원이 퓨즈에 인가되면, 연관된 퓨즈의 래치가 결국 일정 상태를 래치하는 것을 의미한다. 본 발명의 일 측면에 따르면, 하나 이상의 비휘발성 메모리 소자가 메모리 값(예를 들어, 전압, 전류)을 제공하여, 파워-업(또는 리셋)시 래치한 상태가 결정적 이도록 래치에 영향을 준다. 비휘발성 메모리 소자가 없는 경우, 래치가 래치한 상태는 결정적이지 않을 수도 있는데, 즉, 본래 무작위일 수도 있다.
본 발명의 "셀프-래칭" 측면의 중요한 이점은, 파워-업시 또는 파워-업 다음에, 본 발명의 여러 퓨즈 실시예가 그 소정의 상태를 설정하기 위해, 메모리 어레이로부터(예를 들어, EEPROM 또는 유사한 비휘발성 메모리 어레이로부터) 비트를 어드레스하고 판독할 필요가 없다는 것이다. 본 발명의 셀프-래칭 측면을 설명하기 위해, 예를 들어, 도 4에서 퓨즈의 파워-업 또는 리셋 전에, 제1 비휘발성 메모리 소자(48)의 메모리 값으로 인해, 제1 비휘발성 메모리 소자(48)가 ON(드레인과 소스 단자 간에 저임피던스 경로가 존재함을 의미)이 되는 것으로 가정한다. 또한, 제2 비휘발성 메모리 소자(50)의 메모리 값으로 인해, 제2 비휘발성 메모리 소자(50)가 OFF(드레인과 소스 단자 간에 고임피던스 경로가 존재함을 의미)가 되는 것으로 가정한다. 이들 초기 조건하에서, Vdd(또는 리셋 신호)가 퓨즈(40)의 전원(또는 리셋) 입력 단자에 인가되면, OutBar 단자는 Vdd(또는 리셋 신호의 전압 값)로 풀 업된다. OutBar 단자가 하프-래치(42)의 제2 nFET(46)의 게이트에 연결되므로, 제2 nFET(46)는 턴 온되고, Out 단자는 접지(Gnd)로 내려간다. 또한, Out 단자가 하프-래치(42)의 제1 nFET(44)의 게이트에 연결되므로, 제1 nFET(44)는 OFF이고 OutBar는 Vdd(또는 리셋 신호의 전압 값)를 유지한다. 따라서, Vdd(또는 리셋 신호)가 퓨즈(40)의 전원(또는 리셋) 입력 단자에 인가될 때, 어떻게 비휘발성 메모리 소자(48 및 50)의 존재가, 하프-래치(42)로 하여금 소정의 상태(OutBar = Vdd 및 Out = Gnd)를 래치하도록 동작하는지를 알 수 있다. 아래에서 더 상세히 설명하는 바와 같이, 상보 상태를 원하는 경우에는, 제1 및 제2 비휘발성 메모리 소자(48 및 50)의 메모리 값을 변경(즉, "재프로그램" 또는 "재기록")하여, 래치(42)가 상보 상태를 래치하도록 할 수 있다.
본 발명의 일 측면에 따르면, 본 개시 내용에서 설명되는 본 발명의 여러 실시예에 있어서, 비휘발성 메모리 소자는 부동-게이트 트랜지스터를 포함할 수도 있다. 주어진 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하량은 제공된 메모리 값을 결정하고, 그 결과, 래치가 래치하는 상태를 결정한다. 도 5a는 부동-게이트 pFET(52)를 나타낸 것으로, 이는, 도 4에서 제1 및/또는 제2 비휘발성 메모리 소자(48 및 50) 및 본 발명의 다른 실시예에서 다른 비휘발성 메모리 소자를 형성하는데 이용될 수도 있다. 부동-게이트 pFET(52)는 얇은 유전체층(56) 상에 배치된 부동 게이트(54; fg)를 포함한다. FN(Fowler-Nordheim) 터널링, IHEI(impact-ionized hot-electron injection), 직접(양방향) 터널링(유전체층이 충분히 얇은 경우), 열-정공 주입, 대역 간 터널링 유도 열-전자 주입, 자외선 방사 노출, 또는 당해 기술분야의 당업자에게 널리 공지된 것과 같은 여러 다른 수단을 포함한 여러 메커니즘에 의해, 부동 게이트(54)에 전자를 추가하거나 부동 게이트(54)로부터 전자를 제거할 수도 있다. 이들 충전 메커니즘으로 인해, 본 발명의 여러 퓨즈 실시예는 "재기록 가능"하게 된다. 이하, 부동-게이트 트랜지스터를 이용하여 구현된 메모리 소자를 프로그래밍하기 위한 여러 메커니즘 중 일부를 더 상세히 설명한다.
도 5b는 다른 부동-게이트 pFET(58)를 나타낸 것으로, 이는, 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있다. 도 5a의 부동-게이트 트랜지스터(52)와 유사하게, 도 5b의 부동-게이트 트랜지스터(58)는 그 장치의 부동 게이트(60)를 형성하는데 이용되는 단일 전도성 층을 갖는다. (p+ 또는 n+일 수도 있는)추가 제어 주입(62)은 도 5b의 부동-게이트 트랜지스터(58)에 포함되어, 제어-게이트 단자를 제공한다. 상기 타입의 부동-게이트 트랜지스터(58) 및 어떻게 그가 프로그램될 수도 있는지는, 미국 특허 제 5,761,121호에 설명되어 있다.
도 5a 및 도 5b에 도시된 부동-게이트 트랜지스터(52 및 58)는, 단일 전도성 게이트층(통상, 폴리실리콘)을 이용한다는 점에서 유리하다. 상기 단일층 구조로 인해, 이들 타입의 비휘발성 메모리 소자, 및 그 결과, 임베딩되는 퓨즈는, 표준, 단일-폴리 CMOS(Complementary Metal Oxide Semiconductor) 반도체 제조 공정에서 제조에 적응하게 된다. 또한, 도 5c 및 도 5d에 도시된 것과 같은 nFETs(53 및 59)는 CMOS 호환형 비휘발성 메모리 소자를 실현하는데 이용될 수도 있다. 또한, 다른 타입의 부동-게이트 트랜지스터는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있다. 예를 들어, 도 5e 및 도 5f는, 이중-폴리 공정에서 제조된, p형 및 n형 부동-게이트 트랜지스터(64 및 66)를 각각 나타낸다. 각 부동-게이트 트랜지스터의 부동 게이트(68)는 제1 폴리실리콘층에서 형성되고, 제어 게이트(70)는 제2 폴리실리콘층에서 형성된다. 본 발명의 다른 실시예에 따르면, 도 5e 및 도 5f에 도시된 이중-폴리 부동-게이트 트랜지스터는 본 발명의 여러 퓨즈 실시예의 비휘발성 메모리 소자를 형성하는데 이용될 수도 있다.
도 5a 내지 도 5f에 도시된 부동-게이트 메모리 장치는, 본 발명의 여러 퓨즈 실시예에서 비휘발성 메모리 소자를 구현하는데 이용될 수도 있는 많은 부동 게이트 구조 중 일부만을 나타낸다. 당해 기술분야의 당업자는, nFETs, FinFETs, 다중-게이트 MOSFETs 등을 포함한, 임의의 다른 부동 게이트 장치가 이용될 수도 있음을 쉽게 알 수 있다. 본 발명의 여러 실시예의 설명을 단순화하기 위해, 비휘발성 메모리 소자는 종래 부동-게이트 타입인 것으로 가정한다. 따라서, 예를 들어, 도 6에 도시된 바와 같이, 그 다음에 부호 "fg"를 갖는 도면의 트랜지스터는, 부동-게이트 타입의 트랜지스터의 구현을 표시한다. 그럼에도, 부동-게이트 타입 트랜지스터는 본 발명의 여러 퓨즈 실시예를 구현하고 설명하는데 유리하게 이용될 수도 있지만, 당해 기술분야의 당업자는 부동 게이트를 이용하지 않는, 저장된 비휘발성 메모리를 위한 다른 메커니즘도 이용될 수도 있음을 쉽게 이해하고 알게 된다. 상기 다른 정보 기억 메커니즘은, 당해 기술분야의 당업자에게 널리 공지된 다음 메커니즘을 예로서 포함하지만 이에 한정되지는 않는다: 강유전체(예를 들어, FRAM(ferroelectric random access memory), 자기저항(예를 들어, MRAM(magnetoresistive random access memory), 유전체(예를 들어, SONOS(silicon-oxide-nitride-oxide-silicon) 구조 내의 전화 포획을 통한 유전체 기억장치), 유전체에서 전하 포획, 다른 형태의 전하 포획을 제공하기 위해 유전체에 배치된 전도성 입자 내의 유전체 기억장치), 위상-변화(예를 들어, 기억 매체의 위상-변화에 기초하여 정보를 기억하는 메모리 소자) 등. 예를 들어, FRAM(Ferroelectric RAM), MRAM(Magnetoresistance RAM), (SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)와 같은)유전체 기억장치, 위상-변화 메모리 소자 등을 포함하는 정보 기억 메커니즘이 이용될 수도 있다. 따라서, 예시적인 실시예의 설명과 도면에서의 비휘발성 메모리 소자 다음의 "fg" 부호는 비휘발성 메모리 소자를 위한 부동-게이트 타입 트랜지스터만을 갖는 퓨즈에 청구된 발명을 한정하는데 이용돼서는 안 된다.
이하, 도 7을 참조하면, 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈(72)가 도시되어 있다. 상기 "셀프-래칭 대칭 직렬 퓨즈"(72)는 2개의 교차 연결된 CMOS 인버터(74 및 76; 제1 인버터의 출력은 제2 인버터의 입력에 접속되고 제2 인버터의 출력은 제1 인버터의 입력에 접속됨), 및 2개의 비휘발성 메모리 소자(78 및 80)를 포함한다. 2개의 비휘발성 메모리 소자(78 및 80) 중 제1 비휘발성 메모리 소자(78)는 2개의 인버터(74 및 76) 중 제1 인버터(74)와 전원(또는 리셋 신호) 입력 단자 간에 직렬로 연결되고, 제2 비휘발성 메모리 소자(80)는 2개의 인버터(74 및 76) 중 제2 인버터(76)와 전원(또는 리셋 신호) 입력 단자 간에 직렬로 연결된다. 2개의 교차 연결된 인버터(74 및 76)는 함께 래치(82)를 형성한다. 도 4의 대칭 직렬 하프-래치 퓨즈(40)에서의 제1 및 제2 비휘발성 메모리 소자(48, 50)의 존재와 유사하게, 도 7의 셀프-래칭 대칭 직렬 퓨즈(72)에서의 제1 및 제2 비휘발성 메모리 소자(78, 80)는, 래치(82)로 하여금 퓨즈(72)의 파워-업 또는 리셋 동안 소정의 상태를 설정하도록 한다. 래치(82)가 설정하는 상태는 비휘발성 메모리 소자(78, 80)에 저장된 메모리 값에 의해 결정된다.
도 7의 퓨즈 실시예는 도 4에 도시된 것과 유사하지만, 교차 연결된 인버터가 결국 래치된 상태를 설정해야 하기 때문에, 도 7의 실시예는, 래치가 적절히 래치하기 위해(즉, 정확한 상태를 래치하기 위해) 비휘발성 메모리 소자가 완전히 ON 또는 OFF로 되는 것을 필요로 하지 않는다. 또한, 도 7의 실시예에 따르면, 교차 연결된 인버터가 래치시 정적 전력 소비를 방지하기 때문에, 부동-게이트 전압, Vfg0 또는 Vfg1 중 어느 하나가 정적 전력 소비를 회피하기 위해 Vdd보다 큰 값으로 유지되는 것을 필요로 하지 않는다. 도 4의 하프-래치 퓨즈 실시예에서는 Vfg0이나 Vfg1이 Vdd 이상으로 유지되지 않으면, 래치(42)가 래치하기 전 및 후의 시간(즉, 퓨즈가 정적 상태에 있는 시간) 동안에도, 퓨즈(40)는 항상 전력을 소비하게 된다. 따라서, 전력 소비가 특정 응용의 관심 사항인 경우, 도 7에 도시된 퓨즈 실시예는 도 4에 도시된 퓨즈 실시예보다 바람직할 수도 있다.
도 8은 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈(84)를 나타낸다. 상기 "셀프-래칭 대칭 병렬 퓨즈"(84)는 2개의 교차 연결된 COMS 인버터(86 및 88), 및 2개의 비휘발성 메모리 소자(90 및 92)를 포함한다. 2개의 교차 연결된 인버터(86, 88)는 함께 래치(89)를 형성한다. 본 실시예에 따르면, 2개의 비휘발성 메모리 소자(90, 92) 중 제1 비휘발성 메모리 소자(90)는 2개의 인버터(86, 88) 중 제1 인버터(86)의 트랜지스터와 병렬로 연결되고, 2개의 비휘발성 메모리 소자(90, 92) 중 제2 비휘발성 메모리 소자(92)는 2개의 인버터(86, 88) 중 제2 인버터(88)의 트랜지스터와 병렬로 연결된다. 상술한 실시예와 유사하게, 및 본 개시 내용의 다른 부분의 실시예와 유사하게, 도 8의 셀프-래칭 대칭 병렬 퓨즈(84)에서의 제1 및 제2 비휘발성 메모리 소자(86, 88)는, 래치(89)로 하여금 퓨즈(84)의 파워-업 또는 리셋 동안 소정의 상태를 설정하도록 한다. 예를 들어, 부동-게이트 트랜지스터가 제1 및 제2 비휘발성 메모리 소자(90, 92)에 이용되는 것으로 가정하고, 제1 비휘발성 메모리 소자(90) 상의 부동-게이트 전압(즉, Vfg0)이 Vdd로 미리 프로그램되고, 제2 메모리 소자(92) 상의 부동-게이트 전압(즉, Vfg1)이 Gnd로 미리 프로그램되는 것으로 가정하자. Vfg0 = Vdd인 경우, 제1 비휘발성 메모리 소자(90)는 OFF를 유지한다. Vdd(또는 리셋 신호)가 퓨즈(84)에 인가되면, 제2 비휘발성 메모리 소자(92)는 턴 온되고, 출력 단자는 Gnd로 풀 다운된다. Out이 Gnd에 있는 경우, 래치는 Vdd에서 OutBar를 설정한다. 따라서, 퓨즈(84)는, OutBar = Vdd 및 Out = Gnd인 상태를 설정한다. 퓨즈(84)를 상보 상태로 프로그램하기 위해, 제1 및 제2 비휘발성 메모리 소자의 메모리 값은 반대로 된다. 예를 들어, 부동-게이트 트랜지스터가 비휘발성 메모리 소자(90, 92)를 구현하는데 이용되면, 메모리 소자의 부동 게이트에 저장된 상대적인 전하량이 변경되므로, Vfg0은 Gnd 근방이나 이하로 되고, Vfg1은 Vdd 근방이나 이상으로 된다. 따라서, 부동-게이트 트랜지스터(90, 92)가 pFETs보다는 nFETs로 구성되는 경우에는, 논리 극성이 반대로 된다(즉, Vfg0 = Gnd 및 Vfg1 = Vdd를 기억하는 경우, 래치는 Out = Gnd 및 OutBar = Vdd를 래치하게 된다).
도 9는 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈(94)를 나타낸다. 상기 "셀프-래칭 비대칭 직렬 퓨즈"(94)는 2개의 교차 연결된 CMOS 인버터(96 및 98) 및 2개의 인버터(96, 98) 중 제1 인버터(96)와 전원(또는 리셋) 입력 단자 간에 직렬로 접속된 비휘발성 메모리 소자(100)를 포함한다. 단일 비휘발성 메모리 소자(100)에서 fg1이 Vdd 근방이나 이상으로 설정되는 한, pFET(100)는 턴 오프되고, 인버터(96)는 Vdd(또는, 적당한 경우, 리셋)로의 전도성 경로를 갖지 않게 된다. 따라서, 래치는 Out = Gnd 및 OutBar = Vdd를 설정하게 된다. 그러나, pFET(100)가 턴 온되도록, fg1이 Vdd보다 충분히 아래에 있는 경우에는, 래치가 래치하는 상태가 반드시 결정적인 것은 아니다. 래칭을 더 결정적으로 하기 위해서는, 2개의 인버터(96, 98) 중 한 인버터의 pFET(또는 nFET, 또는 양자 모두)의 게이트 폭 대 길이 비를 조정하여, 비휘발성 메모리 소자(100)가 오프인 경우, 트랜지스터 크기의 차이가 비대칭 래치의 대칭성을 효과적으로 분열시킴으로써, 퓨즈가 Out = Vdd 및 OutBar = Gnd를 결정적으로 래치하도록 영향을 줄 수 있다. 당해 기술분야의 당업자는 래치의 대칭성을 분열시키기 위한 다른 메커니즘을 명확하게 알 수 있다. 예를 들어, 래치 내의 여러 트랜지스터의 채널 도핑은 동일한 결과를 달성하도록 개별적으로 선택될 수도 있고, 상대적인 채널 도핑은 상대적인 게이트 폭과 매우 동일한 방법으로 트랜지스터의 임피던스를 나타낸다. 또한, 하나 또는 두 개의 래치 출력과 Vdd나 Gnd와 같은 고정 전압원 간에 하나 또는 두 개의 커패시터를 배치함으로써, 예를 들어, 도 11의 설명과 관련하여, 후술하는 바와 같은 동일한 효과를 달성할 수 있다. 당해 기술분야의 당업자는 동일한 결과를 달성하기 위한 다른 메커니즘을 쉽게 알 수 있다.
도 10은 본 발명의 일 실시예에 따른, 재기록 가능 전자식 퓨즈(102)를 나타낸다. 상기 "셀프-래칭 비대칭 병렬 퓨즈"(102)는 2개의 교차 연결된 CMOS 인버터(104 및 106) 및 2개의 인버터(104, 106) 중 한 인버터의 트랜지스터와 병렬로 연결된 비휘발성 메모리 소자(108)를 포함한다. 단일 비휘발성 메모리 소자(108)에서 fg1이 Gnd 근방이나 이하로 설정되는 한, pFET(108)는 턴 온되고, 인버터(104)의 출력은 Gnd로 풀 다운된다. 따라서, 래치는 Out = Gnd 및 OutBar = Vdd를 설정하게 된다. 그러나, pFET(108)가 턴 온프되도록, fg1이 Gnd보다 충분히 위로 설정되는 경우에는, 래치가 래치하는 상태가 반드시 결정적인 것은 아니다. 래칭을 더 결정적으로 하기 위해서는, 2개의 인버터(106, 108) 중 한 인버터의 pFET(또는 nFET, 또는 양자 모두)의 게이트 폭 대 길이 비를 조정하여, 비휘발성 메모리 소자(108)가 오프인 경우, 트랜지스터 크기의 차이가 비대칭 래치의 대칭성을 효과적으로 분열시킴으로써, 퓨즈가 Out = Vdd 및 OutBar = Gnd를 결정적으로 래치하도록 영향을 줄 수 있다.
도 11은, 본 발명의 일 실시예에 따른, 트랜지스터 크기 조정과 다른 방법으로서(또는 이에 추가하여), 어떻게 커패시터(112)가 각각 도 9 및 도 10의 비대칭 퓨즈(94, 102)의 OutBar 또는 Out 단자에 연결되어 결정적 래칭을 향상할 수도 있는지를 나타낸다. 일 예로서 도 11을 고려하자. 본 예의 경우, 부동-게이트(fg1)는, pFET(120)가 전도 상태에 있도록, 프로그램되는 것으로 가정한다. 파워-업 또는 리셋 전, Out 단자는 Gnd 전위에 있고, 커패시터(112)는 방전된다. 초기에 커패시터(112)가 충전되어 있지 않기 때문에, Vdd가 상승함에 따라, 커패시터(112)가 방전되어야 하므로, Out 단자는 서서히 상승할 수 있을 뿐이다. 따라서, Vdd가 상승함에 따라, OutBar는 더 급격히 상승하게 되어, 교차 연결된 인버터(114, 118)가 OutBar high 및 Out low를 래치하게 된다. 따라서, 커패시터(112)의 존재는, 래치(118)가 OutBar high 및 Out low인 상태를 래치하는 것을 돕는다.
이와 반대로, 부동-게이트(fg1)는, pFET(120)가 전도 상태에 있지 않도록 프로그램되는 경우를 고려하자. 파워-업 또는 리셋 전, Out 단자는 Gnd 전위에 있고, 커패시터(112)는 방전된다. 초기에 커패시터(112)가 충전되어 있지 않기 때문에, Vdd가 상승함에 따라, 커패시터(112)가 충전되어야 하므로, Out 단자는 서서히 상승하게 된다. 그러나, pFET(120)가 턴 오프되어 OutBar로 어떤 전류도 흐를 수 없으므로, OutBar는 전혀 상승할 수 없다. 커패시터(112)가 서서히 충전되어, 교차 연결된 인버터(114, 118)는 OutBar low 및 Out high를 래치하게 된다. 따라서, 커패시터(112)의 존재는, 래치가 OutBar low 및 Out high인 상태를 래치하는 것을 방지하지 않게 된다.
도 11은, 어떻게 단일 커패시터(112)가 각각 도 9 및 도 10에 도시된 비대칭 퓨즈(94, 102)의 OutBar 또는 Out 단자에 연결되어 결정적 래칭을 향상하는지를 나타내지만, 다른 실시예에서, 제1 커패시터는 Out 단자와 Gnd 간에 연결될 수도 있고, 제2 커패시터는 OutBar와 Gnd 간에 연결될 수도 있다. 제2 커패시터의 추가는, 도 4, 도 7, 도 8, 도 9, 및 도 10의 실시예에서 래치 중 어느 래치도 소정의 상태를 래치하는 것을 보장하는 것을 돕는다. 본 실시예는, 예를 들어, Vdd 또는 리셋 신호 상에 글리치가 존재하거나, Vdd 또는 리셋 신호가 상승시 분산되는 경우, 및/또는 래치 노드 중 일부가 Vdd 또는 리셋 신호 인가시 접지 전위에 있지 않은 경우, 유용하다. 커패시터 중 하나는 Out 또는 OutBar를 위해 충전되어 Vdd 또는 리셋 신호 전압을 설정해야 하기 때문에, 신호의 래치 시간(latch0 및 latch1)이 느려지므로, 공급 글리치 과도 사건 또는 트랜지스터 부정합은, 결국 래치가 설정하는 상태를 결정함에 있어 큰 문제가 되지 않는다. 사실상, 커패시터를 갖는 래치는 Vdd 또는 리셋 신호로부터 더 많은 전하를 끌어내 래치해야 하므로, 정확하지 않은 상태를 래치할 수도 있다. 또한, 래치가 설정된 후 어떤 이유로 Vdd 또는 리셋 신호가 분산되는 경우, 커패시터는, 래칭 프로세스 후 적당한 상태가 유지되는 것을 보장하는 것을 돕는다.
상술한 바와 같이, 래치 출력에 하나 이상의 커패시터를 추가하거나, 래치의 반대편에 상이한 크기의 트랜지스터를 채용함으로써 비대칭 퓨즈 실시예의 대칭성을 분열시키는 것은, 래치가 소정의 상태를 래치하는 것을 보장하는 것을 돕는다. 그러나, 대칭성을 분열시키는 다른 접근법을 이용할 수 있다. 예를 들어, 저항기나 인덕터 등의 전기적 구성 요소는 비휘발성 메모리 소자 중 하나와 직렬 또는 병렬로 접속될 수도 있고, 또는 하나 이상의 커패시터는 Out과 OutBar 단자 중 하나 또는 모두와 Vdd, 리셋 신호, 또는 다른 단자 간에 연결될 수 있고, 커패시터 또는 다른 전기 소자는 다른 회로 노드에 추가될 수 있다. 또한, Out과 OutBar 단자(또는 다른 래치 단자) 중 하나 또는 모두와 Vdd, 리셋 신호, 또는 다른 노드 간에 하나 이상의 커패시터를 연결하는 등의, 퓨즈 실시예 중 어느 실시예의 래칭을 느리게 하는 다른 접근법을 이용할 수 있다. 또한, 당해 기술분야의 당업자는, 그 비휘발성 메모리 소자가 ON인 경우, 비대칭 퓨즈의 대칭성을 분열시키기 위해 채용된 임의의 메커니즘은, 본 발명의 상기 측면의 사상 및 범위 내에 부합하고, 또한 래치가 적당한 상태를 래치하는 것을 보장하는 것을 돕기 위해, 래치 중 임의의 래치가 더 서서히 래치하는 것을 필요로 하는 임의의 메커니즘은, 본 발명의 상기 측면의 사상 및 범위 내에 부합함을 쉽게 이해하고 알 수 있다.
이하, 도 12a, 도 12b, 도 12c를 참조하면, 본 발명의 일 실시예에 따른, 재기록 가능 전자식 논리-게이트 퓨즈(121, 122, 및 127)가 도시되어 있고, 논리 게이트는, 상기 퓨즈 실시예에서 설명된 것과 같이 하나 이상의 비휘발성 메모리 소자와 래치를 조합하기보다는, 하나 이상의 비휘발성 메모리 소자와 조합된다. 도 12a에 도시된 일반적인 논리-게이트 퓨즈 실시예에서, n개의 퓨즈 입력 및 m개의 데이터 입력을 갖는 논리 게이트(121)는 (n+m)개의 입력 논리 함수를 구현한다. 당해 기술분야의 당업자는, 논리 게이트(121)가 이들 일반적인 기능의 복잡한 조합뿐만 아니라, AND, OR, NAND, NOR, XOR, 및 XNOR 등의 표준 논리 함수 중 어떤 논리 함수도 표현할 수 있음을 쉽게 알 수 있다. 도 12b에 도시된 특정 실시예에서, 논리 게이트(122)는, 도시된 바와 같이 제1 및 제2 비휘발성 메모리 소자(124 및 126)를 포함한, n = 1인 퓨즈 입력과 m = 0인 데이터 입력을 갖는 CMOS 인버터이다. 비휘발성 메모리 소자(124, 126)의 이용은, 논리 게이트(122)가 논리 게이트(122)에 전원을 인가한 후 소정의 출력을 설정하고 제공하는 것을 보장한다. 적당한 논리-게이트 동작을 보장하고 정적 전력 소비를 회피하기 위해, 비휘발성 메모리 소자(124, 126)의 메모리 값(예를 들어, 부동-게이트 전압)은, CMOS 논리의 표준 실시에서와 같이, nFET(124) 또는 pFET(126) 중 하나가 전도 상태에 있고 다른 하나는 전도 상태에 있지 않은 것을 보장하기 위해, Vdd 근방이나 이상 또는 접지 근방이나 이하로 유지되어야 한다. 도 12c에 도시된 특정 실시예에서, 논리 게이트(127)는, n = 1인 퓨즈 입력과 m = 1인 데이터 입력을 갖는 2-입력 CMOS NAND이다. 당해 기술분야의 당업자는, 본 개시 내용에 의해 제공된 예가 주어지면, 가변 타입 및 복잡성의 다중-입력 논리 게이트를 구성하는 방법을 알 수 있다.
도 13은 본 발명의 일 실시예에 따른, 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)를 나타낸다. 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)는 슬레이브 래치(132)에 연결된 마스터 퓨즈(130)를 포함한다. 마스터 퓨즈(130)는, 예를 들어, 상술한 타입 중 어느 한 타입의, 재기록 가능 전자식 퓨즈를 포함하고, 마스터 퓨즈(130)의 마스터 단자에 인가된, (도 13에 RESET으로 도시된), 마스터 신호에 의해 제어된다. 슬레이브 래치(132)는, 슬레이브 래치(132)의 슬레이브-래치 단자에 인가된, (도 13에
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으로 도시된)슬레이브-래치 신호에 의해 제어된다. RESET의 인가로 인해, 마스터 퓨즈(130)는 상술한 바와 같이 소정의 상태를 설정하게 된다. 마스터 퓨즈(130)가 그 소정의 상태를 설정한 후,
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은 슬레이브 래치(132)의 슬레이브-래치 단자에 인가되어 마스터 퓨즈(130)의 상태를 래치하고 유지한다.
도 13에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)를 이용하는 이점은, 마스터 퓨즈(130)가 정적 전력 소비를 나타내는 상술한 퓨즈 중 하나를 구현하는 경우에도, 정적 전력 소비를 충분히 회피한다는 것이다. 예를 들어, 도 4의 퓨즈 실시예(40)가 정적(즉, 비스위칭) 상태에서 전력을 소비하는 하나의 방법은, nFET(44)가 턴 온될 때, 비휘발성 메모리 소자(48)의 부동 게이트 상의, 부동-게이트 전압, Vfg0이 Vdd 근방이나 이상으로 유지되지 않는 경우이다. 상기 퓨즈(또는 정적 전력을 소비하거나 소비하지 않을 수도 있는 임의의 다른 퓨즈)를 마스터 퓨즈(130)로서 구성하고, 이를 도 13에서와 같이 슬레이브 래치(132)에 연결함으로써, 비휘발성 메모리 소자 중 어느 소자의 부동-게이트 전압에 관계없이, 정적 전력 소비를 회피할 수 있다. 이는, 마스터 퓨즈(130)가 그 소정의 상태를 설정하는데 시간을 소비한 후 슬레이브 래치(132) 내로 마스터 퓨즈(130)의 상태를 래칭하고, 이와 동시에(또는 바로 그 후) 마스터 퓨즈(130)를 파워 다운함으로써, 달성될 수도 있다. 도 13의 마스터-슬레이브 퓨즈 실시예(128)를 참조하면, 이는, 우선 마스터 퓨즈(130)에 RESET 전원 신호를 인가함으로써 수행된다. 마스터 퓨즈(130)가 그 소정의 상태를 설정한 다음,
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전원 신호는 슬레이브 래치(132)에 인가되어 마스터 퓨즈(130)의 상태 내에 래치된다. 본 예시적인 실시예서는 RESET 및
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이 반대이기 때문에, 슬레이브 래치(132)가 파워 업하고 마스터 퓨즈(130)의 상태 내에 래치될 때, 마스터 퓨즈(130)는 파워 다운된다. RESET이 파워 다운되면, 마스터 퓨즈(130)는 정적 전력을 소비할 수 없다. 마스터-슬레이브 퓨즈(128)를 이용하는 다른 이점은, 다음과 같이, 데이터 신뢰성을 보장할 수 있다는 것이다: RESET 및
Figure 112006071462673-PCT00007
을 (반대 위상의)주기 신호로 설정하여, 첫째로 마스터 퓨즈에, 그 다음에 둘째로 슬레이브 래치에, 그 다음에 셋째로 마스터 퓨즈에, 그 다음에 넷째로 슬레이브 래치에, 계속하여 무한히, 전원이 공급된다고 하자. 예를 들어,
Figure 112006071462673-PCT00008
상의 글리치로부터 또는 래치에 부딪치는 우주 입자로부터, 발생할 수도 있는 바와 같이, 슬레이브 래치가 데이터를 잃는 경우에는, 그 데이터를
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신호의 다음 주기에 있는 마스터 퓨즈로부터 다시 로드한다.
도 14 내지 도 17은 본 발명의 실시예에 따른, 여러 마스터-슬레이브 재기록 가능 전자식 퓨즈의 몇몇 예시적인 구현을 나타낸다. 도 14는, 어떻게 도 9의 비대칭 퓨즈(94)가, 도 13에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)의 마스터 퓨즈(130)를 구현하는데 이용될 수도 있는지를 나타낸다. 마스터 퓨즈(130)는 RESET 전원 신호를 수신하도록 구성된 마스터 신호 단자를 포함한다. 슬레이브 래치(132)는 마스터 퓨즈(130)에 연결되고, 슬레이브-래치 신호(예를 들어, 도 14에 도시된 것과 같은
Figure 112006071462673-PCT00010
전원 신호)를 수신하도록 구성된 슬레이브-래치 단자를 갖는다. 마스터 퓨즈(130)는 제1 및 제2 출력 신호, latchm_1 및 latchm_0을 제공하고, 이는 도면에 도시된 바와 같이 슬레이브 래치(132)의 입력에 연결된다. 당해 기술분야의 당업자는, 도 14에는 2-출력 마스터 래치 및 2-입력 슬레이브 래치가 도시되어 있지만, 예를 들어, 단일 출력만을 갖는 마스터 퓨즈 및 단일 입력을 갖는 슬레이브 래치와 같은, 다른 마스터 퓨즈 및 슬레이브 래치를 이용할 수 있음을 쉽게 알 수 있다.
도 15는, 어떻게 도 7의 대칭 퓨즈(72)가, 도 13에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)의 마스터 퓨즈(130)를 구현하는데 이용될 수도 있는지를 나타낸다. 도 14의 마스터-슬레이브 퓨즈(134)와 유사하게, 도 15의 마스터-슬레이브 퓨즈(136)에 있어서 마스터 퓨즈(130)는 RESET 전원 신호를 수신하도록 구성된 마스터 신호 단자를 포함한다. 슬레이브 래치(132)는, 마스터 퓨즈(130)에 연결되고, 슬레이브-래치 신호, 예를 들어, 도 15에 도시된 것과 같은
Figure 112006071462673-PCT00011
전원 신호를 수신하도록 구성된 슬레이브-래치 단자를 갖는다. 또한, 도 14의 마스터-슬레이브 재기록 가능 전자식 퓨즈와 유사하게, 도 15의 마스터-슬레이브 재기록 가능 전자식 퓨즈(136)에 있어서 마스터 퓨즈(130)는 제1 및 제2 래치 출력 신호, latchm_1 및 latchm_0을 제공하고, 이는 도면에 도시된 바와 같이 슬레이브 래치(132)의 입력에 연결된다.
도 16은, 어떻게 도 12a의 일반적인 논리-게이트 퓨즈(121)가, 도 13에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈(128)의 마스터 퓨즈(130)를 구현하는데 이용될 수도 있는지를 나타낸다. 마스터 퓨즈(130)는 래치 출력 신호, latchm_1을 제공하고, 이는 도면에 도시된 바와 같이 슬레이브 래치(132)에 연결된다. 도 17은, 직렬로 접속된 2개의 인버터(122 및 144)를 이용하는 특정 재기록 가능 논리-게이트 마스터-슬레이브 퓨즈(140)를 나타낸다. 제1 인버터(122)는 도 12b와 관련하여 도시된 논리-게이트 퓨즈이다. 제2 인버터(144)는, 제1 인버터(122)로부터, 제1 래치 출력 신호, latchm_1을 수신하고, 제2 래치 출력 신호, latchm_0을 제공하도록 구성된다. 도 17에 도시된 바와 같이, 제1 및 제2 래치 출력 신호, latchm_1 및 latchm_0은, 슬레이브 래치(132)의 입력에 연결된다.
도 14 및 도 15의 마스터-슬레이브 퓨즈(134, 136)와 유사하게, 도 16 및 도 17의 마스터-슬레이브 논리-게이트 퓨즈(138, 140)는 그 각각의 마스터 퓨즈에 연결된 마스터 신호 단자를 갖는다. 마스터 신호 단자는
Figure 112006071462673-PCT00012
전원 신호를 수신하도록 구성된다. 또한, 도 16 및 도 17의 마스터-슬레이브 퓨즈(138, 140)는 슬레이브 래치(132)를 포함하고, 이는 마스터 퓨즈(130)에 연결되고, 그 각각의 슬레이브-래치 단자에서 슬레이브-래치 신호(예를 들어,
Figure 112006071462673-PCT00013
전원 신호)를 수신하도록 구성된다.
도 14 내지 도 17은 도 13에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈에 있어서 마스터 퓨즈(130)를 포함할 수도 있는 몇몇 특정 구현을 나타내지만, 본 개시 내용에서 설명된 재기록 가능 전자식 퓨즈 중 어느 것도 마스터 퓨즈(130)를 구현하는데 이용될 수도 있다. 또한, 슬레이브 래치(132)는 도 14 내지 도 17에 도시된 마스터-슬레이브 재기록 가능 전자식 퓨즈에 있어서 특정 실시예를 갖는 것으로 도시되어 있지만, 당해 기술분야의 당업자는 슬레이브 래치(132)에 다른 래치 타입 및 구성을 이용할 수 있음을 쉽게 이해하고 알 수 있고, 따라서, 도 14 내지 도 17에서 이용된 슬레이브 래치 타입은 예시적인 것일 뿐이다.
이하, 도 18을 참조하면, 본 발명의 일 실시예에 따른, 도 7의 재기록 가능 전자식 퓨즈(72), 및 퓨즈(72) 출력에 연결된 버퍼링 회로(150 및 152)를 포함한 재기록 가능 전자식 퓨즈 회로(146)가 도시되어 있다. 버퍼링 회로(150, 152)는 부하-유도 에러를 방지하는 것을 돕는다. 예를 들어, 도 7의 퓨즈(72)를 참조하면, Out에 접속된 다른 회로로부터 발생할 수도 있는 바와 같이, Out 상의 용량성 부하는, 파워-업시 Out이 OutBar보다 더 서서히 상승하도록 할 수 있고, 퓨즈(72)가 정확하지 않은 상태를 설정하도록 할 수 있다. 도 18의 버퍼링 회로(150, 152)는 외부 부하를 퓨즈(72)로부터 분리함으로써, 퓨즈(72)가 파워-업시 정확한 상태를 설정하는 것을 보장하는 것을 돕는다. 또한, 버퍼링 회로(150, 152)는, 퓨즈(72)가, Out 또는 OutBar에 접속된 외부 부하 회로 상의 글리치에 의해 정확하지 않은 상태로 유도되는 것을 방지하는 것을 돕는다. 도 18의 각 퓨즈 출력은 이중-버퍼링(직렬 접속된 2개의 인버터)되는 것으로 도시되어 있지만, 당해 기술분야의 당업자는 다른 타입의 버퍼링(예를 들어, 단일, 삼중, 다른 게이트 타입 등)을 이용할 수도 있음을 쉽게 알 수 있다. 또한, 도 18에는 (예를 들어, 도 7에 도시된 타입의)대칭 직렬 퓨즈에 인가되는 것과 같은, 퓨즈 버퍼링이 도시되어 있지만, 본 발명의 퓨즈 버퍼링 측면은 본 개시 내용에서 설명된 다른 퓨즈 타입에 이용될 수도 있다.
도 19는 본 발명의 일 실시예에 따른, 초기화 회로(156)를 갖는 재기록 가능 전자식 퓨즈(154)를 나타낸다. 초기화 회로(156)는 제1 및 제2 nFET 스위치(158 및 160)를 포함하고, 이는 초기화 신호 단자에 연결된 게이트 및 Gnd에 연결된 소스를 갖는다. 제1 nFET 스위치(158)의 드레인은 제1 래치 단자, latch_0에 연결되고, 제2 nFET 스위치(160)의 드레인은 제2 래치 단자, latch_1에 연결된다. 초기화 신호의 인가로 인해, 초기화 회로(156)는 래치 단자(latch_0 및 latch_1)를 접지로 구동하게 되고, 초기화 신호의 해제로 인해, 퓨즈(154) 내의 래치 단자(latch_0 및 latch_1)는 소정의 출력을 재설정할 수 있게 된다. 초기화 회로(156)는, (1) 파워-업 전, latch_0 및 latch_1이 파워-업 전에 방전되는 것을 보장하는데; (2) 파워-업 동안, Vdd가 안정하고 잡음이 없을 때까지, latch_0 및 latch_1을 접지로 유지하는데; (3) 파워-업 후, 파워-업이 잡음이 있거나 글리치를 갖는 경우, 퓨즈(154)가 리셋하도록 하는데; 또는 (4) 주기적으로, 퓨즈(154)가 그 데이터를 주기적으로 다시 로드함으로써 래치 상태를 방해하는 잡음이나 우주 입자로 인한 에러를 바로잡는 것을 보장하는데, 이용될 수 있다. 도 19의 초기화 회로(156)는 (예를 들어, 상기 도 7에 도시된 타입의)대칭 직렬 퓨즈에 적용되는 것으로 도시되어 있지만, 당해 기술분야의 당업자는, 본 발명의 초기화 회로 측면은 본 개시 내용에서 설명된 다른 퓨즈 타입에 이용될 수도 있음을 쉽게 이해하고 알 수 있다. 또한, 당해 기술분야의 당업자는, 트랜지스터를 초기화하는데 nFETs보다는 pFETs를 이용하거나, Gnd보다는 Vdd로의 latch_0 및 latch_1을 초기화하거나, 트랜지스터를 이용하여 latch_0 및 latch_1을 함께 임시로 단락시키거나, 또는 다른 가능성의 범위와 같은, 전자식 퓨즈를 초기화하는데 채용된 어떤 메커니즘도 본 발명의 본 측면의 사상 및 범위 내에 있음을 쉽게 이해하고 알 수 있다.
도 5a 내지 도 5f와 관련하여 상술한 바와 같이, 본 발명의 여러 퓨즈 실시예에서 이용된 비휘발성 메모리 소자는 부동-게이트 트랜지스터를 포함할 수도 있다. 상기 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하량은 부동-게이트 트랜지스터의 메모리 값(즉, 부동-게이트 전압)을 결정한다. 부동 게이트에 전자를 추가하거나 부동 게이트로부터 전자를 제거함으로써, 상기 메모리 값을 변경할 수 있다. 따라서, 퓨즈의 파워-업이나 리셋 다음에 퓨즈가 설정하는 소정의 상태는, 부동 게이트 상의 전하를 조정함으로써, 제어되고 변경될 수 있다(즉, 기록되고 재기록될 수 있다). 부동-게이트 트랜지스터의 부동 게이트 상에 상주하는 전하를 조정하는 한 가지 방법은, 부동 게이트에 터널링 접합을 접속하고, 표준 FN(Fowler-Nordheim) 또는 직접-터널링 메커니즘을 이용하여 터널링 접합을 형성하는 절연체를 통하여 전자를 터널링하는 것이다. 터널링 접합은 여러 방법으로 구현될 수 있다. 예를 들어, 도 20에 도시된 바와 같이, 터널링 접합은 MOS 커패시터(162)를 이용하여 형성될 수도 있다. 다른 예로서, 도 21에 도시된 바와 같이, 터널링 접합은 단락된 pFET(164)를 이용하여 형성될 수도 있다. 또한, 당해 기술분야의 당업자가 쉽게 이해하고 알 수 있는 바와 같이, 형성되는 장치와 관계없이, 임의의 커패시터 구조를 이용할 수도 있다.
도 22는, 어떻게 (예를 들어, 상기 도 9에 도시된 타입의)비대칭 퓨즈의 부동-게이트 트랜지스터에 연결된 제1 및 제2 터널링 커패시터(166 및 168)가, 비대칭 퓨즈의 부동-게이트 트랜지스터(170)의 부동 게이트(169) 상에 상주하는 전하량(및, 그 결과, 메모리 값)을 제어하는데 이용될 수도 있는지를 나타낸다. 도 22에는 비대칭 퓨즈의 비휘발성 메모리 소자(170)만이 도시되어 있지만, 퓨즈의 나머지 부분은 상기 방법으로 설명된 것과 같이 구현되는 것을 알 수 있다(예를 들어, 상기 도 9 참조). 제1 터널링 커패시터(166)는 제2 터널링 커패시터(168; 게이트 길이 = 게이트 폭 = 10 단위)보다 작은 치수(게이트 길이 = 게이트 폭 = 1 단위)를 가지므로, 더 작은(예를 들어, 100의 인수만큼 다른 게이트 영역을 갖는 단락된 pFETs를 이용함으로써, 도 22에 도시된 예보다 100배 작은) 용량도 갖게 된다. 제1 및 제2 터널링 커패시터(166, 168) 모두의 게이트는, 부동-게이트 트랜지스터(170)의 부동 게이트(169)에 모두 접속된다. 따라서, 제1 및 제2 터널링 커패시터(166, 168)의 각 게이트는 제1 커패시터 판으로서 기능을 한다. 본 예에서 제1 터널링 커패시터(166)의 단락된 드레인, 소스 및 본체 단자에 의해 형성되는, 제1 터널링 커패시터(166)의 마주보는 판은, 제1 고전압 단자, HV_fg0에 연결된다. 이와 유사하게, 본 예에서, 제2 터널링 커패시터(168)의 단락된 드레인, 소스 및 본체 단자에 의해 형성되는, 제2 터널링 커패시터(168)의 마주보는 판은, 제2 고전압 단자, HV_fg1에 연결된다. 제1 및 제2 터널링 커패시터(166, 168)는 함께 양방향 터널링 제어 회로(172)를 포함한다.
본 발명의 일 측면에 따르면, 양방향 터널링 기술은 도 22의 부동-게이트 트랜지스터(170)의 부동 게이트(169) 상에 저장된 전하량을 변경하고 제어하는데 이용된다. 상기 기술에 따르면, 부동 게이트(169)는, 더 높은 부동-게이트 전압을 갖도록 "터널링 업"되거나, 더 낮은 부동-게이트 전압을 갖도록 "터널링 다운"될 수도 있다. 부동 게이트(169)를 터널링 업하기 위해, 제2 고전압 단자, HV_fg1은, 접지에 접속될 수도 있다. 그 다음에, 제1 고전압 전원(70Å 게이트 산화물을 갖는 pFETs의 경우 약 10 볼트)은 제1 고전압 단자, HV_fg0에 접속된다. 제1 및 제2 터널링 커패시터(166, 168)가 제1 고전압 전원과 접지 간에 직렬로 접속되므로, 제1 고전압 전원 전압은 2개의 터널링 커패시터(166, 168) 간에 분할된다. 그러나, 제1 터널링 커패시터(166)가 제2 터널링 커패시터(168)보다 작은 용량을 갖기 때문에, 대부분의 전압은 제1 터널링 커패시터(166)에서 강하하게 되므로, 부동-게이트 전압(169)은 제1 고전압 전원보다 접지에 더 가깝게 된다. 상기 바이어스 구성하에서, 전자는 FN(Fowler-Nordheim) 터널링에 의해 부동 게이트(169)로부터 제1 고전압 전원으로 터널링된다. 결국, 부동 게이트(169) 상의 전압은, FN(Fowler-Nordheim) 터널링 전류가 작아질 때까지, 터널링 업하게 된다. 상기 내용이 발생한 후, 제1 고전압 단자, HV_fg0은, 제1 고전압 전원으로부터 분리되고 접지 전위로 떨어질 수도 있다. 이로 인해, 부동-게이트 전압은 터널링 동작 전보다 더 높아진다.
부동 게이트(169)를 터널링 다운하기 위해, 제1 고전압 단자, HV_fg0은, 접지에 접속된다. 그 다음에, 제2 고전압 전원(70Å 게이트 산화물을 갖는 pFETs의 경우 약 10 볼트)은 제2 고전압 단자, HV_fg1에 접속된다. 제2 및 제1 터널링 커패시터(168, 166)는 제2 고전압 전원과 접지 간에 직렬로 접속되므로, 제2 고전압 전원 전압은 2개의 터널링 커패시터(168, 166) 간에 분할된다. 그러나, 제1 터널링 커패시터(166)가 제2 터널링 커패시터(168)보다 작은 용량을 갖기 때문에, 대부분의 전압은 제1 터널링 커패시터(166)에서 강하하게 되므로, 부동-게이트 전압(169)은 접지보다 제2 고전압 전원에 더 가깝게 된다. 상기 바이어스 구성하에서, 전자는 FN(Fowler-Nordheim) 터널링에 의해 접지로부터 부동 게이트(169)로 터널링된다. 결국, 부동 게이트(169) 상의 전압은, FN(Fowler-Nordheim) 터널링 전류가 작아질 때까지, 터널링 다운하게 된다. 상기 내용이 발생한 후, 제2 고전압 단자, HV_fg1은, 제2 고전압 전원으로부터 분리되고 접지 전위로 떨어진다. 전자 터널링 방향(즉, 부동 게이트(169) 상으로)이, 상술한 바와 같은 부동 게이트(169)를 터널링 업하는데 이용된 방향과 반대이므로, 부동-게이트 전압은 터널링 동작 전보다 더 낮아진다. 이상, "양방향" 터널링이란 용어를 설명하였다.
상술한 양방향 터널링 기술은 상술한 퓨즈 실시예 중 임의의 실시예에서 이용된 부동-게이트 메모리 소자 중 임의의 소자에 개별적으로 적용될 수 있다. 그러나, 개별적인 응용을 수행할 수도 있지만, 하나 이상의 부동-게이트 메모리 소자를 동시에 프로그램할 수 있다. 도 23은, 예를 들어, 어떻게 대칭 퓨즈 내의 부동-게이트 소자의 2개의 부동-게이트 전압(즉, 메모리 값)이 동시에 변경될 수도 있는지를 나타낸다. 도 23에는 대칭 퓨즈의 부동-게이트 메모리 소자(174 및 178)만이 도시되어 있지만, 퓨즈의 나머지 부분은 상기 방법으로 설명된 것과 같이 구현된다는 것을 알 수 있다(예를 들어, 상기 도 7 참조). 본 발명의 본 실시예에 따르면, 제1 및 제2 부동-게이트 트랜지스터(174 및 178)는, 각각 부동 게이트(187 및 193)를 통하여 각각의 제1 및 제2 양방향 터널링 제어 회로(180 및 182)에 연결된다. 제1 양방향 터널링 제어 회로(180)는, 도 22에서 설명된 양방향 터널링 제어 회로와 유사한 방법으로, 작은 터널링 커패시터(184) 및 큰 터널링 커패시터(186)를 포함한다. 제1 양방향 터널링 제어 회로(180)의 작은 터널링 커패시터(184)는 제1 부동-게이트 트랜지스터(174)의 부동 게이트(187)에 연결된 제1 판, 및 제1 고전압 단자, HV_fg0에 연결된 마주보는(즉, 제2) 판을 갖는다. 제1 양방향 터널링 제어 회로(180)의 큰 터널링 커패시터(186)는 제1 부동-게이트 트랜지스터(174)의 부동 게이트(187)에 연결된 제1 판 및 제2 고전압 단자, HV_fg1에 연결된 마주보는(즉, 제2) 판을 갖는다. 또한, 제2 양방향 터널링 제어 회로(182)는 큰 및 작은 터널링 커패시터(190 및 192)를 포함한다. 제2 양방향 터널링 제어 회로(182)의 작은 터널링 커패시터(192)는 제2 부동-게이트 트랜지스터(178)의 부동 게이트(193)에 연결된 제1 판, 및 제2 고전압 단자, HV_fg1에 연결된 마주보는(즉, 제2) 판을 갖는다. 제2 양방향 터널링 제어 회로(182)의 큰 터널링 커패시터(190)는 제2 부동-게이트 트랜지스터(178)의 부동 게이트(193)에 연결된 제1 판 및 제1 고전압 단자, HV_fg0에 연결된 마주보는(즉, 제2) 판을 갖는다.
도 23의 제1 양방향 터널링 제어 회로(180)에 있어서 작은 커패시터(184)의 제2 판이 제1 고전압 단자, HV_fg0에 연결되지만, 제2 양방향 터널링 제어 회로(182)에 있어서 작은 커패시터(192)의 제2 판은 제2 고전압 단자, HV_fg1에 연결됨을 알 수 있다. 또한, 제1 양방향 터널링 제어 회로(180)에 있어서 큰 커패시터(186)의 제2 판은 제2 고전압 단자, HV_fg1에 연결되지만, 제2 양방향 터널링 제어 회로(182)에 있어서 큰 커패시터(190)의 제2 판은 제1 고전압 단자, HV_fg0에 연결됨을 알 수 있다. 도 23의 터널링 접합에 도 22와 관련하여 설명된 양방향 터널링 기술을 적용함으로써, 제1 부동-게이트 트랜지스터(174)의 부동 게이트(187)가 터널링 업되는 것을 허용함과 동시에, 제2 부동-게이트 트랜지스터(178)의 부동 게이트(193)가 터널링 다운되는 것을 허용하게 된다(그 역 또한 같음).
도 24는 본 발명의 일 실시예에 따른 고전압 스위칭 회로(200)를 나타낸 것으로, 그 하나 이상은 도 22 및 도 23의 제1 및 제2 고전압 단자에 고전압을 공급하는데 이용될 수도 있다. 고전압 스위칭 회로(200)는, 논리-레벨 입력 노드, Reset 및 Set에 인가된 2개의 상보 논리-레벨 상태, 및 고전압 전원 입력에 응답하여, 차분 고전압 출력 신호, HVout 및
Figure 112006071462673-PCT00014
을 제공한다. 고전압 스위칭 회로(200)는, 교차 연결된 게이트와 드레인, 및 고전압 전원 노드, High-Voltage에 연결된 소스를 갖는 제1 및 제2 pFETs(202 및 204)를 포함한다. 제1 다이오드(206)는 중간 전압 노드, Intermediate_Voltage와 제2 pFET(204)의 드레인 간에 연결된다. 제2 다이오드(208)는 중간 전압 노드, Intermediate_Voltage와 제1 pFET(202)의 드레인 간에 연결된다. 제3 및 제4 pFETs(210 및 212)는, 각각, 그 게이트가 중간 전압 노드, Intermediate_Volatge에 모두 연결되고, 그 소스는 제1 및 제2 다이오드(206, 208)의 캐소드에 연결된다. 제3 및 제4 pFETs(210, 212)의 드레인은, 각각, 제1 및 제2 출력 전압 노드,
Figure 112006071462673-PCT00015
및 HVout을 구현한다. 제1 및 제2 고전압 캐소드 nFETs(214 및 216)는, 각각, 그 게이트가 전원 단자, Vdd에 연결되고, 그 소스가 제3 및 제4 nFETs(218 및 220)의 드레인에 연결되고, 그 드레인은 제1 및 제2 출력 전압 노드,
Figure 112006071462673-PCT00016
및 HVout에 연결된다. 제3 및 제4 nFETs(218 및 220)는, 그 소스가 접지에 연결되고, 그 드레인이 제3 및 제4 고전압 nFETs(214, 216)의 소스에 연결되도록 구성된다. 제3 및 제4 nFETs(218, 220)의 게이트는, 각각, 논리-레벨 입력 노드, Set 및 Reset을 구현한다.
도 24에 도시된 고전압 스위칭 회로(200)는 표준 n형 웰 CMOS 공정에서 제조될 수 있고, 고전압 nFETs(214, 216)는, 예를 들어, LDMOS nFETs(Lateral-Diffused Metal-Oxide Semiconductor nFETs), DEMOS nFETs(Drain Extended MOS nFETs)를 포함한다. 표준 n형 웰 CMOS 공정에서 제조되는 pFETs와 달리, LDMOS 및 DEMOS nFETs는, (예를 들어, 3.3V CMOS 공정의 경우 3.3V보다 큰)주어진 공정에 대한 정격 전원 전압보다 훨씬 더 큰 드레인 소스 간 및 드레인 게이트 간 전압을 처리할 수 있다. 따라서, 도 24의 그 캐소드 구성과 함께, 그 이용으로 인해, 고전압의 스위칭이 트랜지스터 손상의 위험 없이 수행될 수 있다. 상기 회로에서, 고전압 전원 노드, High-Voltage에 인가된 전압은 약 10V일 수도 있고, 중간 전압 노드, Intermediate_Voltage에 인가된 중간 전압은 약 6V일 수도 있고, Vdd는 약 3.3V일 수도 있지만, 이들 숫자는 응용에 따라 변할 수 있다. 상기 바이어싱 배열을 이용하면, 고전압 스위칭 스위치는 논리-레벨 입력 노드, Reset 및 Set에 인가된 논리 값에 따라, HVout = 10V 및
Figure 112006071462673-PCT00017
= 0V(또는 그 역도 같음)의 전압을 생성한다.
도 24의 고전압 스위칭 회로(200)는 단지 예시적인 것으로, 결코 본 발명의 여러 실시예를 한정하려는 의도로 개시된 것은 아님을 이해해야 한다. 또한, 당해 기술분야의 당업자는, 도 24에 도시된 고전압 스위칭 회로(200)가, 고전압의 인가를 필요로 하는 본 개시 내용에서 설명된 다른 부동-게이트 전하-변경 접근법, 및/또는 상술한 양방향 터널링 기술을 수행하는데 적용될 수도 있는 많은 가능한 고전압 스위칭 회로 중 한 예에 지나지 않음을 쉽게 알 수 있다. 또한, 공동 출원중인 미국 특허 출원 제 10/814,867호에 개시된 것과 같은 다른 실시예를 이용할 수도 있다. 상기 출원은 본 명세서에 전체적으로 참조결합된다.
도 25는, 도 19의 재기록 가능 전자식 퓨즈와, 도 24에 도시된 것과 같은 고전압 스위치(HVSW)를 조합한 비트 셀(201)의 블록도를 나타낸다. 당해 기술분야의 당업자는, 스위치와 퓨즈의 다른 조합도 설계자의 목표에 응답하여 원하는 대로 이용될 수 있음을 알 수 있다. 비트 셀(201)은, 도시된 구성에서 입력으로서, 논리 입력 신호, Set 및 Reset, 및 Initialize; 및 전압 신호, Vdd, Gnd, High-Voltage 및 Intermediate-Voltage를 갖는다. 비트 셀(201)의 출력은 Out 및
Figure 112006071462673-PCT00018
(OutBar)이다. 당해 기술분야의 당업자에게 명확한 바와 같이, 다른 구성에서, 비트 셀(201)은 더 많거나 적은 입력 및/또는 출력을 가질 수도 있다. 비트 셀(201)은 단지 예시적인 것으로서, 어떻게 상기 셀이 다음 도면에서 배열될 수도 있는지를 나타내므로, 결코 청구항의 범위를 한정하려는 것으로 이해되어서는 안 된다.
도 26은 도 25에 도시된 것과 같은 비트 셀(201)의 한 가지 유형의 어레이(202)를 나타낸다. 신호, Vdd, Gnd, Intermediate-Voltage, High-Voltage, Initialize, Program Data(Set/Reset 입력에 인가됨) 및 Address는, 비트 셀 어레이(202)의 여러 소자(201)로 도시된 바와 같이 신호 버스(203) 상에서 전송된다. 본 실시예에서, Address 입력에 응답하는 프로그램 디코더(204)는, 프로그래밍 또는 초기화를 위해, 신호, Vdd, Gnd, Intermediate-Voltage, High-Voltage, Initialize 및 Program Data를 하나 이상의 비트 셀에 전송하는데 이용된다. 상기 디코더는 당해 기술분야의 당업자에게 널리 공지되어 있으므로, 본 개시 내용을 더 복잡하게 하는 것을 피하기 위해 여기서 더 설명하지 않는다. Address 신호 입력(206)에 응답하는 판독 디코더(205)는, Out 라인, DO0/
Figure 112006071462673-PCT00019
이나 DO1/
Figure 112006071462673-PCT00020
등에서 판독되는 하나 이상의 비트 셀을 선택하는데 이용된다. 패스 게이트(206a 내지 206h)는, (본 실시예에서)주어진 순간에 컬럼으로부터 어느 로우를 판독할지를 제어하기를 원하는 경우, 이용될 수도 있다.
도 26은 어레이 패턴으로 배치된 (도 25의 비트 셀(201)과 같은)복수의 비트 셀을 도시하지만, 본 발명의 다른 실시예는, 복수의 비트 셀이 불규칙하지만 소정의 구성(즉, 어레이가 아닌 구성)으로 분산되는 것을 허용한다. 도 27은 상기 복수의 비트 셀(250-1, 250-2,...,250-n; n은 2보다 크거나 같은 정수)의 예시적인 실시예를 나타낸 것으로, 이는 가능한 경우 불규칙하지만 소정의 구성으로 분산된다. 복수의 플립-플롭(254-1, 254-2,...254-n)을 포함한, 시프트 레지스터(252)는, 도시된 바와 같이, 복수의 비트 셀(250-1, 250-2,...250-n)에 연결된다. 프로그래밍 비트는, 플립-플롭(254-1, 254-2,...254-n)의 클록 입력에 인가된 CLOCK 신호에 응답하여 (도면에서 DATA 및
Figure 112006071462673-PCT00021
로 도시된 바와 같은)데이터 라인을 통하여 시프트 레지스터(252) 내로 로드된다. 복수의 플립-플롭(254-1, 254-2,...,254-n)의 출력(Q,
Figure 112006071462673-PCT00022
)은, 도시된 바와 같이, 복수의 비트 셀(250-1, 250-2,...250-n)에 연결된다. 모든 프로그래밍 비트가 분산된 시프트 레지스터(252)의 플립-플롭(254-1, 254-2,...254-n) 내로 시프트된 후, (Intermediate-Voltage 스위치(S2), 및 Vdd 스위치(S3)뿐만 아니라)제1 High-Voltage 스위치(S1)도 닫아, High-Voltage 전원, HV를 복수의 비트 셀(250-1, 250-2,...250-n)의 고전압 입력 단자에 접속한다. High-Voltage 전원을 비트 셀(250-1, 250-2,...250-n)의 고전압 입력 단자에 인가함으로써, 메모리 값(예를 들어, 비트 셀에 임베딩된 부동-게이트 트랜지스터의 부동-게이트 전압)을, A1,
Figure 112006071462673-PCT00023
;A2,
Figure 112006071462673-PCT00024
...An,
Figure 112006071462673-PCT00025
에서 예측 가능한 출력으로 되는 프로그래밍 값으로 설정한다. 고전압을 이용하여 비트-셀 메모리 값(즉, 부동-게이트 트랜지스터의 부동-게이트 전압)을 변경하는 것은, 위에서 상세히 설명되었다(예를 들어, 도 22 및 도 24와 관련하여 설명된 양방향 터널링 참조). 메모리 값을 소정의 레벨로 설정한 후, 각 복수의 퓨즈는, 위에서 상세히 설명된 방법으로, 퓨즈의 파워-업이나 리셋 다음에 소정의 상태를 설정한다.
도 28은 상술한 본 발명의 여러 측면 중 다수의 측면을 통합한 재기록 가능 전자식 퓨즈(260)를 나타낸다. 도시된 퓨즈 타입은 도 7과 관련하여 상술한 바와 같은 대칭 직렬 퓨즈이지만, 다른 방법으로는, 상술한 다른 퓨즈 타입을 본 실시예에서 이용할 수도 있다. 래치의 각 출력은 이중-버퍼(262 및 264)에 연결된다. 도 18과 관련하여 상술한 바와 같이, 래치 출력의 버퍼링은 부하-유도 비트 에러를 방지하는 것을 돕는다. 또한, 제1 및 제2 커패시터(266 및 268)는 각 래치 출력에 연결된다. 도 11과 관련하여 상술한 바와 같이, 커패시터(266, 268)의 하나 또는 모두의 존재는, 래치(270)가 소정의 상태를 래치하는 것을 보장하는 것을 더 돕는다. 또한, 전자식 퓨즈(260)는 리셋 회로(272)를 포함한다. 도 19와 관련하여 상술한 바와 같이, 리셋 회로(272)는, 래칭이 일어나기 전, 래치 단자(latch_0 및 latch_1)가 Gnd로 리셋되는 것을 보장한다. 결국, 본 예에서 부동-게이트 pFETs를 포함한, 제1 및 제2 비휘발성 메모리 소자(274 및 276)는, 각각의 제1 및 제2 양방향 터널링 제어 회로(278 및 280)에 연결되는 부동 게이트를 갖는다. 도 22 및 도 23과 관련하여 상술한 바와 같이, 양방향 터널링 제어 회로(278, 280)는 제1 및 제2 부동-게이트 트랜지스터(274, 276)의 부동 게이트 상에 저장된 전하량의 변경 및 제어를 허용한다. 또한, 위에서 상세히 설명된 바와 같이, 제1 및 제2 부동-게이트 트랜지스터(274, 276)의 부동-게이트 전압(즉, 메모리 값)을 제어하고 변경하는 능력은, 퓨즈(260)의 래치(270)가, 퓨즈(260)의 파워-업이나 리셋 다음에 소정의 상태를 설정하는 것을 허용한다.
이상, 어떻게 본 개시 내용에서 설명된 여러 퓨즈 실시예에 이용된 부동-게이트 메모리 소자의 부동-게이트 상의 전하량을 제어하고 변경하기 위해, 양방향 터널링을 구현하는지를 설명하였다. 이상, 양방향 터널링을 설명하였지만, 다른 전하 제어 기술을 이용할 수도 있다. 예를 들어, 본 발명의 실시예에 따르면, IHEI(impact-ionized hot-electron injection)를 이용하여 전자를 부동 게이트 상으로 터널링할 수도 있고, FN 터널링을 이용하여 전자를 부동 게이트 밖으로 터널링할 수도 있다.
도 29a 및 도 29b는 도 5a에 도시된 것과 유사한 2개의 p형 단일-폴리 부동 게이트 MOSFETs(300)을 포함한 구성의 단면도(도 29a) 및 배치도(도 29b)를 나타낸다. 상기 구성은 FN-터널링과 IHEI의 조합을 이용하여 부동 게이트로부터 전자를 제거하거나 부동 게이트에 전자를 추가함으로써, 부동-게이트 전하를 변경한다. 전자를 제거하기 위해서는, 양의 고전압을 터널링 커패시터(302)의 제1 판과 부동 게이트(304) 간에 인가함으로써, FN 터널링을 유도하고 전자를 부동 게이트(304) 밖으로 터널링한다. 전자를 추가하기 위해서는, 소스(308)에 비해 약 3V 이상으로 부동-게이트 MOSFET(300)의 드레인(306)을 음으로 바이어싱함으로써, 큰 채널 드레인 간 전계를 유도하고, 정공을 MOSFET(300)의 채널 드레인 간 공핍 영역에서 빠르게 가속시킨다. 가속된 정공의 일부는 반도체 격자와 충돌하고 전자-정공 쌍을 이온화할 수도 있다. 동일한 채널 드레인 간 공핍 영역에서 대역 간 전자 터널링에 의해 생성된 추가 전자뿐만 아니라, 이온화된 전자의 일부는, 상기 동일한 채널 드레인 간 전계에 의해 채널 드레인 간 공핍 영역으로부터 방출된다. 충분한 운동 에너지로 방출되면, 이들 방출된 전자의 일부는 위쪽으로 분산되어 부동 게이트(304) 상으로 주입될 수 있다.
상기 본 발명의 여러 예시적인 실시예 중 다수의 실시예를 설명하는데 단일-폴리 pFET 부동-게이트 트랜지스터를 이용하였지만, 당해 기술분야의 당업자는, 다른 타입의 부동-게이트 트랜지스터를 이용할 수 있음을 쉽게 이해하고 알 수 있다. 예를 들어, 이중-폴리 부동-게이트 트랜지스터를 이용할 수도 있고, 또는 nFET 부동-게이트 트랜지스터가 pFET 부동-게이트 트랜지스터를 대체할 수도 있다. 따라서, 여기서 개시된 여러 퓨즈 실시예 중 비휘발성 메모리 소자를 구현하는데 부동-게이트 트랜지스터를 이용하는 그 퓨즈 실시예는 임의의 특정 타입의 부동-게이트 트랜지스터에 한정되지 않는다. 결국, 부동-게이트 트랜지스터의 부동 게이트와 기판을 분리하는 유전체가 충분히 얇은 경우(예를 들어, 약 50Å보다 작은 경우)에는, 직접 터널링을 이용하여 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하를 변경할 수도 있다. 직접 터널링은, 고전압의 이용 없이, 부동-게이트 트랜지스터의 부동 게이트와 채널을 분리하는 유전체층을 통하여 전자가 직접 터널링되는 현상이다.
상기 본 발명의 여러 예시적인 실시예 중 다수의 실시예를 설명하는데 부동-게이트 트랜지스터를 이용하였지만, 당해 기술분야의 당업자는, 다른 타입의 비휘발성 메모리 장치를 이용할 수 있음을 쉽게 이해하고 알 수 있다. 예를 들어, 유전체 기억 장치(예를 들어, SONOS), 분극 막(예를 들어, FeRAM), 및 위상 변화(예를 들어, 칼코겐화물 재료) 비휘발성 메모리 소자를 이용할 수도 있다. 따라서, 여기서 개시된 여러 퓨즈 실시예의 비휘발성 메모리 소자를 구현하는데 비휘발성 성질을 이용하는 그 퓨즈 실시예는 임의의 특정 타입의 비휘발성 메모리 소자 메모리 장치에 한정되지 않는다.
이상, 본 발명의 실시예 및 응용을 도시하고 설명하였지만, 당해 기술분야의 당업자라면, 본 명세서에 개시되어 있는 본 발명의 개념을 벗어나지 않고서 상술한 것보다 훨씬 더 많은 변형이 가능하다는 것을 알 것이다. 따라서, 첨부된 청구범위는 본 발명의 진정한 사상과 범주내인 이러한 변형물 모두를 포함하는 것으로 의도되어 진다.

Claims (51)

  1. 소정의 구성으로 배열된, 비휘발성 메모리 소자를 각각 갖는, 복수의 재기록 가능 전자식 퓨즈; 및
    상기 복수의 전자식 퓨즈 중 연관된 전자식 퓨즈에 각각 대응하고, 고전압 입력 단자 및 퓨즈-상태 상태-설정 입력 단자를 각각 갖는, 복수의 고전압 스위치를 포함하는 재프로그램 가능 퓨즈 장치로서,
    상기 복수의 전자식 퓨즈 중 소정의 전자식 퓨즈는 연관된 제어 신호를 선택하여 상기 소정의 전자식 퓨즈에 결합하도록 프로그램되는 재프로그램 가능 퓨즈 장치.
  2. 제1항에 있어서,
    각 전자식 퓨즈는 2개의 교차 연결된 인버터를 갖는 CMOS 래치를 포함하는 재프로그램 가능 퓨즈 장치.
  3. 제1항에 있어서,
    상기 각 전자식 퓨즈의 비휘발성 메모리 소자는 부동 게이트를 갖는 부동-게이트 트랜지스터를 포함하고, 임의의 소정의 비휘발성 메모리 소자의 부동 게이트 상의 전하량은 소정의 비휘발성 메모리 소자의 메모리 값을 결정하는 재프로그램 가능 퓨즈 장치.
  4. 제1항에 있어서,
    상기 비휘발성 메모리 소자는 표준 CMOS 제조 공정으로 제조되는 재프로그램 가능 퓨즈 장치.
  5. 제1항에 있어서,
    상기 각 전자식 퓨즈의 비휘발성 메모리 소자는, 정보의 비휘발성 기억을 위해, 자기저항, 강유전체, 위상-변화, 및 유전체로 이루어진 그룹에서 선택된 메커니즘을 이용하는 메모리 소자인 재프로그램 가능 퓨즈 장치.
  6. 제2항에 있어서,
    각 전자식 퓨즈는 그 래치의 출력에 연결된 용량성 소자를 갖는 재프로그램 가능 퓨즈 장치.
  7. 제3항에 있어서,
    각 비휘발성 메모리 소자는 제1 커패시터를 포함하고, 임의의 소정의 비휘발성 메모리 소자의 각 제1 커패시터는 소정의 비휘발성 메모리 소자의 부동-게이트 트랜지스터의 부동 게이트와 공통으로 제1 판을 갖는 재프로그램 가능 퓨즈 장치.
  8. 제3항에 있어서,
    각 전자식 퓨즈의 각 부동-게이트 트랜지스터는, nFET, pFET, FinFET, 및 다중-게이트 FET로 이루어진 그룹에서 선택된 트랜지스터인 재프로그램 가능 퓨즈 장치.
  9. 제3항에 있어서,
    임의의 소정의 부동-게이트 트랜지스터 중에서, 부동 게이트 상의 전하량은 FN(Fowler-Nordheim) 터널링을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  10. 제3항에 있어서,
    부동 게이트 상의 전하량은 열-전자 주입을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  11. 제3항에 있어서,
    부동 게이트 상의 전하량은 직접 터널링을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  12. 제3항에 있어서,
    부동 게이트 상의 전하량은 열-정공 주입을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  13. 제3항에 있어서,
    부동 게이트 상의 전하량은 자외선 방사 노출을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  14. 제7항에 있어서,
    각 비휘발성 메모리 소자는 제2 커패시터를 포함하고, 임의의 소정의 비휘발성 메모리 소자의 각 제2 커패시터는 소정의 비휘발성 메모리 소자의 부동-게이트 트랜지스터의 부동 게이트와 공통으로 제1 판을 갖는 재프로그램 가능 퓨즈 장치.
  15. 제14항에 있어서,
    각 전자식 퓨즈에 있어서 제1 커패시터의 제2 판은 연관된 고전압 스위치의 제1 출력에 연결되고, 각 전자식 퓨즈에 있어서 제2 커패시터의 제2 판은 연관된 고전압 스위치의 제2 출력에 연결되는 재프로그램 가능 퓨즈 장치.
  16. 불규칙하지만 소정의 구성으로 배열되는 복수의 재기록 가능 전자식 퓨즈;
    상기 복수의 전자식 퓨즈 중 연관된 전자식 퓨즈에 각각 대응하고, 고전압 입력 단자 및 적어도 하나의 퓨즈-상태 상태-설정 입력 단자를 각각 갖는, 복수의 고전압 스위치; 및
    상기 복수의 고전압 스위치 중 연관된 고전압 스위치의 퓨즈-상태 상태-설정 입력 단자(들)에 연결된 출력 단자를 각각 갖는 복수의 플립-플롭을 포함하고, 데이터의 비트를 수신하도록 구성된 입력을 갖는 시프트 레지스터를 포함하는 재프로그램 가능 퓨즈 장치.
  17. 제16항에 있어서,
    상기 재기록 가능 전자식 퓨즈는 대칭 직렬 또는 병렬 퓨즈를 포함하는 재프로그램 가능 퓨즈 장치.
  18. 제16항에 있어서,
    상기 재기록 가능 전자식 퓨즈는 비대칭 직렬 또는 병렬 퓨즈를 포함하는 재프로그램 가능 퓨즈 장치.
  19. 제16항에 있어서,
    상기 복수의 재기록 가능 전자식 퓨즈 중 각 퓨즈는,
    래치; 및
    상기 래치에 연결되고, 파워-업 또는 리셋 신호가 퓨즈에 인가될 때 상기 래치가 제1 상태와 제2 상태 중 소정의 상태를 설정할 수 있도록 하는 메모리 값으로 프로그램되도록 구성된 비휘발성 메모리 소자를 포함하는 재프로그램 가능 퓨즈 장치.
  20. 제19항에 있어서,
    상기 래치는 2개의 교차 연결된 인버터를 갖는 MOS 래치를 포함하는 재프로그램 가능 퓨즈 장치.
  21. 제19항에 있어서,
    상기 비휘발성 메모리 소자는 부동 게이트를 갖는 부동-게이트 트랜지스터를 포함하고, 부동 게이트 상의 전하량은 상기 메모리 값을 결정하는 재프로그램 가능 퓨즈 장치.
  22. 제19항에 있어서,
    상기 비휘발성 메모리 소자는 MOS 공정에서 제조된 비휘발성 메모리 소자를 포함하는 재프로그램 가능 퓨즈 장치.
  23. 제19항에 있어서,
    상기 비휘발성 메모리 소자는, 비휘발성 정보 기억을 위해, 자기저항, 강유전체, 위상-변화, 및 유전체로 이루어진 그룹에서 선택된 메커니즘을 이용하는 재프로그램 가능 퓨즈 장치.
  24. 제19항에 있어서,
    상기 래치의 출력에 연결된 용량성 소자를 더 포함하는 재프로그램 가능 퓨 즈 장치.
  25. 제21항에 있어서,
    상기 비휘발성 메모리 소자는 상기 부동-게이트 트랜지스터의 부동 게이트와 공통으로 제1 판을 갖는 제1 커패시터를 더 포함하는 재프로그램 가능 퓨즈 장치.
  26. 제21항에 있어서,
    상기 부동-게이트 트랜지스터는 MOS 트랜지스터인 재프로그램 가능 퓨즈 장치.
  27. 제21항에 있어서,
    부동 게이트 상의 전하량은 양방향 FN(Fowler-Nordheim) 터널링을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  28. 제21항에 있어서,
    부동 게이트 상의 전하량은 FN(Fowler-Nordheim) 터널링을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  29. 제21항에 있어서,
    부동 게이트 상의 전하량은 열-전자 주입을 이용하여 변경될 수도 있는 재프 로그램 가능 퓨즈 장치.
  30. 제21항에 있어서,
    부동 게이트 상의 전하량은 열-정공 주입을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  31. 제21항에 있어서,
    부동 게이트 상의 전하량은 직접 터널링을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  32. 제21항에 있어서,
    부동 게이트 상의 전하량은 자외선 방사 노출을 이용하여 변경될 수도 있는 재프로그램 가능 퓨즈 장치.
  33. 제25항에 있어서,
    상기 비휘발성 메모리 소자는 상기 부동-게이트 트랜지스터의 부동 게이트와 공통으로 제1 판을 갖는 제2 커패시터를 더 포함하는 재프로그램 가능 퓨즈 장치.
  34. 제21항에 있어서,
    상기 래치는, 상기 부동 게이트의 전압이 상대적으로 높은 경우 상기 제1 상 태를 설정하도록 미리 배치되고, 부동-게이트 전압이 상대적으로 낮은 경우, 상기 제2 상태를 설정하도록 미리 배치되는 재프로그램 가능 퓨즈 장치.
  35. 제34항에 있어서,
    상기 래치의 출력과 고정 전압원 간에 연결된 용량성 소자를 더 포함하는 재프로그램 가능 퓨즈 장치.
  36. 제34항에 있어서,
    상기 래치는 교차 연결된 인버터를 포함하고, 교차 연결된 인버터 중 제1 인버터는 상기 교차 연결된 인버터 중 제2 인버터의 트랜지스터 중 적어도 하나의 게이트-폭-대-길이 비보다 큰 게이트-폭-대-길이 비를 갖는 적어도 하나의 트랜지스터를 갖는 재프로그램 가능 퓨즈 장치.
  37. 제34항에 있어서,
    상기 래치는 교차 연결된 인버터를 포함하고, 교차 연결된 인버터 중 제1 인버터는 상기 교차 연결된 인버터 중 제2 인버터의 트랜지스터 중 적어도 하나의 채널 도핑 레벨과 다른 채널 도핑 레벨을 갖는 적어도 하나의 트랜지스터를 갖는 재프로그램 가능 퓨즈 장치.
  38. 2개의 퓨즈 상태 중 하나를 제공하는 수단; 및
    상기 제공하는 수단에 연결된 메모리 값을 제어하는 수단을 포함하고,
    상기 메모리 값은, 상기 제공하는 수단이, 파워-업 또는 리셋 신호가 퓨즈에 인가될 때, 2개의 퓨즈 상태 중 소정의 퓨즈 상태를 설정하도록 하는 전자식 퓨즈.
  39. 제38항에 있어서,
    상기 메모리 값은, 제공하는 수단이, 2개의 퓨즈 상태 중 어느 상태를 설정하는지를 결정하는 전자식 퓨즈.
  40. 제39항에 있어서,
    상기 메모리 값은 재기록 가능 비휘발성 메모리 소자에 의해 제공되는 전자식 퓨즈.
  41. 제39항에 있어서,
    상기 재기록 가능 비휘발성 메모리 소자는 부동-게이트 트랜지스터를 포함하는 전자식 퓨즈.
  42. 제41항에 있어서,
    상기 메모리 값은 부동-게이트 트랜지스터의 부동 게이트 상에 저장된 전하량에 의해 결정되는 전자식 퓨즈.
  43. 소정의 구성으로 배열된 복수의 재기록 가능 전자식 퓨즈; 및
    상기 복수의 전자식 퓨즈 중 연관된 전자식 퓨즈에 각각 대응하고, 고전압 입력 단자 및 적어도 하나의 퓨즈-상태 상태-설정 입력 단자를 각각 갖는 복수의 고전압 스위치를 포함하는 재프로그램 가능 전자식 퓨즈 장치로서,
    상기 복수의 전자식 퓨즈 중 소정의 전자식 퓨즈는 연관된 제어 신호를 선택하여 상기 소정의 전자식 퓨즈에 결합하도록 프로그램되는 재프로그램 가능 전자식 퓨즈 장치.
  44. 제43항에 있어서,
    도체의 제1 버스는 어레이의 전자식 퓨즈에 초기화 신호를 전송하는 초기화 도체를 더 포함하는 재프로그램 가능 전자식 퓨즈 장치.
  45. 제43항에 있어서,
    복수의 데이터-출력 도체는, 데이터-출력 도체가 특정 컬럼 또는 로우의 전자식 퓨즈에 연결되도록, 컬럼으로 배열되는 재프로그램 가능 전자식 퓨즈 장치.
  46. 제45항에 있어서,
    데이터-출력 도체는 판독 디코더에 의해 제어된 패스 게이트를 통하여 각 전자식 퓨즈에 연결되는 재프로그램 가능 전자식 퓨즈 장치.
  47. 제46항에 있어서,
    각 전자식 퓨즈에 연결된 2개의 상보 데이터-출력 도체가 존재하는 재프로그램 가능 전자식 퓨즈 장치.
  48. 제1 개수의 컬럼 및 제2 개수의 로우를 갖는 어레이에 배치된 복수의 재기록 가능 전자식 퓨즈;
    각 전자식 퓨즈에 Vdd, Gnd, 고전압 신호 및 중간 전압 신호를 공급하도록 배열된 도체의 제1 버스;
    도체의 제1 버스에 연결되어, 어드레스 정보 및 프로그램 데이터를 수신하고, 어드레스 정보에 의해 선택된 전자식 퓨즈를 프로그램 데이터에 의해 결정된 상태로 프로그램하도록 배열된 프로그램 디코더;
    전자식 퓨즈의 출력을 제어하도록 배열된 도체의 제2 버스;
    도체의 제2 버스에 연결되고, 어드레스 입력에 응답하여 판독하기 위한 전자식 퓨즈를 선택하도록 배열된 판독 디코더; 및
    전자식 퓨즈에 저장된 데이터의 판독을 제공하기 위한 전자식 퓨즈 및 판독 디코더에 응답하는 복수의 데이터-출력 도체를 포함하는 재프로그램 가능 전자식 퓨즈 장치.
  49. 2개의 퓨즈 상태 중 하나의 상태를 제공하는 프로그램 가능 퓨즈 소자로서,
    논리 설정 및 리셋 입력;
    접지, Vdd, 중간-전압 및 고전압을 위한 전압 입력; 및
    상기 출력 상태를 표시하는 적어도 하나의 출력을 포함하는 프로그램 가능 퓨즈 소자.
  50. 제49항에 있어서,
    상기 퓨즈 소자를 초기화하는 초기화 입력을 더 포함하는 프로그램 가능 퓨즈 소자.
  51. 제49항에 있어서,
    상기 적어도 하나의 출력 상의 신호의 크기는 고전압 전압 입력의 크기만큼 크고, 설정 및 리셋 입력 상의 신호의 크기는 고전압 전압 입력의 크기보다 작은 프로그램 가능 퓨즈 소자.
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