KR100262936B1 - 불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법 - Google Patents

불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법 Download PDF

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Abstract

불휘발성 메모리 셀에 순간적으로 인가된 2진 신호를 기억하고 불휘발성 메모리를 파워 업할 때 인가된 2진 신호를 표시하는 상태로 자동으로 복귀하기 위한 장치 및 방법이 제공된다. 한가지 양상에서 불휘발성 메모리는 전원이 작동 전압과 작동 전압보다 실제로 크기가 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스 사이에 접속된다. 불휘발성 메모리는 제1 및 제2 전력 버스 사이에 접속되는 메모리 회로를 포함한다. 메모리 회로는 입력 노드, 출력 노드, 상기 입력 및 출력 노드에 접속된 불휘발성 소자를 포함한다. 메모리 회로는 입력 2진 신호를 표시하는 제1 2진 상태에서 래치함으로서 입력 노드로부터의 입력 2진 신호에 응답한다. 불휘발성 소자는 제1 2진 상태를 불휘발성으로 기억함으로써 제1 및 제2 전력 버스 사이의 프로그래밍 전압에 응답한다. 제1 및 제2 전력 버스에 공급된 전력이 중단된 후 불휘발성 소자는 메모리 회로를 제1 2진 상태를 표시하는 2진 상태에서 래치한다.

Description

불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법{NON-VOLATILE MEMORY WHICH IS PROGRAMMABLE FROM A POWER SOURCE}
본 발명은 불휘발성(non-volatile) 반도체 메모리에 관한 것으로서, 특히 불휘발성 메모리 소자를 구비하고, 수신된 2진 신호(binary signal)를 불휘발성으로 기억하고 상기 수신된 2진 신호가 전원으로부터의 전력의 어떠한 중단 후에도 복원될 수 있도록 허용하기 위해 전원으로부터의 전압의 변동에 응답하여 프로그램 가능한 메모리 셀에 관한 것이다.
불휘발성 반도체 메모리는 메모리의 전력이 중단될 때 어떠한 기억된 디지탈 값도 보유함으로써 기억된 디지탈 값에 대한 영속성을 제공한다. 불휘발성 반도체 메모리는 선형으로(즉, 아날로그) 회로와 집적되었고 정밀 선형 회로에서 트림(trim) 값과 같은 디지탈 값을 기억하는 디지탈 제품은 논리 구성, 마이크로 코드 또는 제품 식별 코드를 선호하였다.
두 공통 유형의 불휘발성 반도체 메모리는 전기적으로 프로그램 가능 판독 전용 메모리(EPROM)이고 전기적으로 삭제 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)이다. 이들 메모리는 전형적으로 수십만 또는 수백만의 메모리 셀의 어레이(array)를 포함한다.
복잡한 보조 회로는 전형적으로 메모리 셀의 어레이 내에서 2진 값을 프로그램, 삭제, 판독하는데 필요하다. 보조 트랜지스터 회로는 메모리 셀로의 액세스를 제어하여 단지 한 메모리 셀 만이 논리 값의 프로그래밍 또는 판독을 위해 한 번에 선택될 수 있게 된다. 보조 트랜지스터 회로는 또한 선택된 메모리 셀의 2진 값을 프로그램, 삭제 또는 판독하기 위하여 다른 메모리 셀에 공급되는 전압 레벨과 상이한 전압 레벨을 선택된 메모리 셀에 공급한다.
보조 회로에 대한 요구 조건으로 인하여 특히 소량의 불휘발성 메모리를 원할 때 불휘발성 메모리를 선형 및 디지탈 제품에 일체화하는 것이 엄청나게 값비싸고 시간을 소모하게 만들 수 있다. 보조 회로는 반도체 기판상의 공간을 점유하고 그 때문에 다른 선형 또는 디지탈 회로용으로 이용할 수 있는 공간을 감소시킨다. 보조 회로는 집적 메모리 소자로 인한 어떠한 감소 보다도 제품의 신뢰도를 더욱 감소시킨다.
메모리 어레이에서 각각의 메모리 셀은 메모리 셀에서의 2진 값이 판독될 수 있기 전에 개별적으로 선택되어야 하기 때문에 각각의 메모리 셀에서의 2진 값은 불휘발성 반도체 메모리를 파워 업(power up)할 때 제품에서의 모든 집적 회로에 대한 논리 신호로서 즉각 출력되지는 않는다.
본 발명이 전개한 것은 이러한 배경 정보 및 그외 다른 배경 정보에 관한 것이다.
본 발명의 목적은 불휘발성 메모리 셀을 파워 업할 때 어떠한 집적 회로에도 재프로그램 가능한 양호한 논리 신호를 즉각 공급하는 불휘발성 메모리 셀을 제공하는 것이다. 또다른 목적은 메모리 셀을 선택하거나 또는 다른 메모리 셀에 공급된 전압 레벨과는 상이한 전압 레벨을 메모리 셀에 공급하기 위하여 보조 회로를 이용하지 않고서도 메모리 셀에서 2진 값이 프로그램되고 삭제되며 감지될 수 있는 불휘발성 메모리 셀을 제공하는 것이다.
본 발명은 전압원이 작동 전압과 작동 전압보다 실제로 크기가 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스에 접속된 불휘발성 메모리 셀에 관한 것이다. 불휘발성 메모리는 제1 및 제2 전력 버스 사이에 접속되는 메모리 회로를 포함한다. 메모리 회로는 입력 노드, 출력 노드, 상기 입력 노드와 출력 노드에 접속되는 불휘발성 소자를 포함한다. 메모리 회로는 입력 2진 신호를 표시하는 제1 2진 상태에서 래칭(latching)함으로써 입력 노드로부터 입력 2진 신호에 응답한다. 불휘발성 메모리 소자는 제1 2진 상태를 불휘발성으로 기억함으로써 제1 전력 버스와 제2 전력 버스 사이의 프로그래밍 전압에 응답한다. 제1 및 제2 전력 버스에서 공급된 전력이 중단된 후 불휘발성 소자는 메모리 회로를 제1 2진 상태를 표시하는 2진 상태에서 래치한다. 이러한 방식으로 메모리 회로는 전력 버스 사이의 전압에 있어서의 실제적 증가에 응답하여 불휘발성 방식으로 2진 신호를 기억한다. 그 결과로서 다수의 메모리 셀은 동일한 전력 버스 사이에 접속될 수 있고 전력 버스 사이의 전압 크기를 변경시킴으로써 실제로 동시에 프로그램된다.
본 발명의 또다른 양상에 따르면 메모리 회로는 전력의 중단 후에 제1 및 제2 버스 상의 전력의 초기 공급에 응답하여 제1 2진 신호를 표시하는 제2 2진 신호를 메모리 회로의 출력 상에 공급한다. 이러한 방식으로 메모리 회로는 불휘발성 메모리 셀을 파워 업할 때 기억된 2진 신호를 즉각 출력한다.
본 발명의 또다른 양상에 따르면 메모리 회로는 교차 결합된 제1 및 제2 인버터를 포함한다. 제1 인버터는 불휘발성 메모리 셀의 입력 노드에 접속된 입력 단자와, 출력 단자를 구비한다. 2 인버터는 제1 인버터의 출력 단자에 접속된 입력 단자와 제1 인버터의 입력 단자에 접속된 출력 단자를 구비한다. 불휘발성 메모리의 입력 노드에 인가된 입력 신호에 응답하여 인버터 사이의 교차 결합은 제1 인버터로 하여금 제1 2진 상태에서 래치하게 하고 제2 인버터로 하여금 제1 2진 상태와는 상이한 제2 2진 상태에서 래치하게 한다.
제1 및 제2 인버터는 각각 제1 및 제2 전력 버스에서 어떠한 전력 중단 동안 프로그램된 2진 상태를 불휘발성으로 유지하도록 작동하는 불휘발성 소자를 포함한다. 전력 중단 후 불휘발성 소자는 제1 인버터를 제1 2진 상태를 표시하는 상태로 복귀시키고 제2 인버터를 제2 2진 상태를 표시하는 상태로 복귀시키도록 작동한다.
본 발명은 또한 전력원이 작동 전압과 상기 작동 전압 보다 실제로 더 큰 프로그램 전압을 공급하는 제1 및 제2 전력 버스 사이에 접속되는 불휘발성 메모리에서 2진 상태를 프로그래밍하는 방법에 관한 것이기도 하다. 불휘발성 메모리는 입력 노드, 출력 노드, 상기 입력 및 출력 노드에 접속된 불휘발성 소자를 포함한다. 입력 2진 신호는 불휘발성 메모리의 입력 노드에 인가된다. 입력 2진 신호에 응답하여 입력 2진 신호를 표시하는 제1 2진 상태는 불휘발성 메모리에서 확립된다. 제1 전력 버스와 제2 전력 버스 사이의 프로그래밍 전압에 응답하여 제1 2진 상태는 불휘발성 소자에 불휘발성으로 기억되어 불휘발성 메모리가 제1 및 제2 전력 버스에서 어떠한 전력의 중단 동안에도 제1 2진 상태를 유지하게 된다. 불휘발성 메모리의 전력을 상승시키면 2진 상태는 제1 2진 상태를 표시하는 불휘발성 메모리에서 확립된다.
도1은 양호한 상태에서 파워 업(power up)하는 종래 기술의 휘발성 CMOS 메모리 셀에 대한 개략도.
도2는 본 발명에 따른 N 채널 플로우팅 게이트 트랜지스터(floating gate transistors)를 구비하는 불휘발성 메모리 셀에 대한 개략도.
도3는 본 발명에 따른 P 채널 플로우팅 게이트 트랜지스터를 구비하는 불휘발성 메모리 셀에 대한 개략도.
도4는 본 발명에 따른 N 채널 플로우팅 게이트 트랜지스터와 P 채널 플로우팅 게이트 트랜지스터를 모두 구비하는 불휘발성 메모리 셀에 대한 개략도.
도5는 도 2에 도시된 불휘발성 메모리 셀의 양호한 EEPROM 실시예에 대한 개략도.
도6은 도 3에 도시된 불휘발성 메모리 셀의 양호한 EEPROM 실시예에 대한 개략도.
도7은 도 4에 도시된 불휘발성 메모리 셀의 양호한 EEPROM 실시예에 대한 개략도.
도8은 도 2, 4, 5, 7에 도시된 N 채널 프로우팅 게이트 트랜지스터에 공급된 신호에 대한 개략도.
도9는 EPROM형 소자를 삭제하지 않으면서 EEPROM형 소자를 삭제하도록 도 2, 4, 5, 7에 도시된 N 채널 프로우팅 게이트 트랜지스터에 공급된 신호에 대한 개략도.
도10은 도3, 4, 6, 7에 도시된 P 채널 플로우팅 게이트 트랜지스터를 프로그램하도록 공급된 신호에 대한 개략도.
도11은 EPROM형 소자를 삭제하지 않으면서 EEPROM형 소자를 삭제하도록 도3, 4, 6, 7에 도시된 P 채널 플로우팅 게이트 트랜지스터를 프로그램하도록 공급된 신호에 대한 개략도.
도12는 전원 전압을 이용하여 프로그래밍이 실행되는 도 2에 도시된 메모리 셀의 한 실시예에 대한 개략도.
도13은 전원 전압을 이용하여 프로그래밍이 실행되는 도 3에 도신된 메모리 셀의 한 실시예에 대한 개략도.
도14는 전원 전압을 이용하여 프로그래밍이 실행되는 도 5에 도시된 메모리 셀의 한 실시예에 대한 개략도.
도15는 전원 전압을 이용하여 프로그래밍이 실행되는 도 6에 도시된 메모리 셀의 한 실시예에 대한 개략도.
*도면의 주요 부분에 대한 부호의 설명
20 : CMOS 메모리 셀
24, 72, 106, 124 : 제1 인버터
36, 74, 108, 128 : 제2 인버터
70, 105, 120, 177 : 불휘발성 메모리 셀
76, 78 : 전력 버스
146, 154, 162 : EEPROM형 메모리 셀
178 : 멀티플렉서
아래에 간략히 요약된 첨부 도면과 본 발명의 양호한 실시예에 대한 다음의 상세한 설명, 첨부된 청구 범위를 참조하여 본 발명과 그 범위에 대해 좀더 완전히 이해할 수 있다.
종래 기술의 CMOS 메모리 셀(20)은 도 1에 도시된다. CMOS 메모리셀(20)은 비대칭 스위치 포인트를 갖는 교차 결합된 인버터(24, 36)로 형성된다. 제1 인버터(24)는 각각의 게이트 폭/길이 비가 5/2와 5/1인 한쌍의 트랜지스터(40, 44)로 유사하게 형성된다. 제1 및 제2 인버터(24, 36)의 게이트 폭/길이 비의 반대 배열은 제1 인버터(24)로 하여금 제2 인버터(36)와는 상이한 스위치 포인트 즉, 단일 이득 포인트를 갖게한다. 도1 에 도시된 게이트 폭/길이 비를 이용하여 제1 인버터(24)는 제2 인버터(36)보다 낮은 스위치 포인트를 갖는다. 제1 및 제2 인버터(24, 36)는 교차 결합되어 비대칭 스위치 포인트가 CMOS 메모리 셀(20)로 하여금 제1 인버터(24)의 노드(48)가 V1 전압을 가지고 제2 인버터(36)의 노드(52)가 V2 전압을 갖는 양호한 상태로 파워 업 하게 한다. 이 기술이 메모리 셀을 양호한 2진 상태에서 파워 업할 수 있게 하는 동안 양호한 2진 상태는 제조하는 동안 사진 석판술의 마스크를 이용하여 프로그램되고 차후에는 재프로그램될 수 없다.
본 발명의 특성은 도 2에 도시된 바와 같이 교차 결합된 제1 인버터(72)와 제2 인버터(74)를 포함하는 메모리 셀(70)에 양호하게 합체된다. 제1 및 제2 인버터(72, 74)는 전력원(도시되지 않음)으로부터 전류가 공긍되거나 끌어내지는 VDD 버스(76)와 전류가 전력원으로 복귀되는 VSS 버스(78) 사이에 접속된다. 도 1과는 대조적으로 제1 인버터(72)는 N 채널 플로우팅 게이트 트랜지스터(82)에 접속된 P 채널 트랜지스터(80)를 포함한다. 도 1과 더욱 대조적으로 제2 인버터(74)는 N 채널 플로우팅 게이트 트랜지스터(86)에 접속된 P 채널 트랜지스터(84)를 포함한다.
제1 인버터(72)는 입력 노드(93)와 출력 노드(94)를 구비한다. 제2 인버터(74)는 입력노드(95)와 출력 노드(96)를 구비한다. 도 2에 도시된 바와 같이 인버터(72, 74)는 래치로서 기능하도록 교차 결합된다. 특히 제1 인버터(72)의 입력 노드(93)는 제2 인버터(74)의 출력 노드(96)에 접속되고 제2 인버터(74)의 입력 노드(95)는 제1 인버터(72)의 출력 노드(94)에 접속된다.
제1 인버터(72)의 입력 노드에 공급되는 2진 신호에 응답하여 입력(93)은 공급된 2진 신호와 동일한 2진 값으로 되고 제1 인버터(72)의 출력(95)은 반대 2진 값으로 된다. 제1 인버터(72)의 출력(94)은 제2 인버터(74)의 입력(95)이 반대 2진 값으로 되게한다. 결과적으로 제1 인버터(72)는 공급된 2진 신호의 논리 값을 표시하는 2진 상태로 래치되는 반면 제2 인버터(74)는 반대 논리 값을 표시하는 반대 2진 상태로 래치된다. 인버터(72, 74)의 래치된 2진 상태는 플로우팅 게이트 트랜지스터(82, 86)에 선택적으로 기억되어 VDD 및 VSS 버스(76, 78)에서의 전력이 중단된 후 제1 및 제2 인버터(72, 74)는 기억된 2진 상태를 표시하는 2진 상태로 복귀할 것이다.
플로우팅 게이트 트랜지스터(82, 86)는 각각 플로우팅 게이트(97, 98), 제어 게이트(99, 100), 드레인-소스 채널(101, 102)을 제각기 구비한다. 각각의 플로우팅 게이트 트랜지스터(82, 86)의 2진 상태는 잘 알려진 바와 같이 플로우팅 게이트(97, 98)에서의 트랩된 전하(trapped charge)의 존재 또는 부재에 의존한다. 플로우팅 게이트 트랜지스터(82, 86)는 임계 전압이 제어 게이트(99, 100)에 반드시 인가되는 드레인-소스 채널(101, 102)이 전도되게 하는 인핸스먼트 모드 장치(enhancement mode device)인 것이 바람직하다. 플로우팅 게이트(97, 98)에서 트랩된 전하가 존재하면 트랜지스터를 전도 상태로 트리거(trigger)하는데 필요한 임계 전압의 크기를 증가시킨다. 플로우팅 게이트(97, 98)에서 트랩된 전하가 임계 크기보다 작을 때 그리고 표준 작동 전압(즉, 프로그래밍 전압 레벨보다 실제로 더 작은 전압 크기)이 제어 게이트(99, 100)에 인가될 때 드레인-소스 채널(101, 102)은 전도된다. 역으로 플로우팅 게이트(97, 98)에서 트랩된 전하가 적어도 임계 크기와 동일하고 표준 작동 전압에 제어 게이트(99, 100)에 인가될 때 드레인-소스 채널(101, 102)은 전도되지 않는다. 이러한 방식으로 플로우팅 게이트 트랜지스터(82, 86)에 기억된 논리 상태는 표준 작동 전압의 범위 내의 전압이 제어 게이트(99, 100)에 인가될 때 드레인-소스 채널(101, 102)의 전도도로 표시된다.
프로우팅 게이트 트랜지스터(82, 86)는 충분한 수의 전자가 드레인-소스 채널(101, 102)로부터 플로우팅 게이트(97, 98)에 주입되어 임계 전압을 선정된 임계전압 이상으로 증가시키도록 프로그램된다. 마찬가지로 플로우팅 게이트 트랜지스터(82, 86)가 플로우팅 게이트(97, 98)로부터 드레인-소스 채널(101, 102)로 방사되어 임계 전압을 선정된 임계 전압 이하로 감소시킬 때 삭제된다.
플로우팅 게이트 트랜지스터(82, 86)가 모두 소거될 때 제1 및 제2 인버터(72, 74)는 대칭 스위치 포인트를 갖는다. 플로우팅 게이트 트랜지스터(82, 86)중 하나를 프로그램하면 인버터(72, 74)가 대칭 스위치 포인트를 갖게되어 메모리셀(70)이 선호된 2진 상태로 파워 업하게 된다. 인버터(72, 74)를 교차 결합하면 플로우팅 게이트 트랜지스터(82)가 플로우팅 게이트 트랜지스터(86)의 보상 상태로 프로그램 가능하게 된다. 플로우팅 게이트 트랜지스터(82, 86)를 프로그램하고 소거하기 위한 회로 및 방법은 본 상세한 설명에서 차후에 논의된다.
도 3에 도시된 또다른 실시예에 따르면 불휘발성 메모리 셀(105)은 도 2와는 대조적으로 P 채널 플로우팅 게이트 트랜지스터(110, 112)와 N 채널 트랜지스터(114, 118)로 형성되고 교차 결합된 제1 인버터(106)와 제2 인버터(108)를 포함한다. 도 4에 도시된 또다른 실시예에서 불휘발성 메모리 셀(120)은 도 2 및 도 3과는 대조적으로 P 채널 플로우팅 게이트 트랜지스터(132, 136)와 N 채널 플로우팅 게이트 트랜지스터(140, 144)로 형성되고 교차 결합된 제1 인버터(124)와 제2 인버터(128)를 포함한다. 도 2에 도시된 메모리 셀(70)과 유사하게 도 3 및 도 4에 도시된 메모리 셀(105, 120)은 선호된 2진 상태로 파워 업하도록 프로그램된다.
도 2-4의 메모리 셀은 도해된 교차 결합된 인버터에서 예를 들면 종래의 자외선 소거 가능하고 전기적으로 프로그램 가능한 플로우팅 게이트 트랜지스터나 또는 전기적으로 소거 가능하고 전기적으로 프로그램 가능한 플로우팅 게이트 트랜지스터를 각각 이용하여 EPROM이나 또는 EEPROM 특징을 가질 수 있다. EEPROM 형 메모리 셀의 경우 각각의 인버터는 한 또는 그 이상의 전기적으로 소거 가능한 플로우팅 게이트 트랜지스터가 궁핍 모드(depletion mode)로 완전 소거된 경우 메모리 셀이 과도한 양의 전류를 전도하는 것을 방지하도록 서비스하는 추가의 트랜지스터를 포함한다. 추가의 트랜지스터는 이들이 접속되는 플로우팅 게이트 트랜지스터와 동일한 드레인-소스 채널형을 갖는 인핸스먼트 모드형 트랜지스터이다. 궁핍 모드 보호를위해 추가의 트랜지스터를 포함하는 도 2-4에 도시된 메모리 셀의 또다른 실시예는 이와 달리 대응 도 2-4에 도시된 소자와 동일한 소자에 대해 동일한 번호를 이용하여 도 5-7에 도시된다.
도 5는 한쌍의 N 채널 인핸스먼트 모드 트랜지스터(148, 152)를 이용하여 전기적으로 소거 가능한 N 채널 플로우팅 게이트 트랜지스터(82, 86)용으로 궁핍 모드를 보호하는 EEPROM형 메모리셀(146)를 도시한다. 트랜지스터(148)의 드레인-소스 채널은 플로우팅 게이트 트랜지스터(82)의 드레인-소스 채널과 VSS 버스(78) 사이에 직렬로 접속된다. 트랜지스터(152)의 드레인-소스 채널은 플로우팅 게이트 트랜지스터(86)의 드레인-소스 채널과 VSS 버스(78) 사이에 직렬로 접속된다. 궁핍 보호 트랜지스터(148, 152)의 제어 게이트는 도 5에 도시된 바와 같이 대응 인버터(72, 74)의 입력 노드에 접속된다. 인버터(72, 74)의 교차 결합으로 인하여 플로우팅 게이트 트랜지스터(82, 86)중 한 트랜지스터는 소거되는 반면 플로우팅 게이트 트랜지스터(82, 86)의 다른 한 트랜지스터는 프로그램된다. 더 나아가 소거된 플로우팅 게이트 트랜지스터는 VSS 레벨 입력 노드를 구비하는 인버터 내에 있다. 입력 노드가 VSS 레벨에 있는 경우 소거된 플로우팅 게이트 트랜지스터와 직렬로 접속된 궁핍 보호 트랜지스터의 제어 게이트도 또한 VSS 레벨에 있다. 결론적으로 소거된 플로우팅 게이트 트랜지스터가 궁핍 모드에 있을 경우 궁핍 보호 트랜지스터는 전류가 VDD 버스와 VSS 버스 사이에서 소거된 플로우팅 게이트 트랜지스터를 통하여 흐르는 것을 방지한다.
궁핍 모드 보호는 메모리 셀(146)용으로 도 6에 도시된 바와 같이 전기적으로 소거 가능한 P 채널 플로우팅 게이트 트랜지스터(110, 112)와 직렬 접속되는 한쌍의 P 채널 인핸스먼트 모드 트랜지스터(156, 160)를 이용하여 도 3에 도시된 메모리 셀(98)용으로 제공된다. 마찬가지로 궁핍 모드 보호는 메모리 셀(162)용으로 도 7에 도시된 바와 같이 전기적으로 소거 가능한 N 채널 플로우팅 게이트 트랜지스터(140,144)와 직렬 접속되는 한쌍의 N 채널 인핸스먼트 모드 트랜지스터(164, 168)를 이용하여 전기적으로 소거 가능한 P 채널 플로우팅 게이트 트랜지스터(132, 136)와 직렬 접속되는 한쌍의 P 채널 인핸스먼트 모드 트랜지스터(172, 176)를 이용하는 도 4에 도시된 메모리 셀(120)용으로 제공된다.
도 2-7에 도시된 실시예에 따라 형성된 메모리 셀은 파워 업할 때 프로그램 가능한 선호되는 2진 값을 다른 회로에 공급하기 위해 CMOS 및 BICMOS 선형 또는 디지탈 회로와 쉽게 집적될 수 있다. 메모리 셀은 메모리 셀의 VDD 및 VSS 전력 버스(76, 78)를 다른 회로의 대응 전력 버스에 접속하고 메모리 셀에서의 인버터중 한 인버터의 출력 노드를 선호되는 2진 값이 공급되는 다른 회로 내의 한 노드에 접속함으로써 다른 회로와 집적된다. 다른 회로의 전력 버스를 파워 업할 때 메모리 셀은 접속된 인버터의 프로그램된 상태를 표시하는 2진 값을 다른 회로 내의 접속된 노드에 공급한다. 다른 예로서 VDD 및 VSS 전력 버스(76, 78)는 다른 회로의 전력 버스로부터 분리되는 전력 버스에 접속될 수 있다. 다수의 메모리 셀은 상기 다수의 메모리 셀 각각에서의 인버터의 출력을 다른 회로 내의 상이한 노드에 접속함으로써 다른 회로와는 집적될 수 있다.
다른 회로와 집적되는 메모리 셀은 다른 회로의 전력 버스 상의 전압의 크기를 제어하고 그에 의해 메모리 셀의 VDD 및 VSS 전압의 크기를 제어함으로써 프로그램될 수 있다. VDD 및 VSS 를 이용하여 메모리 셀의 프로그래밍을 용이하게 하기 위하여 플로우팅 게이트 트랜지스터는 되도록 도 8-11과 관련하여 아래에 설명되는 세가지 전기적 상태를 나타낸다. 도 8, 9는 되도록 N 채널 플로우팅 게이트 트랜지스터에 의해 표시되는 전기 상태를 도해하며 도 10, 11은 되도록 P 채널 플로우팅 게이트 트랜지스터에 의해 표시되는 전기 상태를 도해한다.
되도록 플로우팅 게이트 트랜지스터에 의해 표시되는 제1 전기 조건은 집적된 다른 회로의 표준 작동 전압 레벨이 전력 버스를 통하여 플로우팅 게이트 트랜지스터에 공급될 때 플로우팅 게이트 트랜지스터의 2진 상태(즉, 높은 임계 전압 또는 낮은 임계 전압)가 변경되지 않는 것이다. 특히 플로우팅 게이트 트랜지스터의 임계 전압은 전압 신호가 도 8-11에 도시된 바와 같이 플로우팅 게이트 트랜지스터에 공급될 때와 VDD가 다른 회로용 표준 작동 전압 레벨의 범위 내에 있을 때 실제로 변경되지 않은채로 유지된다.
플로우팅 게이트 트랜지스터에 의해 표시되는 것이 바람직한 제2 전기 조건은 2진 상태가 집적 회로의 표준 작동 전압보다 실제로 더 큰 전력 버스 전압을 순간적으로 공급함으로써 플로우팅 게이트 트랜지스터에서 프로그램되는 것이다. 특히 전압 신호가 도 8 또는 10에 도시된 바와 같이 플로우팅 게이트 트랜지스터에 공급될 때 그리고 VDD가 집적 회로의 표준 작동 전압보다 더 클 때(즉, 표준 작동 전압보다 1.5 내지 5배 더 클 때) 충분하 수의 전자가 N 채널 트랜지스터의 플로우팅 게이트에 터널을 파고 P 채널 트랜지스터의 플로우팅 게이트로부터 터널을 파서 플로우팅 게이트 트랜지스터의 임계 전압으로 하여금 실제로 증가되게 한다.
플로우팅 게이트 트랜지스터에 의해 표시되는 것이 바람직한 제3 전기 조건은 전압이 도 9 또는 11에 도시된 바와 같이 공급되고 VDD가 집적 회로의 표준 작동 전압보다 실제로 더 클 때(즉, 표준 작동 전압보다 1.5내지 5배 더 클 때) EEPROM형 플로우팅 게이트 트랜지스터가 소거되고(즉, 낮은 임계 전압 레벨을 얻고) EPROM형 플로우팅 게이트 트랜지스터가 소거되지 않는것(즉, 기존의 임계 전압 레벨을 유지하는 것)이다.
도 2, 3, 5, 6에 도시된 메모리 셀은 다른 순차 논리 회로와 함께 사용하기 위해 각각 도 12, 13, 14, 15에 도시된 바와 같이 수정되었다. 도12-15는 대응하는 도 2, 3, 5, 6에 도시된 것과 동일한 소자에 대해 동일한 도면 부호를 사용한다. 도 12의 메모리 셀에 2진 신호를 프로그래밍 하기 위한 처리는 아래에서 설명된다. 도 13-15에서 구체화된 메모리 셀은 도 12의 메모리 셀에 대해 설명한 것과 동일한 방식으로 프로그램된다.
도 12에 도시된 바와 같이 메모리 셀(177)은 도 2로부터의 한쌍의 인버터(72, 74)와, 멀티플렉서(178)를 포함한다. 메모리 셀(177)은 다른 회로 내의 노드에 접속될 수 있는 입력/출력 노드(180)를 구비하여 메모리 셀(177)을 파워 업할 때 접속된 노드로부터 2진 신호를 수신하여 기억하고 상기 접속된 노드에 프로그램된 2진 신호를 공급한다. 멀티플렉서(178)는 한쌍의 버터(184, 188)를 포함한다. 버퍼중 한 버터(184)는 입력/출력 노드(180)와 제1 인버터(72)의 입력 노드(93) 사이에 접속된다. 버퍼중 다른 한 버퍼(188)는 제2 인버터(74)의 출력 노드(96)와 제1 인버터(72)의 입력 노드(93) 사이에 접속된다. 버퍼(184)는 각각 논리 0값과 논리 1 값 사이에서 교차하는 클럭 신호(CLK)에 응답하여 전도 상태와 비전도상태 사이에서 교차한다. 이와는 대조적으로 버퍼(188)는 각각 논리 1 값과 논리 0 값 사이에서 교차하는 CLK에 응답하여 전도 상태와 비전도 상태 사이에서 교차한다. 결론적으로 멀티플렉서(178)는 CLK 신호에 응답하여 제1 인버터(72)의 입력(93)을 입력/출력 노드(180)와 제2 인버터(74)의 출력 노드(96)에 교대로 접속한다.
메모리(177)에 프로그램되는 2진 신호(즉, VDD나 또는 VSS)는 CLK 신호가 논리 0값을 갖는 동안 버퍼(184)의 입력(180)에 초기에 공급된다. 공급된 2진 신호에 응답하여 제1 인버터(72)의 입력(93)은 공급된 2진 신호와 동일한 2진 값으로 되는 반면 제2 인버터(74)의 입력(95)은 다른 반대의 2진 값으로 된다. 인버터(72, 74)의 논리 상태는 CLK 신호를 전이시킴으로써 논리 1 값으로 래치되어 제2 인버터(74)의 출력(96)이 제1 인버터(72)의 입력에 접속되게 된다.
인버터(72, 74)의 래치된 상태는 플로우팅 게이트 트랜지스터(82, 86) 내에 기억되어 전력 중단 후에 인버터(72, 74)가 전력 중단 전의 인버터의 상태를 표시하는 상태로 복귀하게 될 것이다. 인버터(72, 74)의 래치된 상태는 VDD를 플로우팅 게이트 트랜지스터(82, 86)의 프로그래밍 전압 레벨(즉, 표준 작동 전압의 1.5 내지 5배)로 상승시킴으로써 플로우팅 게이트 트랜지스터(82, 86) 내에 기억된다. 인버터(72, 74)가 반대의 2진 상태에서 래치되기 때문에 인버터(72, 74)중 한 인버터의 플로우팅 게이트 트랜지스터는 프로그램되고(즉, 실제로 증가된 임계 전압), 인버터(72, 74)중 다른 한 인버터는 소거된다(즉, 실제로 감소된 임계 전압). 전력 중단 후 낮은 임계 전압으로 삭제된 플로우팅 게이트 트랜지스터는 프로우팅 게이트 트랜지스터가 더 높은 임계 전압으로 프로그램되기 전에 전도된다. 결론적으로 인버터(72, 74)는 전력이 중단되기 전에 인버터(72, 74)에서 래치된 2진 상태와 반대인 2진 상태에서 래치된다. 2진 신호가 도 12의 메모리 셀(177)에서 어떻게 프로그램 되는가 하는 것에 대한 특별한 예는 아래에서 설명된다.
메모리 셀(177)의 인버터(72, 74)가 VDD 및 VSS 전력 버스(76, 78)로부터 전력을 수신하고 VSS 전압 레벨에서 CLK 신호를 수신하는 경우 논리 0 값은 버퍼(184)의 입력(180)에 VSS 전압 레벨 신호로서 공급된다. 공급된 VSS 신호는 버퍼(184)를 통하여 제1 인버터(72)의 입력(93)에 전도된다. 공급된 VSS 신호는 제1 인버터(72)의 입력(93)을 VSS 레벨로 되게 한다. 입력(93)이 VSS 레벨에 있는 경우 트랜지스터(80)는 VDD 전압을 VDD 전력 버스에서 제2 인버터(74)의 입력(95)에 전도한다. 인버터(72, 74)가 안정화된 후 CLK 신호는 VSS 레벨에서 VDD 레벨로 상승된다. CLK 신호가 VDD 레벨에 있는 경우 제2 인버터(74)의 출력(96)은 버퍼(184)를 통하여 제1 인버터(72)의 입력(93)에 접속되어 제1 및 제2 인버터(74)의 입력(95)는 반대 VDD 레벨에서 래치된다.
인버터(72, 74)의 래치된 상태는 VDD 버스(76)의 전압을 프로그래밍 전압 레벨로 상승시킴으로써 플로우팅 게이트 트랜지스터(82)에 기억된다. VDD 버스(76)가 프로그래밍 전압 레벨에 있는 경우 플로우팅 게이트 트랜지스터(82)는 도 9에 도시된 바와 같이 바이어스되어 삭제되는 반면(즉, 그 임계 전압이 선정된 임계 전압 이하로 감소된다) 플로우팅 게이트 트랜지스터(86)는 도 8에 도시된 바와 같이 바이어스되어 프로그램된다(즉, 그 임계 전압이 선정된 임계 전압 이상으로 증가된다).
VDD와 VSS 버스(76, 78) 상의 전력을 중단한 후 플로우팅 게이트 트랜지스터(86)보다 더 낮은 임계 전압을 갖는 플로우팅 게이트 트랜지스터(82)느 플로우팅 게이트 트랜지스터(86) 전에 전도 상태로 되고 제1 인버터(72)의 입력(93)을 VDD 레벨에서 그리고 제2 인버터(74)의 입력(95)을 VSS 레벨에서 래치한다. 결론적으로 전력 중단 후 인버터(72, 74)는 이들이 전력 중단 전에 유지한 것과 반대의 2진 상태로 복귀된다.
이러한 방식으로 메모리 셀을 파워 업할 때 프로그램 가능하고 선호되는 2진 신호를 출력하는 새롭고 개선된 불휘발성 메모리셀이 설명되었다. 더 나아가 선호되는 2진 신호는 전력 버스 상에서 메모리 셀에 공급되는 전압의 크기를 변경함으로써 쉽게 프로그램된다. 결론적으로 다수의 불휘발성 메모리 셀이 CMOS 또는 BICOMS 선형 및 디지탈 회로와 집적되고 반도체 장치를 파워 업할 때 선호된 2진 값을 집적 회로에 공급하는 반도체 장치가 구성될 수 있다. 게다가 다수의 불휘발성 메모리 셀은 전력 버스 상에서 반도체 장치에 공급되는 전압을 변경함으로써 실제로 동시에 프로그램 가능하다.
본 발명의 현재 양호한 실시예와 그 개선은 어느 정도 상세히 설명되었다. 이 설명은 선호된 예를 통하여 이루어졌다. 본 발명의 범위는 다음의 청구 범위로 설명되었고 위에서 제시된 양호한 실시예에 대한 상세한 설명에 의해 반드시 제한되지는 않아야 한다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 불휘발성 메모리를 구비하는 전원으로부터의 전압의 변동에 응답하여 프로그램 가능하여 수신된 2진 신호를 불휘발성으로 기억하고 상기 수신된 2진 신호로 하여금 전원으로부터의 전력이 어떠한 중단 후에도 수신되도록 허용하는 메모리 셀을 제공할 수 있다.

Claims (20)

  1. 전력원이 작동 전압과 상기 작동 전압보다 실제로 크기가 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스에 접속된 불휘발성 메모리 셀에 있어서,
    상기 제1 및 제2 전력 버스 사이에 접속되고, 입력 노드와, 출력 노드와, 상기 입력 노드 및 상기 출력 노드에 접속된 불휘발성 메모리 소자를 구비하는 메모리 회로-상기 메모리 회로는 입력 2진 신호를 표시하는 제1 2진 상태에서 상기 메모리 회로를 래치하고 상기 제1 2진 상태를 표시하는 출력 2진 신호를 상기 출력 노드에 공급함으로써 상기 입력 노드로부터의 입력 2진 신호에 응답하고 상기 불휘발성 소자는 상기 제1 및 제2 버스 사이의 프로그래밍 전압에 응답하여 상기 제1 2진 상태를 불휘발성으로 기억하고 상기 제1 및 제2 전력 버스에 공급되는 전력이 중단된 후 상기 제1 2진 상태를 표시하는 2진 상태에서 메모리 회로를 래치함-를 포함하는 불휘발성 메모리 셀.
  2. 제 1항에 있어서,
    상기 불휘발성 소자는 상기 제1 및 제2 전력 버스에 공급되는 전력이 중단된 후 상기 제1 2진 상태의 값과 반대의 2진 값을 갖는 2진 상태에서 상기 메모리 회로를 래치하는 불휘발성 메모리 셀.
  3. 제 1항에 있어서,
    상기 출력 2진 신호는 상기 입력 2진 신호의 값과 반대의 2진 값을 갖는 불휘발성 메모리 셀.
  4. 제 1항에 있어서,
    상기 메모리 회로의 상기 입력 노드와 상기 출력 노드는 동일한 불휘발성 메모리 셀.
  5. 제 1항에 있어서,
    상기 메모리 회로는
    상기 메모리 회로의 상기 입력 노드에 접속된 입력 단자와, 출력 단자를 구비하는 제1 인버터-상기 제1 인버터는 상기 입력 2진 신호에 응답하여 상기 제1 2진 상태를 얻고 상기 제1 인버터는 상기 불휘발성 소자를 포함함-와,
    상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자와, 상기 제1 인버터의 상기 입력 단자에 접속된 출력 단자를 구비하는 제2 인버터-상기 제1 및 제2 인버터는 상기 제1 인버터를 상기 제1 2진 상태에서 래치함하고 상기 제2 인버터를 상기 제1 2진 상태와는 상이한 제2 2진 상태에서 래치함으로써 상기 입력 2진 신호에 응답함-
    를 포함하며
    여기서 상기 제1 인버터의 상기 불휘발성 소자는 상기 제1 및 제2 전력 버스에서 전력이 중단된 후 상기 제1 인버터를 상기 제1 2진 상태를 표시하는 2진상태에서 래치하고 상기 제2 인버터를 상기 제2 2진 상태를 표시하는 2진 상태에서 래치하도록 작동하는 불휘발성 메모리 셀.
  6. 제 5항에 있어서,
    상기 불휘발성 메모리 소자는 상기 제1 및 제2 전력 버스에서 공급되는 전력이 중단된 후 상기 제1 인버터를 상기 제2 2진 상태에서 래치하고 상기 제2 인버터를 상기 제1 2진 상태에서 래치하는 불휘발성 메모리 셀.
  7. 제 5항에 있어서,
    상기 제1 인버터는 상기 제1 인버터의 상기 불휘발성 소자가 상기 제1 2진 상태를 기억할 때 상기 제2 인버터보다 더 낮은 바이어스 스위치 포인트를 가지며
    상기 제1 인버터는 상기 제1 인버터의 상기 불휘발성 소자가 상기 제2 2진 상태를 기억할 때 상기 제2 인버터보다 더 높은 바이어스 스위치 포인트를 갖는 불휘발성 메모리 셀.
  8. 제 5항에 있어서,
    상기 제2 인버터는 상기 프로그래밍 전압에 응답하여 상기 제1 및 상기 제2 전력 버스에 공급되는 상기 전력이 중단되는 동안 상기 제2 인버터의 상기 제2 2진상태를 표시하는 2진 상태를 기억하도록 작도하는 불휘발성 소자를 포함하는 불휘발성 메모리 셀.
  9. 제8항에 있어서,
    상기 제1 및 제2 인버터는 상기 제1 및 제2 인버터의 상기 불휘발성 소자가 각각 상기 제1 2진 상태를 기억할 때 실제로 동일한 바이러스 스위치 포인트를 갖는 불휘발성 메모리 셀.
  10. 제 1항에 있어서,
    상기 불휘발성 소자는 전기적으로 프로그램 가능한 판독 전용 메모리 장치를 포함하는 불휘발성 메모리 셀.
  11. 제 1항에 있어서,
    상기 불휘발성 소자는 전기적으로 프로그램 가능하고 전기적으로 소거 가능한 판독 전용 메모리 장치를 포함하는 불휘발성 메모리 셀.
  12. 제 1항에 있어서,
    상기 불휘발성 소자는 선정된 크기 이상의 임계 전압을 갖도록 프로그램 가능하고 상기 선정된 크기 이하의 임계 전압을 갖도록 프로그램 가능한 플로우팅 게이트 트랜지스터를 포함하며, 상기 플로우팅 게이트 트랜지스터는 상기 입력 2진 신호와 상기 프로그래밍 전압에 응답하여 선택적으로 프로그램되고 소거되는 불휘발성 메모리 셀.
  13. 제 5항에 있어서,
    상기 제1 인버터는
    상기 제1 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제1 인버터의 상기 출력 단자와 와 상기 제1 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제1 트랜지스터와,
    상기 제1인버터의 상기 입력 단자에 접속된 게이트와, 상기 제1 인버터의 상기 출력 단자와 상기 제2 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제2 트랜지스터
    를 포함하며,
    상기 제2 인버터는
    상기 제2 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제2 인버터의 상기 출력 단자와 상기 제1 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제3 트랜지스터와,
    상기 제2 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제2 인버터의 상기 출력 단자와 상기 제2 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제4 트랜지스터
    를 포함하며
    여기서 상기 제1, 제2, 제3, 제4 트랜지스터중 적어도 하나는 플로우팅 게이트 트랜지스터를 포함하는 불휘발성 메모리 셀.
  14. 입력 노드, 출력 노드, 상기 입력 노드 및 출력 노드에 접속된 불휘발성 소자를 포함하는 불휘발성 메모리-상기 불휘발성 메모리는 전원이 작동 전압과 상기 작동 전압보다 크기가 실제로 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스에 접속됨-에서 2진 상태를 프로그래밍하는 방법에 있어서,
    입력 2진 신호를 상기 불휘발성 메모리의 상기 입력 노드에 인가하는 단계와,
    상기 입력 2진 신호에 응답하여 상기 불휘발성 메모리에 상기 입력 2진 신호를 표시하는 제1 2진 상태를 수립하는 단계와,
    상기 제1 및 제2 전력 버스 사이의 상기 프로그래밍 전압에 응답하여 상기 제1 2진 상태를 상기 불휘발성 소자에 불휘발성으로 기억하여 상기 제1 및 제2 전력 버스에서의 전력이 중단되는 동안 상기 불휘발성 소자가 상기 제1 2진 상태에서 유지되도록 하는 단계와,
    전력이 중단된 후에 상기 제1 및 제2 버스에 초기에 공급되는 전력에 응답하여 상기 불휘발성 소자에 기억된 상기 제1 2진 상태를 표시하는 상기 불휘발성 메모리에서의 2진 상태를 수립하는 단계
    를 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  15. 제 14항에 있어서,
    전력이 중단된 후에 상기 제1 및 제2 버스에 초기에 공급되는 전력에 응답하여 상기 불휘발성 소자에 기억된 상기 제1 2진 상태를 표시하는 출력 2진 신호를 상기 불휘발성 메모리의 상기 출력 노드에 공급하는 단계
    를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  16. 제 14항에 있어서,
    상기 불휘발성 메모리의 상기 입력 노드와 상기 출력 노드가 동일한 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  17. 제 14항에 있어서,
    상기 불휘발성 메모리는 입력 단자와 출력 단자를 구비하는 제1 인버터와, 상기 제1 인버트이 상기 출력 단자에 접속된 입력 단자와 상기 제1 인버터의 상기 입력 단자에 접속된 접속된 출력 단자를 구비하는 제2 인버터를 포함하고, 상기 제1 인버터는 상기 불휘발성 소자를 포함하며,
    상기 방법은
    상기 입력 2진 신호에 응답하여 상기 제1 인버터에서 상기 제1 2진 상태와 상기 제2 인버터에서 상기 제1 2진 상태와 상이한 제2 2진 상태를 수립하는 단계와,
    상기 제1 및 제2 전력 버스 사이의 상기 프로그래밍 전압에 응답하여 상기 제1 인버터의 상기 불휘발성 소자에서 상기 제1 2진 상태를 프로그래밍하는 단계와,
    전력이 중단된 후에 상기 제1 및 제2 버스에서 초기에 공급되는 전력에 응답하여 상기 제1 인버터를 상기 제1 2진 상태를 표시하는 2진 상태로 복귀시키기 위해 상기 제1 인버터의 상기 불휘발성 소자로부터 전압 신호를 공급하는 단계
    를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  18. 제 17항에 있어서,
    상기 제2 인버터는 상기 제1 및 제2 전력 버스에서의 전력이 중단되는 동안 2진 상태를 불휘발성으로 기억하도록 작동하는 불휘발성 소자를 포함하며,
    상기 방법은
    상기 제1 및 제2 전력 버스 사이의 상기 프로그래밍 전압에 응답하여 상기 제2 2진 상태를 표시하는 상기 제2 인버터의 상기 불휘발성 소자에서 제2 2진 상태를 프로그래밍하는 단계와,
    전력이 중단된 후에 상기 제1 및 제2 버스에서 초기에 공급되는 전력에 응답하여 상기 제2 인버터를 상기 제2 2진 상태를 표시하는 2진 상태로 복귀시키기 위하여 상기 제2 인버터의 상기 불휘발성 소자로부터 전압 신호를 공급하는 단계
    를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  19. 제 18항에 있어서,
    상기 제1 및 제2 인버터 각각에서의 상기 불휘발성 소자는 트랜지스터가 전도되는 임계 전압을 갖는 플로우팅 게이트 트랜지스터를 포함하며
    상기 방법은
    상기 2진 상태를 프로그램하기 위하여 상기 제1 인버터에서의 상기 플로우팅 게이트 트랜지스터의 상기 임계 전압의 상기 크기를 선정된 전압 이하로 감소시키는 단계와,
    상기 제2 2진 상태를 프로그램하기 위하여 상기 제2 인버터에서의 상기 플로우팅 게이트 트랜지스터의 상기 임계 전압의 상기 크기를 상기 선정된 전압 이상으로 증가시키는 단계
    를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  20. 제 17항에 있어서,
    상기 제1 인버터는 드레인-소스 채널, 플로우팅 게이트, 제어 게이트를 구비하는 제1 트래지스터와, 드레인-소스 채널, 제어 게이트를 구비하는 제2 트랜지스터를 포함하고, 상기 제2 인버터는 드레인-소스 채널, 플로우팅 게이트, 제어 게이트를 구비하는 제3 트랜지스터와, 드레인-소스 채널, 제어 게이트를 구비하는 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터의 상기 제어 게이트는 상기 제1 인버터의 상기 입력 터미널에 접속되고 상기 제3 및 제4 트랜지스터의 상기 제어 게이트는 상기 제2 인버터의 상기 입력 단자에 접속되며 상기 제1 및 제2 트랜지스터의 상기 드레인-소스 채널은 상기 제1 및 제2 전력 버스 사이에서 직렬로 접속되며 상기 제3 및 제4 트랜지스터의 상기 드레인-소스 채널은 상기 제1 및 제2 전력 버스 사이에서 직렬로 접소되며,
    상기 방법은
    상기 제1 및 제2 전력 버스중 한 버스로부터의 전압으로서 상기 입력 2진 신호를 상기 제1 인버터에서의 상기 제1 및 제2 트랜지스터의 상기 제어 게이트에 인가하는 단계와,
    상기 제1 및 제2 전력 버스 사이의 상기 전압의 크기를 적어도 상기 프로그래밍 전압으로 상승시키는 단계와,
    상기 입력 2진 신호가 상기 제1 전력 버스로부터의 상기 전압일 때 상기 제1 트랜지스터의 상기 플로우팅 게이트에 충분한 전하를 부가하고 상기 제3 트랜지스터의 상기 플로우팅 게이트로부터 충분한 전하를 제거하여 상기 제3 트랜지스터의 상기 드레인-소스 채널이 상기 제1 트랜지스터의 드레인-소스 채널보다 실제로 더 많이 전도되도록 하는 단계와,
    상기 입력 2진 신호가 상기 제2 전력 버스로부터의 상기 전압일 때 상기 제1 트랜지스터의 상기 플로우팅 게이트로부터 충분한 전하를 제거하고 충분한 전하를 상기 제3 트랜지스터의 상기 플로우팅 게이트에 부가하여 상기 제3 트랜지스터의 상기 드레인-소스 채널로하여금 상기 제1 트랜지스터의 상기 드레인-소스 채널보다 실제로 더 적게 전도되게 하는 단계
    를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021065A (en) * 1996-09-06 2000-02-01 Nonvolatile Electronics Incorporated Spin dependent tunneling memory
US6031403A (en) * 1996-11-13 2000-02-29 International Business Machines Corporation Pull-up and pull-down circuits
US6185126B1 (en) * 1997-03-03 2001-02-06 Cypress Semiconductor Corporation Self-initializing RAM-based programmable device
US5793672A (en) * 1997-03-11 1998-08-11 Advanced Micro Devices, Inc. Low power register memory element circuits
US5986932A (en) * 1997-06-30 1999-11-16 Cypress Semiconductor Corp. Non-volatile static random access memory and methods for using same
US5781471A (en) * 1997-08-15 1998-07-14 Programmable Microelectronics Corporation PMOS non-volatile latch for storage of redundancy addresses
US5914895A (en) * 1997-09-10 1999-06-22 Cypress Semiconductor Corp. Non-volatile random access memory and methods for making and configuring same
US5856941A (en) * 1997-09-15 1999-01-05 Delco Electronics Corporation One-time programmable latch which allows volatile writes prior to permanent programming
US6147900A (en) * 1997-11-06 2000-11-14 Nonvolatile Electronics, Incorporated Spin dependent tunneling memory
US6411545B1 (en) * 1999-11-19 2002-06-25 John Millard And Pamela Ann Caywood 1989 Revokable Living Trust Non-volatile latch
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP2001358313A (ja) * 2000-06-14 2001-12-26 Hitachi Ltd 半導体装置
KR100456596B1 (ko) * 2002-05-08 2004-11-09 삼성전자주식회사 부유트랩형 비휘발성 기억소자의 소거 방법
EP1628954A2 (en) * 2003-05-20 2006-03-01 Genentech, Inc. Acylsulfamide inhibitors of factor viia
WO2005059922A1 (en) * 2003-12-12 2005-06-30 X-Fab Semiconductor Foundries Ag Non-volatile semiconductor latch using hot-electron injection devices
DE102004046793B3 (de) * 2004-09-27 2006-05-11 Austriamicrosystems Ag Nicht-flüchtiges Speicherelement
US7826253B2 (en) * 2005-02-03 2010-11-02 Nec Corporation Semiconductor memory device and driving method thereof
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
US7859925B1 (en) 2006-03-31 2010-12-28 Cypress Semiconductor Corporation Anti-fuse latch self-test circuit and method
US7596024B2 (en) * 2006-07-14 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
US7760540B2 (en) * 2006-12-22 2010-07-20 Cypress Semiconductor Corporation Combination SRAM and NVSRAM semiconductor memory array
US7710776B2 (en) * 2006-12-27 2010-05-04 Cypress Semiconductor Corporation Method for on chip sensing of SONOS VT window in non-volatile static random access memory
US7859906B1 (en) 2007-03-30 2010-12-28 Cypress Semiconductor Corporation Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit
JP5946683B2 (ja) 2011-04-22 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US9847109B2 (en) * 2015-12-21 2017-12-19 Imec Vzw Memory cell
US10186327B1 (en) * 2017-11-09 2019-01-22 iMQ Technology Inc. Self-tracked bistable latch cell

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
US4918501A (en) * 1984-05-23 1990-04-17 Hitachi, Ltd. Semiconductor device and method of producing the same
US5352620A (en) * 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
US5194924A (en) * 1984-05-23 1993-03-16 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
KR930007195B1 (ko) * 1984-05-23 1993-07-31 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치와 그 제조 방법
US4775642A (en) * 1987-02-02 1988-10-04 Motorola, Inc. Modified source/drain implants in a double-poly non-volatile memory process
US4788663A (en) * 1987-04-24 1988-11-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with a lightly-doped drain structure
KR890001099A (ko) * 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
JPS6480070A (en) * 1987-09-21 1989-03-24 Mitsubishi Electric Corp Semiconductor integrated circuit
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5065362A (en) * 1989-06-02 1991-11-12 Simtek Corporation Non-volatile ram with integrated compact static ram load configuration
JPH0338067A (ja) * 1989-07-05 1991-02-19 Toshiba Corp 不揮発性半導体メモリ装置
US5172200A (en) * 1990-01-12 1992-12-15 Mitsubishi Denki Kabushiki Kaisha MOS memory device having a LDD structure and a visor-like insulating layer
US5189640A (en) * 1990-03-27 1993-02-23 National Semiconductor Corporation High speed, multi-port memory cell utilizable in a BICMOS memory array
JPH04123471A (ja) * 1990-09-14 1992-04-23 Oki Electric Ind Co Ltd 半導体記憶装置のデータ書込みおよび消去方法
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
US5355007A (en) * 1990-11-23 1994-10-11 Texas Instruments Incorporated Devices for non-volatile memory, systems and methods
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
DE4121053C2 (de) * 1991-06-26 1995-10-19 Eurosil Electronic Gmbh Speicherzelle mit Floating-Gate-Transistor
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
US5220533A (en) * 1991-11-06 1993-06-15 Altera Corporation Method and apparatus for preventing overerasure in a flash cell
KR950000273B1 (ko) * 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JP3270765B2 (ja) * 1992-03-03 2002-04-02 ローム株式会社 不揮発性記憶素子
US5353248A (en) * 1992-04-14 1994-10-04 Altera Corporation EEPROM-backed FIFO memory
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5412238A (en) * 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5399917A (en) * 1993-03-31 1995-03-21 Intel Corporation High voltage tolerant switch constructed for a low voltage CMOS process
US5460998A (en) * 1995-03-17 1995-10-24 Taiwan Semiconductor Manufacturing Company Integrated P+ implant sequence in DPDM process for suppression of GIDL

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Publication number Publication date
US5648930A (en) 1997-07-15
KR980005018A (ko) 1998-03-30

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