KR980005018A - 불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법 - Google Patents

불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법 Download PDF

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Abstract

본 발명은 메모리 셀에 순간적으로 인가된 2진 신호를 기억하고 불휘발성 메모리를 파워 업할 때 인가된 2진 신호를 표시하는 상태로 자동으로 복귀하기 위한 장치 및 방법이 제공된다. 한가지 양상에서 불휘발성 메모리는 전원이 작동 전압과 작동 전압보다 실제로 크기가 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스 사이에 접속된다. 불휘발성 메모리는 제1및 제2 전력 버스 사이에 접속되는 메모리 회로를 포함한다. 메모리 회로는 입력 노드, 출력 노드, 상기 입력 및 출력 노드에 접속된 불휘발성 소자를 포함한다. 메모리 회로는 입력 2진 신호를 표시하는 제1 2진상태에서 래치함으로서 입력 노드로부터의 입력 2진 신호에 응답한다. 불휘발성 소자는 제1 2진 상태를 불휘발성으로 기억함으로써 제1 및 제2 전력 버스 사이의 프로그램이 전압에 응답한다. 제1 및 제2 전력 버스에 공급된 전력이 중단된 후 불휘발성 소자는 메모리 회로를 제1 2진 상태를 표시하는 2진 상태에서 래치한다.

Description

불휘발성 메모리 셀과 불휘발성 메모리에서의 2진 상태 프로그래밍 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 N 채널 플로우팅 게이트 트랜지스터와 P 채널 플로우팅 게이트 트랜지스터를 모두 구비하는 불휘발성 메모리 셀에 대한 개략도.

Claims (20)

  1. 전력원이 작동 전압과 상기 작동 전압보다 실제로 크기가 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스에 접속된 불휘발성 메모리 셀에 있어서, 상기 제1 및 제2 전력 버스 사이세 접속되고, 입력 노드와, 출력 노드와, 상기 입력 노드 및 상기 출력 노드에 접속된 불휘발성 메모리 소자를 구비하는 메모리 회로-상기 메모리 회로는 입력 2진 신호를 표시하는 제1 2진 상태에서 상기 메모리 회로를 래치하고 상기 제1 2진 상태를 표시하는 출력 2진 신호를 상기출력 노드에 공급함으로써 상기 입력 노드로부터의 입력 2진 신호에 응답하고 상기 불휘발성 소자는 상기 제1 및 제2 버스 사이의 프로그래밍 전압에 응답하여 상기 제1 2진 상태를 불휘발성으로 기억하고 상기 제1 및 제2 전력 버스에 공급되는 전력이 중단된 후 상기 제1 2진 상태를 표시하는 2진 상태에서 메모리 회로를 래치함-를 포함하는 불휘발성 메모리 셀.
  2. 제 1항에 있어서, 상기 불휘발성 소자는 상기 제1 및 제2 전력 버스에 공급되는 전력이 중단된 후 상기 제1 2진 상태의 값과 반대의 2진 값을 갖는 2진 상태에서 상기 메모리 회로를 래치하는 불휘발성 메모리 셀.
  3. 제 1항에 있어서, 상기 출력 2진 신호는 상기 입력 2진 신호의 값과 반대의 2진 값을 갖는 불휘발성 메모리 셀.
  4. 제 1항에 있어서, 상기 메모리 회로의 상기 입력 노드와 상기 출력 노드는 동일한 불휘발성 메모리 셀.
  5. 제 1항에 있어서, 상기 메모리 회로는 상기 메모리 회로의 상기 입력 노드에 접속된 입력 단자와, 출력 단자를 구비하는 제1 인버터-상기 제1 인버터는 상기 입력 2진 신호에 응답하여 상기 제1 2진 상태를 얻고 상기 제1 인버터는 상기 불휘발성 소자를 포함함-와, 상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자와, 상기 제1 인버터의 상기 입력 단자에 접속된 출력 단자를 구비하는 제2 인버터-상기 제1 및 제2 인버터는 상기 제1 인버터를 상기 제1 2진 상태에서 래치함하고 상기 제2 인버터를 상기 제1 2진 상태와는 상이한 제2 2진 상태에서 래치함으로써 상기 입력 2진 신호에 응답함-를 포함하며 여기서 상기 제1 인버터의 상기 불휘발성 소자는 상기 제1 및 제2 전력 버스에서 전력이 중단된 후 상기 제1 인버터를 상기 제1 2진 상태를 표시하는 2진 상태에서 래치하고 상기 제2 인버터를 상기 제2 2진 상태를 표시하는 2진 상태에서 래치하도록 작동하는 불휘발성 메모리 셀.
  6. 제 5항에 있어서, 상기 불휘발성 메모리 소자는 상기 제1 및 제2 전력 버스에서 공급되는 전력이 중단된 후 상기 제1 인버터를 상기 제2 2진 상태에서 래치하고 상기 제2 인버터를 상기 제1 2진 상태에서 래치하는 불휘발성 메모리 셀.
  7. 제 5항에 있어서, 상기 제1 인버터는 상기 제1 인버터의 상기 불휘발성 소자가 상기 제1 2진 상태를 기억할 때 상기 제2 인버터보다 더 낮은 바이어스 스위치 포인트를 가지며 상기 제1 인버터는 상기 제1 인버터의 상기 불휘발성 소자가 상기 제2 2진 상태를 기억할 때 상기 제2 인버터보다 더 높은 바이어스 스위치 포인트를 갖는 불휘발성 메모리 셀.
  8. 제 5항에 있어서, 상기 제2 인버터는 상기 프로그래밍 전압에 응답하여 상기 제1 및 상기 제2 전력 버스에 공급되는 상기 전력이 중단되는 동안 상기 제2 인버터의 상기 제2 2진 상태를 표시하는 2진 상태를 기억하도록 작동하는 불휘발성 소자를 포함하는 불휘발성 메모리 셀.
  9. 제 8항에 있어서, 상기 제1 및 제2 인버터는 상기 제1 및 제2 인버터의 상기 불휘발성 소자가 각각 상기 제1 2진 상태를 기억할때 실제로 동일한 바이어스 스위치 포인트를 갖는 불휘발성 메모리 셀.
  10. 제 1항에 있어서, 상기 불휘발성 소자는 전기적으로 프로그램 가능한 판독 전용 메모리 장치를 포함하는 불휘발성 메모리 셀.
  11. 제 1항에 있어서, 상기 불휘발성 소자는 전기적으로 프로그램 가능하고 전기적으로 소거 가능한 판독 전용 메모리 장치를 포함하는 불휘발성 메모리 셀.
  12. 제 1항에 있어서, 상기 불휘발성 소자는 선정된 크기 이상의 임계 전압을 갖도록 프로그램 가능하고 상기 선정된 크기 이하의 임계 전압을 갖도록 프로그램 가능한 플로우팅 게이트 트랜지스터를 포함하며, 상기 플로우팅 게이트 트랜지스터는 상기 입력 2진 신호와 상기 프로그래밍 전압에 응답하여 선택적으로 프로그램되고 소거되는 불휘발성 메모리 셀.
  13. 제 5항에 있어서, 상기 제1 인버터는 상기 제1 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제1 인버터의 상기 출력 단자와 상기 제1 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제1 트랜지스터와, 상기 제1 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제1 인버터의 상기 출력 단자와 상기 제2 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제2 트랜지스터를 포함하며, 상기 제2 인버터는 상기 제2 인버터와 상기 입력 단자와 접속된 게이트와, 상기 제2 인버터의 상기 출력 단자와 상기 제1 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제3 트랜지스터와, 상기 제2 인버터의 상기 입력 단자에 접속된 게이트와, 상기 제2 인버터의 상기 출력 단자와 상기 제2 전력 버스 사이에 접속된 소스-드레인 채널을 구비하는 제4 트랜지스터를 포함하며 여기서 상기 제1, 제2, 제3, 제4 트랜지스터중 적어도 하나는 플로우팅 게이트 트랜지스터를 포함하는 불휘발성 메모리 셀.
  14. 입력 노드, 출력 노드, 상기 입력 노드 및 출력 노드에 접속된 불휘발성 소자를 포함하는 불휘발성 메모리-상기 불휘발성 메모리는 전원이 작동 전압과 상기작동 전압보다 크기가 실제로 더 큰 프로그래밍 전압을 공급하는 제1 및 제2 전력 버스에 접속됨-에서 2진 상태를 프로그래밍하는 방법에 있어서, 입력 2진 신호를 상기 불휘발성 메모리의 상기 입력 노드에 인가하는 단계와, 상기 입력 2진 신호에 응답하여 상기 불휘발성 메모리에 상기 입력 2진 신호를 표시하는 제1 2진 상태를 수립하는 단계와, 상기 제1 및 제2 전력 버스 사이의 상기 프로그래밍 전압에 응답하여 상기 제1 2진 상태를 상기 불휘발성 소자에 불휘발성으로 기억하여 상기 제1 및 제2 전력 버스에서의 전력이 중단되는 동안 상기 불휘발성 소자가 상기 제1 2진 상태에서 유지되도록 하는 단계와, 전력이 중단된 후에 상기 제1 및 제2 버스에 초기에 공급되는 전력에 응답하여 상기 불휘발성 소자에 기억된 상기 제1 2진 상태를 표시하는 상기 불휘발성 메모리에서의 2진 상태를 수립하는 단계를 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  15. 제 14항에 있어서, 전력이 중단된 후에 상기 제1 및 제2 버스에 초기에 공급되는 전력에 응답하여 상기 불휘발성 소자에 기억된 상기 제1 2진 상태를 표시하는 출력 2진 신호를 상기 불휘발성 메모리 상기 출력 노드에 공급하는 단계를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  16. 제 14항에 있어서, 상기 불휘발성 메모리의 상기 입력 노드와 상기 출력 노드가 동일한 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  17. 제 14항에 있어서, 상기 불휘발성 메모리는 입력 단자와 출력 단자를 구비하는 제1 인버터와, 상기 제1 인버터의 상기 출력 단자에 접속된 입력 단자와 제1 인버터의 상기 입력 단자에 접속된 출력 단자를 구비하는 제2 인버터를 포함하고, 상기 제1 인버터는 상기 불휘발성 소자를 포함하며, 상기 방법은 상기 입력 2진 신호에 응답하여 상기 제1 인버터에서 상기 제1 2진 상태와 상기 제2 인버터에서 상기 제1 2진 상태와 상이한 제2 2진 상태를 수립하는 단계와, 상기 제1 및 제2 전력 버스 사이의 상기 프로그래밍 전압에 응답하여 상기 제1 인버터와 상기 불휘발성 소자에서 상기 제1 2진 상태를 프로그래밍하는 단계와, 전력이 중단된 후 상기 제1 및 제2 버스에서 초기에 공급되는 전력에 응답하여 상기 제1 인버터를 상기 제1 2진 상태를 표시하는 2진 상태로 복귀시키기 위해 상기 제1 인버터의 상기 불휘발성 소자로부터 전압 신호를 공급하는 단계를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  18. 제 17항에 있어서, 상기 제2 인버터는 상기 제1 및 제2 전력 버스에서의 전력이 중단되는 동안 2진 상태를 불휘발성으로 기억하도록 작동하는 불휘발성 소자를 포함하며, 상기 방법은 상기 제1및 제2 전력 버스 사이의 상기프로그래밍 전압에 응답하여 상기 제2 2진 상태를 표시하는 상기 제2 인버터의 상기 불휘발성 소자에서 제2 2진 상태를 프로그래밍하는 단계와, 전력이 중단된 후에 상기 제1 및 제2 버스에서 초기에 공급되는 전력에 응답하여 상기 제2 인버터를 상기 제2 2진 상태를 표시하는 2진 상태로 복귀시키기 위하여 상기 제2 인버터의 상기 불휘발성 소자로부터 전압 신호를 공급하는 단계를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  19. 제 18항에 있어서, 상기 제1 및 제2 인버터 각각에서의 상기 불휘발성 소자는 트랜지스터가 전도되는 임계 전압을 갖는 플로우팅 게이트 트랜지스터를 포함하며 상기 방법은 상기 2진 상태를 프로그램하기 위하여 상기 제1 인버터에서의 상기 플로우팅 게이트 트랜지스터의 상기 임계 전압의 상기 크기를 선정된 전압 이하로 감소시키는 단계와, 상기 제2 2진 상태를 프로그램하기 위하여 상기 제2 인버터에서의 상기 플로우팅 게이트 트랜지스터의 상기 임계 전압의 상기 크기를 상기 선정된 전압 이상으로 증가시키는 단계를 더 포함하는 불휘발성 메모리에서의 2진 상태 프로그래밍 방법.
  20. 제 17항에 있어서, 상기 제1 인버터는 드레인-소스 채널, 플로우팅 게이트, 제어 게이트를 구비하는 제1 트랜지스터와, 드레인-소스 채널, 제어 게이트를 구비하는 제2 트랜지스터를 포함하고, 상기 제2 인버터는 드레인-소스 채널, 플로우팅 게이트, 제어 게이트를 구비하는 제3 트랜지스터와, 드레인-소스 채널, 제어 게이트를 구비하는 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터의 상기 제어 게이트는 상기 제1 인버터의 상기 입력 터미널에 접속되고 상기 제3 및 제4 트랜지스터의 상기 제어 게이트는 상기 제2 인버터의 상기 입력 단자에 접속되며 상기 제1 및 제2 트랜지스터의 상기 드레인-소스 채널은 상기 제1 및 제2 전력 버스 사이에서 직렬로 접속되며 상기 제3 및 제4 트랜지스터의 상기 드레인-소그 채널은 상기 제1 및 제2 전력 버스 사이에서 직렬로 접속되며, 상기 방법은 상기 제1 및 제2 전력 버스중 한 버스로부터 전압으로서 상기 입력 2진 신호를 상기 제1 인버터에서의 상기 제1 및 제2 트랜지스터의 상기 제어 게이트에 인가하는 단계와, 상기 제1 및 제2 전력 버스 사이의 상기 전압의 크기를 적어도 상기 프로그래밍 전압으로 상승시키는 단계와, 상기 입력 2진 호가 상기 제1 전력 버스로부터의 상기 전압일 때 상기 제1 트랜지스터의 상기 플로우팅 게이트에 충분한 전하를 부가하고 상기 제3 트랜지스터의 상기 플로우팅 게이트로부터 충분한 전하를 제거하여 상기 제3 트랜지스터의 상기 드레인-소스 채널이 상기 제1 트랜지스터의 드레인-소스 채널보다 실제로 더 많이 전도되도록 하는 단계와, 상기 입력 2진 신호가 상기 제2 전력 버스로부터의 상기 전압일 때 상기 제1 트랜지스터의 상기 플로우팅 게이트로부터 충분한 전하를 제거하고 충분한 전하를 상기 제3 트랜지스터의 상기 플로우팅 게이트에 부가하여 상기 제3 트랜지스터의 상기 드레인-소스 채널로 하여금 상기 제1 트랜지스터의 상기 드레인-소스 채널보다 실제로 더 적게 전도되게 하는 단계를 더 포함하는 불휘발성 메모리에서의 2진 상태를 프로그래밍 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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