KR20000057098A

KR20000057098A - 플래시 메모리 및 그 시험 방법

Info

Publication number: KR20000057098A
Application number: KR1019990061567A
Authority: KR
Inventors: 나카야마도모히로
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-12-25
Filing date: 1999-12-24
Publication date: 2000-09-15
Also published as: US6480432B1; TW442952B; JP2000195300A; KR100622358B1

Abstract

본 발명은 플래시 메모리에 간단한 구성을 부가함으로써 제품 출하전의 시험 시간을 단축하는 것을 목적으로 한다.

메모리 블록(10∼17)의 각각에 마스크 ROM 셀 행이 구비되고, 이 마스크 ROM 셀 행에는 서로 다른 값이 저장되어 있다. i=0∼7의 각각에 대해서, 마스크 ROM 셀 행 선택 회로(5i)는 시험 모드 신호 ＊TM 및 블록 선택 신호 BSi가 모두 활성일 때에, 이 블록 선택 신호에 대응한 메모리 블록(1i)내의 마스크 ROM 셀의 전송 게이트를 온으로 한다. 워드선 선택 신호는 시험 모드 신호 ＊TM이 활성일 때에 비활성이 된다. 시험 모드를 활성화하여 블록 선택 신호를 순차 활성화하여 마스크 ROM 셀 행의 내용을 판독하고, 이를 기대치와 비교함으로써, 어드레스 신호의 배선의 단락 등의 시험이 행해진다.

Description

플래시 메모리 및 그 시험 방법{FLASH MEMORY DEVICE HAVING MASK ROM CELLS FOR SELF-TEST}

본 발명은 플래시 메모리 및 그 시험 방법에 관한 것이다.

반도체 메모리에 있어서, 어드레스 신호의 배선 사이가 단락하거나 단선되어 있는 경우에는 복수의 워드선이 동시 선택되거나 잘못된 워드선이 선택되기 때문에, 제품 출하전에 이러한 불량품을 제거하기 위한 시험이 행해진다. 이 시험에서는 메모리에 테스트 데이타를 기록하고, 다음에 이것을 판독하여 기록한 데이타와 비교한다.

플래시 메모리에서는 이 기록전에 소거를 행할 필요가 있다. 과잉 소거하면 메모리 셀의 플로팅 게이트가 플러스로 대전하여 오판독이 일어나기 때문에, 메모리 셀마다 폭이 짧은 소거 펄스를 메모리 셀에 공급하여 판독을 행하여 소거가 적절히 행해지고 있는지 어떤지를 판정하는 처리가 반복하여 행해진다. 이 때문에, 플래시 메모리의 소거 동작에 예컨대 5초가 걸리고, 양산품인 플래시 메모리의 시험 시간이 길어지는 원인이 된다.

본 발명의 목적은 이러한 문제점에 감안하여 플래시 메모리에 간단한 구성을 부가함으로써 제품 출하전의 시험 시간을 단축하는 것이 가능한 플래시 메모리 및 그 시험 방법을 제공하는 것에 있다.

도 1은 본 발명의 제1 실시예의 플래시 메모리의 개략 구성을 도시한 블록도.

도 2는 도 1의 일부를 상세히 도시한 회로도.

도 3은 출하전의 각 플래시 메모리에 대한 시험 순서를 도시한 플로우차트.

도 4는 본 발명의 제2 실시예의 도 2에 대응하는 회로를 도시한 도면.

도 5는 본 발명의 제3 실시예의 도 1의 일부에 대응하는 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

10∼l7 ; 메모리 블록

101∼104 ; 영역

20∼27 ; 워드 디코더

200, 201∼20n, 501 ; AND 게이트

30 ; 어드레스 버퍼 레지스터

31, 32 ; 프리 디코더

34, 35 ; 컬럼 디코더

36, 37 ; 컬럼 스위치 회로

38 ; I/O 버스

39 ; 리드/라이트(R/W) 증폭기

40 ; 시험 모드 신호 생성 회로

4l ; 외부 입력 단자

50∼57 ; 마스크 ROM 셀 행 선택 회로

500 ; 인버터

60, 601∼60n ; 레벨 시프트 회로

70 ; EPROM 셀

7l, 81 ; 전송 게이트

72, 82 ; NMOS 트랜지스터

72A ; 도통부

82A ; 차단부

＊TM ; 시험 모드 신호

R/W/C ; 모드 신호

ADR ; 어드레스

BA ; 블록 어드레스

WA ; 워드 어드레스

CA ; 컬럼 어드레스

BS0∼BS7 ; 블록 선택 신호

WO∼Wn ; 워드 선택 신호

WLO∼WLn ; 워드선

BLO∼BLm ; 비트선

SL1, SL2 ; 소스선

청구항 1항에서는 복수의 메모리 블록 중 하나가 블록 선택 신호에 의해 선택되고, 그 선택된 상기 메모리 블록내의 하나의 워드선이 워드 디코더를 통하여 워드선 선택 신호에 의해 선택되며, 그 선택된 그 워드선에 결합된 EPROM 셀의 내용이 비트선상에 판독되는 플래시 메모리에 있어서,

각각의 상기 메모리 블록에 구비되며, 서로 다른 값이 저장되고, 전송 게이트가 온일 때에 기억 내용이 비트선상에 판독되는 마스크 ROM 셀을 복수개 구비한 마스크 ROM 셀 행과;

시험 모드 신호 및 그 블록 선택 신호가 모두 활성일 때에, 이 블록 선택 신호에 대응한 메모리 블록내의 그 전송 게이트를 온으로 하는 마스크 ROM 셀 행 선택 회로를 구비하고,

상기 시험 모드 신호가 활성일 때에 상기 워드선 선택 신호는 비활성이 된다.

상기 플래시 메모리에 따르면, 시험 모드를 활성화하여 블록 선택 신호를 순차 활성화하여 마스크 ROM 셀 행의 내용을 판독하고, 이를 기대치와 비교함으로써, 어드레스 신호의 배선의 단락 등의 시험이 행해지기 때문에, 종래 행해지고 있었던 EPROM 셀에 대한 소거 및 기록의 동작이 불필요해지고, 양산품인 플래시 메모리의 제품 출하전 시험 시간이 종래보다도 대폭으로 단축된다.

청구항 2항의 플래시 메모리에서는 청구항 1항에 있어서, 상기 메모리 블록마다 상기 메모리 블록에 대응한 상기 워드 디코더 및 상기 마스크 ROM 셀 행 선택 회로가 병렬 배치되어 있다.

상기 플래시 메모리에 따르면, 워드 디코더 사이의 스페이스가 유효하게 이용됨과 동시에 마스크 ROM 셀 행 선택 회로의 출력 배선의 인출이 회피된다.

청구항 3항의 플래시 메모리에서는 청구항 2항에 있어서, 상기 워드 디코더는 상기 시험 모드 신호가 활성일 때 비활성이 되고, 상기 시험 모드 신호가 비활성이고 상기 워드 디코더에 대응한 상기 블록 선택 신호가 활성일 때 활성이 된다.

청구항 4항의 플래시 메모리에서는 청구항 1 항 내지 3항 중 어느 한 항에 있어서, 상기 전송 게이트는 컬럼 선택 회로를 통해 상기 비트선에 접속되어 있다.

상기 플래시 메모리에 따르면 시험에 있어서 컬럼 어드레스를 임의의 값으로 하는 것이 가능해진다.

청구항 5항의 플래시 메모리에서는 청구항 1항 내지 4항 중 어느 한 항에 있어서, 어떤 외부 신호 입력 단자가 통상 사용시의 범위 밖의 전위일 때에 상기 시험 모드 신호를 활성화하는 시험 모드 신호 생성 회로를 갖는다.

상기 플래시 메모리에 따르면, 시험 모드 신호 전용의 외부 단자를 구비할 필요가 없다.

청구항 6항의 플래시 메모리에서는 청구항 1항 내지 5항 중 어느 한 항에 있어서, 상기 마스크 ROM 셀은 그 내용에 대응하여 인핸스먼트형 또는 디플레션형의 MOS 트랜지스터로 형성되어 있다.

청구항 7항의 플래시 메모리에서는 청구항 1항 내지 5항 중 어느 한 항에 있어서, 상기 마스크 ROM 셀은 그 내용에 대응하여 배선이 형성되거나 또는 형성되어 있지 않은 부분이다.

청구항 8항의 플래시 메모리의 시험 방법에서는 청구항 1항 내지 7항 중 어느 한 항에 기재된 플래시 메모리를 준비하는 단계와;

상기 시험 모드 신호를 활성화시키는 단계와;

상기 블록 선택 신호를 변화시키면서 상기 마스크 ROM 셀 행의 내용을 판독하는 단계와;

판독한 마스크 ROM 셀 행의 내용을 기대치와 비교하는 단계와;

상기 판독한 내용과 기대치가 일치하지 않을 때에 상기 플래시 메모리를 불량이라고 판정하는 단계를 포함한다.

이하, 도면에 기초하여 본 발명의 실시예를 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예의 플래시 메모리의 개략적인 구성을 나타내는 블록도이다.

메모리 셀 어레이는 메모리 블록(10∼17)에 나누어지고, 이들에 대응하여 각각 워드 디코더(20∼27)가 병렬 배치되어 있다.

외부에서 공급되는 어드레스 ADR은 어드레스 버퍼 레지스터(30)에 유지되고, 상기 블록 어드레스 BA 및 워드 어드레스 WA가 각각 프리디코더(31, 32)로 디코드되고, 그 출력 BS0∼BS7 중의 하나와 출력 WO∼Wn중의 하나만이 활성화된다. 블록 선택 신호 BS0∼BS7은 각각 워드 디코더(20∼27)에 공급되고, 워드 디코더(20∼27)가 활성/비활성이 된다. 워드 선택 신호 WO∼Wn은 모두 워드 디코더(20∼27)에 공급되고, 이에 따라, 활성화된 워드 디코더의 출력의 하나가 활성화된다. 워드선 선택 신호에 의해 활성화된 워드선에 접속되어 있는 EPROM 셀에서부터 그 내용이 비트선상에 판독된다.

어드레스 버퍼 레지스터(30)내의 컬럼 어드레스 CA의 최상위 비트로 컬럼 디코더 34와 35의 한쪽이 활성화되고, 활성화된 컬럼 디코더에 의해 컬럼 어드레스 CA의 최상위 비트를 제외한 비트가 디코드된다. 이 플래시 메모리는 4비트 병렬 입출력형이며, 메모리 블록(10∼13)의 각각은 컬럼 스위치 회로(36)와의 관계로 점선으로 도시한 바와 같이 4분할되고, 마찬가지로, 메모리 블록(14∼17)의 각각이 컬럼 스위치 회로(37)와의 관계로, 점선으로 도시한 바와 같이 4분할되어 있다. 예컨대 메모리 블록(10)은 영역(101∼l04)으로 분할되어 있다.

컬럼 디코더(34)가 활성화되면, 컬럼 스위치 회로(36)는 컬럼 디코더(34)의 출력에 따라서, 4영역의 각각에 대해서 하나의 비트선을 선택하여 I/O 버스(38)와 도통시킨다. 컬럼 디코더(35)가 활성화되면, 컬럼 스위치 회로(37)는 컬럼 디코더(35)의 출력에 따라서, 4영역의 각각에 대해서 하나의 비트선을 선택하고 I/O 버스(38)와 도통시킨다. I/O 버스(38)는 리드/라이트 증폭기(39)를 통해 외부 단자에 접속되어 있다. 예컨대 리드의 경우, I/O 버스(38)상의 데이타가 리드/라이트 증폭기(39)로 증폭되고, DATA로서 외부로 취출된다.

시험 모드 신호 생성 회로(40)는 비교기를 구비하고 통상 사용시의 고레벨 전위보다 높은 전위 VHH가 외부 입력 단자(41)에 인가되면 시험 모드 신호 ＊TM을 저레벨로 하고, 그렇지 않은 경우(통상 사용시)에는 시험 모드 신호 ＊TM을 고레벨로 한다. 시험 모드 신호 ＊TM은 워드 디코더(20∼27)에 공급되고, 시험 모드 신호 ＊TM이 저레벨의 경우에는 블록 선택 신호 BS0∼BS7의 값에 상관없이 워드 디코더(20∼27)가 비활성이 된다.

동작 모드는 이 시험 모드 신호 ＊TM과 판독, 기록 및 소거를 식별하는 모드 신호 R/W/E에 의해 정해지고, 이들의 신호는 제어 회로(42)를 통해 전원 회로(43)에 공급된다. 플래시 메모리에서는 판독, 기록, 소거 및 시험의 각 모드에 따라서, 워드선, 비트선 및 소스선에 각각 전원 전위 VW, VB 및 VS가 공급된다. 이들의 전위는 선택 및 비선택에 의해서도 다르며 전원 회로(43)에 의해 생성된다. 전위 VW는 워드 디코더(20∼27)로 공급되고 전위 VB는 컬럼 스위치 회로 36 및 37에 공급된다. 회로 전체의 제어는 제어 회로(42)에 의해 행해진다.

메모리 블록(10∼l7)의 각각에는 마스크 ROM 셀 행이 구비되고, 예컨대 메모리 블록(10)에는 마스크 ROM 셀 M1∼M4의 행이 구비되어 있다. 각 마스크 ROM 셀 행은 상기 4영역의 각각에 하나의 마스크 ROM 셀을 갖는다. 메모리 블록(10∼17)내의 마스크 ROM 셀 행의 전송 게이트는 각각 더미 워드선을 통해 마스크 ROM 셀 행 선택 회로(50∼57)의 출력단에 접속되어 있다. 회로(50∼57)는 각각 메모리 블록(10∼17)과 병렬 배치되고, 또한, 워드 디코더(20∼27)와 병렬 배치되고, 이에 따라 워드 디코더 사이의 스페이스가 유효하게 이용됨과 동시에, 회로(50∼57)의 출력 배선의 인출이 회피된다.

마스크 ROM 셀 행 선택 회로(50∼57)에는 각각 블록 선택 신호 BS0∼BS7이 공급되고, 또한, 시험 모드 신호 ＊TM이 공통으로 공급된다. i=0∼7의 각각에 대해서 시험 모드 신호 ＊TM 및 블록 선택 신호 BSi가 모두 활성일 경우에 마스크 ROM 셀 행 선택 회로(5i)의 출력이 활성되어 이에 대응한 마스크 ROM 셀 행이 선택된다.

마스크 ROM 셀 M1∼M4의 전송 게이트의 전류로 일단은 각각, 컬럼 스위치 회로(36)에 의해 동시에 선택되는 비트선에 접속되고, 다른 마스크 ROM 셀 행에 대해서도 마찬가지이다.

도 2는 도 1의 회로의 일부를 세부적으로 도시한다.

워드 디코더(20)에서는 AND 게이트(200)에 블록 선택 신호 BS0 및 시험 모드 신호 ＊TM이 공급되고, 그 출력이 AND 게이트(201∼20n)의 한쪽의 입력단에 공급된다. AND 게이트(201∼20n)의 다른 쪽의 입력단에는 각각 워드 선택 신호 WO∼Wn이 공급된다. 메모리 블록의 단위는 예컨대 섹터이다.

AND 게이트(201∼20n)의 출력은 각각 회로(60)의 레벨 시프트 회로(601∼60n)를 통해 워드선 WLO∼WLn에 접속되어 있다. 레벨 시프트 회로(601∼60n)는 어느 것이나 전원 회로(43)로부터의 전원 전위 VW에 의해 동작하고, 입력이 저레벨 및 고레벨일 때 각각 OV 및 전위 VW를 출력한다.

워드선 WLO∼WLn은 비트선 BLO∼BLM과 이격되어 교차하고 있고, 각 교차부에 EPROM 셀이 접속되어 있다. 예컨대 EPROM 셀(70)은 그 컨트롤 게이트, 드레인 및 소스가 각각 워드선 WL0, 비트선 BL0 및 소스선 SL1에 접속되어 있다.

EPROM 셀은 컨트롤 게이트와 채널 영역의 사이에 플로팅 게이트가 구비되어 있고, 플로팅 게이트를 충전 또는 방전시키므로써 기록 또는 소거가 행해지고, 플로팅 게이트의 전하량에 따라서 EPROM 셀의 임계치 전압이 변화한다.

메모리 블록 단위로 소거 동작을 가능하게 하기 위해서, 소스선은 메모리 블록 단위로 공통으로 되어 있다. 도 2 중의 SL2는 도 1의 메모리 블록(11)에 공통의 소스선이다.

시험 모드가 아니라 또한 EPROM 셀(70)이 선택되어 있을 때의 비트선 BL0, 워드선 WL0 및 소스선 SL1의 전위의 구체예는 다음과 같다.

라이트의 경우, BL0=5.5V, WL0=9V, SL1=0V

리드의 경우, BL0=1V, WL0=5V, SL1=0V

소거의 경우, BL0=오픈, WL0=-8V, SL1=5V

비선택의 경우, 워드선 WL0, 비트선 BL0 및 소스선 SL1은 어느 것도 모드에 상관없이 OV이다. 단지, 소거 모드의 경우, 비트선 BL0은 오픈 상태가 된다.

마스크 ROM 셀 행 선택 회로(50)에서는 시험 모드 신호 ＊TM이 인버터(500)를 통해 AND 게이트(501)의 한쪽의 입력단에 공급되고, AND게이트(501)의 다른 쪽의 입력단에 블록 선택 신호 BS0이 공급된다. AND 게이트(501)의 출력단에는 더미 워드선 DWL0이 접속되어 있다.

영역(101)내의 마스크 ROM 셀 M1에서는 비트선 BL0에 전송 게이트(71)를 통해 NMOS 트랜지스터(72)가 접속되고, 전송 게이트(71)의 게이트 전극이 더미 워드선 DWL0에 접속되어 있다. NMOS 트랜지스터(72)는 그 게이트와 소스 사이가 접속되고, 소스가 그랜드선에 접속되어 있다. NMOS 트랜지스터(72)로서는 예컨대, 기억 상태 '0'일 때에 노멀온의 디플레션형이 이용되고, 기억 상태 '1'일 때에 노멀 오프의 인핸스먼트형이 이용된다. 도 2에서는 셀 M1의 NMOS 트랜지스터(72)가 디플레션형으로, 셀 M5의 NMOS 트랜지스터(82)가 인핸스먼트형인 경우를 나타내고 있다.

시험 모드의 경우에는 시험 모드 신호 ＊TM이 저레벨이기 때문에, AND 게이트(200)의 출력이 저레벨이 되고, 워드 디코더(20)가 비활성, 즉 AND 게이트(201∼20n)의 출력이 블록 선택 신호 BS0의 값에 상관없이 저레벨이 된다. 이에 따라, 워드선 WL0∼WLn이 0V가 된다. 이 때, 블록 선택 신호 BS0가 고레벨이면, 더미 워드선 DWL0이 고레벨, 예컨대 5V가 되고 마스크 ROM 셀 M1∼M4의 전송 게이트가 온이 된다.

플래시 메모리의 메이커는 플래시 메모리의 출하전에 있어서, 어드레스 신호의 배선의 단락와 단선 등에 의한 불량품을 제거하기 위해서, 도시되지 않는 시험 장치에 의해 시험을 행한다. 이 장치는 컴퓨터를 구비하고, 각 플래시 메모리에 대하여 도 3에 도시하는 처리를 실행한다. 이하, 괄호내는 도 3 중의 스텝 식별 부호이다.

간단화를 위해서, 제 i 행의 마스크 ROM 셀 행에는 제조 단계에서 값 i가 저장되고, 또한, 마스크 ROM 셀이 접속된 비트선은 컬럼 어드레스 CA를 0으로 하므로서 선택된다고 한다.

(90) 외부 입력 단자(41)에 고레벨 전위 VHH를 인가하고, 또한, 어드레스 버퍼 레지스터(30)에 어드레스 ADR=0을 유지시킨다. 이에 따라, 시험 모드 신호 ＊TM이 저레벨이 되고, 블랙 어드레스 BA=0, 컬럼 어드레스 CA=0이 된다.

(91) 플래시 메모리에서는 블록 선택 신호 BSi가 활성화되고, 제 l 행의 마스크 ROM 셀 행으로부터 그 내용이 판독되고, DATA로서 출력된다. 여기에 i의 값은 BA와 같다.

(92) 이 DATA를 기대치 BA와 비교하고 양자가 같으면 스텝(93)으로 진행하고 그렇지 않으면 스텝(96)으로 진행한다.

(93) BA≤7이면 스텝(94)으로 진행하고, 그렇지 않으면 스텝(95)으로 진행한다.

(94) BA를 1만큼 증분하여, 스텝(91)으로 되돌아간다.

(95) 플래시 메모리가 양품이라고 판정하여 처리를 종료한다.

(96) 플래시 메모리가 불량품이라고 판정하여 처리를 종료한다.

본 제1 실시예에서는 각 메모리 블록에 마스크 ROM 셀 행을 구비하고, 시험 모드의 경우에 워드 디코더(20∼27)를 비활성으로 하여 마스크 ROM 셀 행의 출력을 순차 판독하고, 이를 기대치와 비교함으로써 어드레스 신호의 배선의 단락 등의 시험이 행해지기 때문에, 종래 행해지고 있었던 EPROM 셀에 대한 소거 및 기록의 동작이 불필요해지고, 양산품인 플래시 메모리의 제품 출하전 시험 시간이 종래보다도 대폭으로 단축된다.

[제2 실시예]

도 4는 도 2에 대응한 제2 실시예의 회로를 나타낸다.

이 회로에서는 도 2의 마스크 ROM 셀 M1 및 M5를 대신하여 마스크 ROM 셀 MlA 및 M5A를 이용하고 있다. 마스크 ROM 셀 M1A에서는 전송 게이트(71)와 그랜드선의 사이에 도통부(72A)가 접속되어 있고, 마스크 ROM 셀 M5A에서는 전송 게이트(81)와 그랜드선의 사이에 차단부(82A)가 접속되어 있다. 도통부 72A 및 차단부 82A는 마스크 ROM 셀의 패턴에 의해 형성된다.

다른 점은 상기 제1 실시예와 동일하다.

[제3 실시예]

도 5는 본 발명의 제3 실시예의 도 1의 회로의 일부에 대응한 회로를 나타낸다.

이 회로에서는 마스크 ROM 셀 M1A가 컬럼 스위치 회로(52)를 통해 메모리 블록(101A)의 비트선(BL0 및 BL1)에 접속되어 있다. 이에 따라, 시험에 있어서는 DWL0을 액티브로 함으로써 마스크 ROM 셀 M1A의 내용을 라인 VB상에 판독할 수 있기 때문에, 어드레스를 임의의 값으로 할 수 있다. 다른 점은 상기 제1 실시예와 동일하다.

또한, 본 발명에는 이외에도 여러가지의 변형예가 포함된다.

예컨대, 하나의 메모리 블록에 복수의 마스크 ROM 셀 행을 구비함으로써, 불량 검출율을 높게 하여도 좋다. 이 경우, 예컨대, 하나의 메모리 블록에 대하여 2개의 마스크 ROM 셀 행을 구비하는 동시에 도 2의 마스크 ROM 셀 행 선택 회로(50)를 2개 구비하고, 양 마스크 ROM 셀 행 선택 회로의 AND 게이트에 각각 워드 선택 신호 W0 및 이를 인버터에 통과시킨 신호를 공급하고, 시험시에는 블록 어드레스 BA와 워드 어드레스 WA와의 조의 값을 변화시켜 마스크 ROM 셀 행을 순차 선택한다.

또한, 마스크 ROM 셀 행의 셀 수는 영역 분할수보다 적어도 좋고, 예컨대 도 1 중의 M4를 포함하는 마스크 ROM 셀 열이 존재하지 않더라도 좋다.

또한, 시험 모드에 있어서 컬럼 어드레스 CA에 고정치가 강제적으로 설정되도록 하여도 좋다.

본 발명의 플래시 메모리 및 그 시험 방법에 의하면, 시험 모드를 활성화하여 블록 선택 신호를 순차 활성화하여 마스크 ROM 셀 행의 내용을 판독하고, 이를 기대치와 비교함으로써, 어드레스 신호의 배선의 단락 등의 시험이 행해지기 때문에, 종래 행해지고 있었던 EPROM 셀에 대한 소거 및 기록의 동작이 불필요해지고, 양산품인 플래시 메모리의 제품 출하전 시험 시간이 종래보다도 대폭으로 단축되는 효과가 있다.

Claims

복수의 메모리 블록 중 하나가 블록 선택 신호에 의해 선택되고, 그 선택된 상기 메모리 블록내의 하나의 워드선이 워드 디코더를 통하여 워드선 선택 신호에 의해 선택되며, 그 선택된 워드선에 결합된 EPROM 셀의 내용이 비트선상에 판독되는 플래시 메모리에 있어서,

각각의 상기 메모리 블록에 구비되며, 서로 다른 값이 저장되고, 전송 게이트가 온일 때에 기억 내용이 비트선상에 판독되는 마스크 ROM 셀을 복수개 구비한 마스크 ROM 셀 행과;

시험 모드 신호 및 상기 블록 선택 신호가 모두 활성일 때에, 상기 블록 선택 신호에 대응한 메모리 블록내의 상기 전송 게이트를 온으로 하는 마스크 ROM 셀 행 선택 회로를 구비하고,

상기 시험 모드 신호가 활성일 때에 상기 워드선 선택 신호가 비활성이 되는 것을 특징으로 하는 플래시 메모리.
제1항에 있어서, 상기 메모리 블록마다 상기 메모리 블록에 대응한 상기 워드 디코더 및 상기 마스크 ROM 셀 행 선택 회로가 병렬 배치되어 있는 것인 플래시 메모리.
제2항에 있어서, 상기 워드 디코더는 상기 시험 모드 신호가 활성일 때 비활성이 되고, 상기 시험 모드 신호가 비활성이고 상기 워드 디코더에 대응한 상기 블록 선택 신호가 활성일 때 활성이 되는 것인 플래시 메모리.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전송 게이트는 컬럼 스위치 회로를 통해 상기 비트선에 접속되어 있는 것인 플래시 메모리.
제1항 내지 제4항 중 어느 한 항에 있어서, 어떤 외부 신호 입력 단자가 통상 사용시의 범위 이외의 전위일 때 상기 시험 모드 신호를 활성화하는 시험 모드 신호 생성 회로를 더 포함하는 것인 플래시 메모리.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 마스크 ROM 셀은 그 내용에 대응하여 인핸스먼트형 또는 디플레션형의 MOS 트랜지스터로 형성되어 있는 것인 플래시 메모리.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 마스크 ROM 셀은 그 내용에 대응하여 배선이 형성되거나 또는 형성되어 있지 않은 부분인 것인 플래시 메모리.
제1항 내지 제 7항 중 어느 한 항에 기재한 플래시 메모리를 준비하는 단계와;

상기 시험 모드 신호를 활성화시키는 단계와;

상기 블록 선택 신호를 변화시키면서 상기 마스크 ROM 셀 행의 내용을 판독하는 단계와;

상기 판독한 내용을 기대치와 비교하는 단계와;

상기 판독한 내용과 기대치가 일치하지 않을 때에 상기 플래시 메모리를 불량이라고 판정하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 시험 방법.