-
Die Erfindung betrifft ein System
und ein Verfahren zum Funktionstest eines Halbleiterspeicherchips,
insbesondere eines in DDR-Betrieb betreibbaren DRAM- oder SCRAM-Chips,
in dem die Speicherzellen in eine Mehrzahl räumlich getrennter Speicherblöcke unterteilt
sind.
-
Um mit den steigenden Anforderungen
bezüglich
Bandbreiten und Datenmengen in der Informationsindustrie Schritt
zu halten, müssen
DRRM- oder SCRAM-Speicher mit immer höheren Datenraten oder Taktfrequenzen
entwickelt werden. Im Grafikbereich ist man mittlerweile bei Taktfrequenzen von
400 MHz und einer daraus resultierenden Datenrate (double data rate)
von 800 MBits/s angelangt, wobei weitere Erhöhungen der Taktfrequenzen erwartet
werden. Selbst modernste Testgeräte
(Speichertester) haben nicht mehr die Genauigkeit und Geschwindigkeit,
die mit derartig hohen Taktfrequenzen Daten einschreibende und auslesende
Interfaces zukünftiger
Produkte mit noch höheren
Datenraten zu testen. Die Grenze der Datenrate ist in erster Linie
durch die Datenpfadsynchronisation und die Grenzparameter der Ein-
und Ausgangsstufen der Datenleitungen, das heißt von dem Speicherinterface bestimmt.
Dagegen nimmt die Geschwindigkeit im Kern, das heißt in den
Speicherzellen und den Senseverstärkern, durch die Verwendung
eines höheren „Prefetch" kaum zu.
-
Im Stand der Technik wird das Interface
der Speicherchips immer noch mit sehr schnellen und teueren Speichertestern
vermessen. Die Kosten für derartige
Testgeräte
sind sehr hoch und schlagen sich immer stärker auf die Produktionskosten
der Speicherchips nieder. Bei den immer höher werdenden Taktfrequenzen
bewegt man sich häufig
schon an der Geschwindigkeitsgrenze der Testerhardware und muss
mit Yieldverlust aufgrund von Messungenauigkeiten leben. Außerdem kann
der Tester bei hoher Geschwindigkeit nicht mehr alle Daten bewerten. Aufgrund
dieser Beschränkungen
ist ein Interfacetest, der die Bedingungen in der späteren Anwendung
wiederspiegelt, nicht mehr möglich.
-
Es gibt für die kommende Generation von sehr
schnellen Speichern bisher noch keine Methode, die das Testen des
Interfaces bei maximaler Bausteingeschwindigkeit erlaubt.
-
Aus der
US 6,169,695 B1 ist es bekannt,
einen DRAM-Speicher zu testen, indem ein anfänglich in eine erste Zeile
eingeschriebenes Testmuster von einer Zeile zur nächsten Zeile
sequentiell so oft kopiert wird, bis das Testmuster in die letzte
Zeile kopiert wurde; anschließend
wird die letzte Zeile ausgelesen, und deren Inhalt wird mit dem
ursprünglichen Testmuster
verglichen. Ein Kopieren ganzer Speicherblöcke und eine Umkehr der Kopierrichtung ist
dabei nicht vorgesehen.
-
Es ist Aufgabe der Erfindung, ein
System und ein Verfahren zum Funktionstest sehr schneller Halbleiterspeicherchips
anzugeben, die das Testen des Interfaces bei maximaler Bausteingeschwindigkeit
ermöglichen.
-
Diese Aufgabe wird erfindungsgemäß durch ein
System mit den Merkmalen des Patentanspruches 1 bzw. durch
ein Verfahren mit den Merkmalen des Patentanspruches 6 gelöst. Vorteilhafte
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
-
Das vorgeschlagene Verfahren beruht
darauf, dass man von aussen, zum Beispiel mit einem „Low Speed
Tester", Testinformationen
in einen der räumlich
getrennten Speicherblöcke
des Speicherchips mit einer niedrigen Taktfrequenz oder Datenrate
einschreibt. Anschließend
wird die Verbindung zwischen dem Testgerät und Speicher für alle Daten- und
Datenstrobeleitungen getrennt. Dies kann entweder extern, das heißt außerhalb
des Speicherchips auf einem Load Board, oder durch Testmodes in
der Ausgangsschaltung des Speichers, das heißt Chipintern, erfolgen. Die
Datenleitungen und Datenstrobeleitungen werden in zwei gleichgroße Gruppen geteilt
und miteinander verbunden. Diese Verbindung ist ebenfalls extern
oder intern möglich.
Mit Hilfe eines Testmodes werden die Daten bei maximaler Taktfrequenz
von einem Speicherblock in einen anderen ge schrieben. Die Iniziierung
dieses Testmodes kann auch mit Hilfe eines Low Speed Testers gemacht
werden, da hierbei keine Datenbewertung nötig ist. Anschließend erfolgt
ein weiterer Lese-Schreib-Zyklus mit maximaler Taktfrequenz in entgegengesetzter
Richtung, so dass die Daten- und/oder Datenstrobetestmuster wieder
im ersten Speicherblock stehen. Im Ergebnis wurde auf allen Daten-
und Datenstrobeleitungen bei maximaler Geschwindigkeit gelesen und
geschrieben.
-
Wenn nun das wieder im ersten Speicherblock
gespeicherte „neue" Datenmuster mit
einen Low Speed Tester bei niedriger Taktfrequenz bzw. Datenrate
wieder ausgelesen wird, lässt
sich mit der Vorraussetzung eines geeigneten Datenmusters und Adressoffsets
die Funktionalität
des Speicherinterfaces prüfen.
-
Somit ermöglicht das Funktionstestsystem und
-Verfahren dieser Erfindung eine genaue und applikationsnahe Messung
von im Double Data Rate Modus betriebenen Speicherinterfaces unter
den Bedingungen der hohen Taktfrequenz bzw. hohen Datenrate, indem
sich der Speicher in erster Linie selbst testet. Dadurch lassen
sich die Testkosten deutlich reduzieren, und außerdem gibt es für dieses
Verfahren keinerlei Obergrenze der Taktfrequenz bzw. der Datenrate,
so dass es auch noch für
weitaus schnellere Interfaces verwendet werden kann.
-
In der nachfolgenden Beschreibung
wird bezugnehmend auf die Zeichnung ein Ausführungsbeispiel des erfindungsgemäßen Systems
und Verfahrens beschrieben.
-
1 zeigt
ein schematisches Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen Systems
zum Funktionstest schneller Halbleiterspeicherchips, und
-
2 zeigt
Signalzeitdiagramme, die einzelne Schritte des erfindungsgemäßen Verfahrens
veranschaulichen.
-
In dem schematischen Blockdiagramm
der 1 sind erste und
zweite Schaltungsmittel des erfindungsgemäßen Funktionstestsystems allgemein mit 1,
eine durch Pads und Leitungszüge
dargestellte Schnittstelle des Speicherchips 5 nach außen mit den
Ziffern 3 und 4 und ein äußeres Testgerät mit 2 bezeichnet.
Mit einer Doppellinie sind beispielhaft zwei einzelne Speicherblöcke 5A und 5B des
Speicherchips 5 hervorgehoben. Ein Testmodusblock 10 ist
zur Umschaltung der Speicherblöcke 5A und 5B unabhängig von äußeren Write-
und Readsignalen und zur Steuerung der Verzögerung der Datenleitung und
Datenstrobeleitungen vorgesehen. Ein Block 11 ist ein Datenpfad
für aus
dem Speicherblock A ausgelesene Daten und enthält Synchronisations- und Treiberschaltungen.
Ein Block 12 ist ein Datenpfad für einzuschreibende Daten und
enthält
Synchronisations- und Empfängerschaltungen.
-
Ein Block 13 symbolisiert
eine variable und einstellbare Verzögerungsschaltung für Datenstrobesignale
DQS (unverzögert)
und DQSY (verzögert).
In ähnlicher
Weise enthält
der Bolck 14 variable und einstellbare Verzögerungsschaltungen
für Datensignale
DQX (unverzögert)
und DQY (verzögert).
Die Verzögerung
der durch die Blöcke 13 und 14 dargestellten
Verzögerungsschaltungen
für die
Datenstrobesignale und die Datensignale ist von dem Testmodusblock 10 über Leitungen 23 und 24 einstellbar bzw.
programmierbar.
-
Leitungszüge 25 und 26 sind
jeweils Datenleitungen vom Speicherblock A und zum Speicherblock
B. Über
Leitungen 21 und 22 induziert der Testmodusblock 10 Lese-
und Schreibanforderun gen. Leitungen 27 und 29 veranschaulichen
jeweils ankommende und abgehende Leitungszüge für unverzögerte Datensignale DQX und
unverzögerte
Datenstrobesignale DQSX, während
Leitungszüge 28 und 30 jeweils
ankommende und abgehende verzögerte Daten-
und Datenstrobesignale DQY und DQSY leiten.
-
1 stellt
beispielhaft eine Verbindung der Datenleitungen im Chip für jeweils
einen DQ aus den zwei verschiedenen Speicherblöcken 5A und 5B dar. In
diesem Beispiel werden zuerst vom äußeren Testgerät 2 in
den ersten Speicherblock 5A mit einem zweckmäßigen Adressenoffset
Daten- und Datenstrobetestmuster eingeschrieben. Die eingeschriebenen
Testmuster werden über
DQX und DQSX ausgelesen und über
den Datenpfad 11 und die Verzögerungsschaltungen 13, 14 und
den Datenpfad 12 mit der höchsten Taktfrequenz in den
zweiten Speicherblock 5B geschrieben. Anschließend wird
dieser Vorgang umgekehrt, wobei mit der hohen Taktfrequenz die in
den zweiten Speicherblock 5B eingespeicherten Daten- und
Datenstrobetestmuster in einem zweiten Lese-Schreibzyklus über die
Blöcke 12, 14 und/oder
13 und 11 wieder in den ersten Speicherblock 5A zurückverschoben
werden. Obwohl in 1 beispielhaft
lediglich zwei Speicherblöcke 5A und 5B gezeigt
sind, ist es unmittelbar verständlich, dass
die Prozedur mit mehr als 2, zum Beispiel mit 4, 8 oder
16 Speicherblöcken
ausführbar
ist. Zu erwähnen
ist, dass alle Daten- und Datenstrobeleitungen 4 zwischen
dem Testgerät 2 und
dem zu testenden Speicherchip während
der mit der hohen Taktfrequenz erfolgenden Verschiebung der Daten-
und Datenstrobetestmuster vom Speicherblock 5A zum Speicherblock 5B (und
umgekehrt) aufgetrennt sind. Dies kann zum Beispiel durch Relais
oder integrierte Schaltungen auf einem externen Load Board oder auch
durch Testmodes in der Ausgangsschaltung des Speicherchips selbst,
das heißt
intern geschehen.
-
Die Daten- und Datenstrobeleitungen
des Chips werden in zwei gleichgroße Gruppen geteilt und miteinander
verbunden. Diese Verbindung kann extern oder intern auf dem Chip
realisiert sein. Für ein
SGRAM das im DDR-Modus betreibbar ist, kann folgende Anordnung getroffen
sein:
DQ0 wird mit DQ8,
DQ2 mit DQ9,......
DQ7 mit
DQ15,
DQS0 mit DQS1 (+ Verzögerung),
DQ16
mit DQ24,
DQ23 mit DQ31 und
DQS2 mit DQS3 (+ Verzögerung)
verbunden.
-
Den einschlägigen Fachleuten ist deutlich geworden,
dass der in 1 dargestellte
Aufbau lediglich beispielhaft ist. Das mit 2 symbolisierte Testgerät kann selbstverständlich auch
ein speziell für diesen
Zweck gestaltetes Testboard oder ein Testchip sein, zum Beispiel
nach Art eines sogenannten Built-Outside-Testers.
-
Das erfindungsgemäße Funktionstestsystem zum
Test schneller Halbleiterchips ist demnach gekennzeichnet durch:
- – Testmusterlademittel 2 – 4, 11, 12,
einschließlich der
Leitungssysteme 25 – 30,
um von außen,
das heißt
vom Testgerät 2 in
den Speicherchip, zum Beispiel in den Speicherblock 5A ein
ausgewähltes
Testmuster für
Daten- und/oder Datenstrobesignale DQ, DQS mit einer langsamen Taktfrequenz
bzw. Datenrate und einem gewählten Adressenoffset
zu laden und anschließend
die Verbindung der Datenleitungen und Datenstrobeleitungen zwischen
Testgerät 2 und
Speicherchip zu trennen;
- – erste
Schaltungsmittel 10, 11, 12, 13, 14,
die auf die Aktivierung eines Funktionstestmodus die Datenleitungen 25, 26, 27, 28 und/oder
die Datenstrobeleitungen 29, 30 zwischen jeweils
zwei Speicherblöcken,
zum Beispiel 5A und 5B, des Speicherchips in zwei
gleichgroße
Gruppen teilen und miteinander verbinden;
- – zweite
Schaltungsmittel 10, 11, 12, 13, 14 die durch
einen ersten Lese-Schreibzyklus die zuvor in den ersten Speicherblock,
zum Beispiel 5A, eingeschriebenen bzw. eingegebenen Daten- und/oder
Datenstrobetestmuster in den nun mit ihm verbundenen anderen Speicherblock,
zum Beispiel 5B, mit hoher Taktfrequenz bzw. Datenrate
verschieben und anschließend
durch einen zweiten Lese-Schreibzyklus die soeben in den zweiten
Speicherblock, zum Beispiel 5B, eingeschriebenen bzw. eingegebenen
Daten- und/oder Datenstrobetestmuster mit der hohen Taktfrequenz
bzw. Datenrate in der entgegengesetzten Richtung wieder in den ersten
Speicherblock, zum Beispiel 5A, zurückverschieben, und
- – Testmusterauslesemittel,
nämlich
der Datenpfad 11 und die angeschlossenen Leitungen 25, 27 und 29 und
die externen Leitungen 4, die die in den ersten Speicherblock,
zum Beispiel 5A, zurückverschobenen
Daten- und/oder Datenstrobetestmuster mit langsamem Takt auslesen
und dem Testgerät 2 zur
Bewertung zuführen.
-
Die zweiten Schaltungsmittel enthalten,
wie schon erwähnt,
einstellbar variable Verzögerungsschaltungen 13 und 14 zur
programmierbaren Zeitsteuerung der Verschiebevorgänge für die Daten- und
Datenstrobetestmustersignale. Durch diese variabel einstellbaren
Verzögerungen
lassen sich die Setup- und Holdzeit messen.
-
Die ersten und zweiten Schaltungsmittel
lassen sich entweder außerhalb
des Speicherchips anordnen, oder sie können alter nativ in der Ausgangsschaltung
des Speicherchips integriert sein.
-
Das oben beschriebene erfindungsgemäße Funktionstestsystem
führt die
folgenden Verfahrensschritte in dieser Reihenfolge aus:
-
Schritt A: Zuerst werden ausgewählte Daten- und/oder
Datenstrobemuster in einen der Speicherblöcke, zum Beispiel 5A,
mit einem ausgewählten Adressenoffset
mit langsamer Taktfrequenz eingeschrieben bzw. eingegeben. Der Schritt
A ist in den ersten beiden Zeilen des in 2 dargestellten Signalzeitdiagramms veranschaulicht.
-
Schritte B und C: Die Daten- und/oder
Datenstrobeleitungen zwischen dem einen Speicherblock, zum Beispiel
Block A, und dem anderen Speicherblock, zum Beispiel Block B, werden
dann in zwei gleichgroße
Gruppen eingeteilt und die beiden Gruppen der Daten- und/oder Datenstrobeleitungen
zwischen den beiden Speicherblöcken
verbunden. Dabei sind die von außen, das heißt vom Testgerät 2 kommenden
und die nach außen
gehenden Daten- und Datenstrobeleitungen 4 unterbrochen.
-
Schritt D: Mit dem Hochfrequenztakt
werden die zuvor in den ersten Speicherblock, zum Beispiel 5A,
eingeschriebenen Daten- und/oder Datenstrobetestmuster in den nun
mit ihm verbundenen anderen Speicherblock, zum Beispiel 5B verschoben.
Dieser Schritt D ist in der dritten und vierten Zeile des Signalzeitdiagramms
der 2 veranschaulicht.
Dabei können
die Daten- und Datenstrobetestmuster einer durch die Blöcke 14 und 13 bewirkten
einstellbaren Verzögerung
unterworfen werden.
-
Schritt E: Anschließend werden
die im zweiten Speicherblock, zum Beispiel 5B, eingespeicherten
Daten- und/oder Datenstrobetestmuster mit der hohen Taktfrequenz
bzw. Datenrate wieder in den ersten Speicherblock, zum Beispiel 5A,
zurückverschoben,
wobei durch die Verzögerungsschaltungen 13 und 14 auch
hier eine programmierbare bzw. einstellbare Verzögerung für die zurückzuschiebenden Daten- und
Datenstrobetestmuster bewirkt werden kann. Die fünfte und sechste Zeile des
Signalzeitdiagramms veranschaulichen den eben geschilderten Schritt
E.
-
Schritt F: Schließlich werden die in den ersten
Speicherblock, zum Beispiel 5A, zurückverschobenen Daten- und/oder Datenstrobetestmuster
mit der langsamen Taktfrequenz bzw. Datenrate über den Datenpfad 11 die
Leitungen 27, 29, die Pads 3 und das
Leitungssystem 4, das nun wieder mit dem zu testenden Speicherchip
verbunden ist, vom Testgerät 2 ausgelesen,
um dort einer Bewertung unterworfen zu werden. Der Auslesevorgang
des Schritts F ist in den beiden letzten Zeilen des Signalzeitdiagramms
der 2 veranschaulicht.
-
Das erfindungsgemäße Funktionstestsystem und
das Funktionstestverfahren ermöglichen
einen kostengünstigen
Funktionstest, der auch für
die nächste
Generation von High Speed Speichern, die mit noch höheren Taktfrequenzen
arbeiten, anwendbar ist, da es für
diese Methode keine Geschwindigkeitsgrenze gibt, so dass sie auch
noch für
weitaus schnellere Speicherinterfaces verwendet werden kann. Der
vorgeschlagene Funktionstest von Double-Data-Rate-Speicherinterfaces
unter High Speed Bedingungen braucht keine teueren externen High-Speed-Tester, da
sich der Speicher in erster Linie selbst testet.
-
- 1
- Testsystem
- 2
- externes
Testgerät
- 3,
4
- Schnittstelle
zum externen Testgerät
- 5A,
5B
- Speicherblöcke
- 10
- Testmodusblock
- 11,
12
- Datenpfad
- 13,
14
- variable
einstellbare Verzögerungsschaltungen
- 21 – 30
- Daten-,
Datenstrobe- und Steuerleitungen