JPH04208881A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04208881A JPH04208881A JP2400144A JP40014490A JPH04208881A JP H04208881 A JPH04208881 A JP H04208881A JP 2400144 A JP2400144 A JP 2400144A JP 40014490 A JP40014490 A JP 40014490A JP H04208881 A JPH04208881 A JP H04208881A
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- JP
- Japan
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- circuit
- measurement
- digital
- analog
- terminal
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000005259 measurement Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000012360 testing method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバイ・ＣＭＯＳプロセスで設計された半導体集積回
路に関する。 ［０００２］
特にバイ・ＣＭＯＳプロセスで設計された半導体集積回
路に関する。 ［０００２］
【従来の技術】従来のバイ・ＣＭＯＳプロセスを用いた
デジタル・アナログ混在の集積回路では、回路規模が大
きくなり、図２に示すようなデジタル回路１ａとアナロ
グ回路２とを独立に測定したり、特に測定の為の回路を
入れるとか又は測定しやすくする為に、本来の機能を実
現する為の回路とは別に回路を付加することはせずデジ
タルの入カバターンでテスティングを行なっている。 ［０００３］
デジタル・アナログ混在の集積回路では、回路規模が大
きくなり、図２に示すようなデジタル回路１ａとアナロ
グ回路２とを独立に測定したり、特に測定の為の回路を
入れるとか又は測定しやすくする為に、本来の機能を実
現する為の回路とは別に回路を付加することはせずデジ
タルの入カバターンでテスティングを行なっている。 ［０００３］
【発明が解決しようとする課題】この従来の半導体集積
回路の測定では、バイ・ＣＭＯＳプロセスを用いたデジ
タル・アナログ混在回路のように回路規模が大きくなっ
てくると、デジタル回路とアナログ回路を独立にテスト
を行なうことが困難になってくる。たとえばデジタル回
路の出力がアナログ回路の入力に直結しているデジタル
回路の故障を検出する為に、デジタルパターンを入力し
てもデジタルの出力が端子に出てないために故障が検出
できない。 ［０００４］さらにアナログ回路の方では、入力にアナ
ログ信号を入力できない為に不良を検出するのが困難に
なる。さらに回路規模が大きくなるとテストパターン数
も増大しテスティングに時間がかかるという問題もある
。 ［０００５］
回路の測定では、バイ・ＣＭＯＳプロセスを用いたデジ
タル・アナログ混在回路のように回路規模が大きくなっ
てくると、デジタル回路とアナログ回路を独立にテスト
を行なうことが困難になってくる。たとえばデジタル回
路の出力がアナログ回路の入力に直結しているデジタル
回路の故障を検出する為に、デジタルパターンを入力し
てもデジタルの出力が端子に出てないために故障が検出
できない。 ［０００４］さらにアナログ回路の方では、入力にアナ
ログ信号を入力できない為に不良を検出するのが困難に
なる。さらに回路規模が大きくなるとテストパターン数
も増大しテスティングに時間がかかるという問題もある
。 ［０００５］
【課題を解決するための手段】本発明は半導体集積回路
は、バイ・ＣＭＯＳプロセスを用いて設計されたアナロ
グ回路及びデジタル回路を有する半導体集積回路におい
て、前記アナログ回路の入力端に接続するとともに前記
デジタル回路の内部測定点に接続する測定端子と、該測
定端子と前記内部測定点との間を電気的に接続するため
に前記デジタル回路内に設けられたＰ型ＭＯＳおよびＮ
型ＭＯＳの並列回路とそのゲートに接続するインバータ
とを有する測定用アナログスイッチと、該測定用アナロ
グスイッチ同じ構成で前記デジタル回路とアナログ回路
間の信号ラインを電気的に切り離す為に信号ラインに直
列に挿入された信号用アナログスイッチと、前記測定用
及び信号用のアナログスイッチを制御するために制御端
子からデジタルパターン信号を入力するデコーダとを有
して構成されている。 ［０００６］
は、バイ・ＣＭＯＳプロセスを用いて設計されたアナロ
グ回路及びデジタル回路を有する半導体集積回路におい
て、前記アナログ回路の入力端に接続するとともに前記
デジタル回路の内部測定点に接続する測定端子と、該測
定端子と前記内部測定点との間を電気的に接続するため
に前記デジタル回路内に設けられたＰ型ＭＯＳおよびＮ
型ＭＯＳの並列回路とそのゲートに接続するインバータ
とを有する測定用アナログスイッチと、該測定用アナロ
グスイッチ同じ構成で前記デジタル回路とアナログ回路
間の信号ラインを電気的に切り離す為に信号ラインに直
列に挿入された信号用アナログスイッチと、前記測定用
及び信号用のアナログスイッチを制御するために制御端
子からデジタルパターン信号を入力するデコーダとを有
して構成されている。 ［０００６］
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の半導体チップ上の模式図で
、デジタル回路１の出力端がチップ１２内でアナログ回
路２の入力端に接続されている。デジタル回路１内の内
部測定点３にＰ型ＭＯＳ４，Ｎ型ＭＯＳ５，インバータ
６で構成された測定用アナログスイッチ１３が接触され
ており、測定端子１１とも電気的に接続されている。 ［０００７］デコーダ７は、デジタルパターン入力端子
１０より入力されたコードに従って測定用のアナログス
イッチ１３をオン・オフ制御して測定点３と測定端子１
１とを電気的に接続したり離したりできる。又信号ライ
ンに入っている信号用のアナログスイッチ１４は、内部
回路を一時的に信号ラインから切り離し、各回路間の途
中に信号を入力したりすることを可能にする。 ［０００８１本実施例によれば、外部に出ている測定端
子１１から直接的に内部のデジタル回路１の測定点３を
測定できたり、デジタル回路１内部の測定点３を出力と
して良、不良の判定に使用したりする。従ってデジタル
回路１では従来に比べて少ないデジタルパターンで故障
を検出できる。 ［０００９］さらにアナログ回路２では信号用アナログ
スイッチ１４をオフしておいて直接アナログ回路２の入
力端に測定端子１１から入力信号を入れられることで、
従来よりテスティングが行いやすくなる。 ［００１０１ 【発明の効果］従って本発明は、バイ・ＣＭＯＳプロセ
スのデジタル・アナログ混在の大規模な半導体集積回路
内の回路の一部を判定しやすい様に測定場所と端子との
間をＰ型ＭＯＳ−Ｎ型ＭＯＳインバータで構成する測定
用アナログスイッチで接続することで、半導体集積回路
の内部のデジタル回路内の測定が容易にできる効果があ
る。さらに信号用アナログスイッチと測定端子を用いて
アナログ回路の測定も容易になる。
。図１は本発明の一実施例の半導体チップ上の模式図で
、デジタル回路１の出力端がチップ１２内でアナログ回
路２の入力端に接続されている。デジタル回路１内の内
部測定点３にＰ型ＭＯＳ４，Ｎ型ＭＯＳ５，インバータ
６で構成された測定用アナログスイッチ１３が接触され
ており、測定端子１１とも電気的に接続されている。 ［０００７］デコーダ７は、デジタルパターン入力端子
１０より入力されたコードに従って測定用のアナログス
イッチ１３をオン・オフ制御して測定点３と測定端子１
１とを電気的に接続したり離したりできる。又信号ライ
ンに入っている信号用のアナログスイッチ１４は、内部
回路を一時的に信号ラインから切り離し、各回路間の途
中に信号を入力したりすることを可能にする。 ［０００８１本実施例によれば、外部に出ている測定端
子１１から直接的に内部のデジタル回路１の測定点３を
測定できたり、デジタル回路１内部の測定点３を出力と
して良、不良の判定に使用したりする。従ってデジタル
回路１では従来に比べて少ないデジタルパターンで故障
を検出できる。 ［０００９］さらにアナログ回路２では信号用アナログ
スイッチ１４をオフしておいて直接アナログ回路２の入
力端に測定端子１１から入力信号を入れられることで、
従来よりテスティングが行いやすくなる。 ［００１０１ 【発明の効果］従って本発明は、バイ・ＣＭＯＳプロセ
スのデジタル・アナログ混在の大規模な半導体集積回路
内の回路の一部を判定しやすい様に測定場所と端子との
間をＰ型ＭＯＳ−Ｎ型ＭＯＳインバータで構成する測定
用アナログスイッチで接続することで、半導体集積回路
の内部のデジタル回路内の測定が容易にできる効果があ
る。さらに信号用アナログスイッチと測定端子を用いて
アナログ回路の測定も容易になる。
【図１】本発明の一実施例の半導体チップ上の模式図で
ある。
ある。
【図２】従来の半導体集積回路の一例の模式図である。
１ デジタル回路
２ アナログ回路
内部測定点
Ｐ型ＭＯＳ
Ｎ型ＭＯＳ
インバータ
デコーダ
デジタル入力端子
アナログ出力端子
デジタルパターン入力端子
測定端子
チップ
測定用アナログスイッチ
信号用アナログスイッチ
Claims (1)
- 【請求項１】バイ・ＣＭＯＳプロセスを用いて設計され
たアナログ回路及びデジタル回路を有する半導体集積回
路において、前記アナログ回路の入力端に接続するとと
もに前記デジタル回路の内部測定点に接続する測定端子
と、該測定端子と前記内部測定点との間を電気的に接続
するために前記デジタル回路内に設けられたＰ型ＭＯＳ
およびＮ型ＭＯＳの並列回路とそのゲートに接続するイ
ンバータとを有する測定用アナログスイッチと、該測定
用アナログスイッチ同じ構成で前記デジタル回路とアナ
ログ回路間の信号ラインを電気的に切り離す為に信号ラ
インに直列に挿入された信号用アナログスイッチと、前
記測定用及び信号用のアナログスイッチを制御するため
に制御端子からデジタルパターン信号を入力するデコー
ダとを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400144A JPH04208881A (ja) | 1990-12-03 | 1990-12-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400144A JPH04208881A (ja) | 1990-12-03 | 1990-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208881A true JPH04208881A (ja) | 1992-07-30 |
Family
ID=18510059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400144A Pending JPH04208881A (ja) | 1990-12-03 | 1990-12-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350061A (ja) * | 1993-06-11 | 1994-12-22 | Nec Corp | Ｅｃｌゲートアレイ |
| JPH0798359A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | 半導体装置 |
-
1990
- 1990-12-03 JP JP2400144A patent/JPH04208881A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350061A (ja) * | 1993-06-11 | 1994-12-22 | Nec Corp | Ｅｃｌゲートアレイ |
| JPH0798359A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | 半導体装置 |
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