DE69326248T2

DE69326248T2 - Schaltungsarchitektur und Verfahren zur Prüfung einer programmierbaren Logikmatrix

Info

Publication number: DE69326248T2
Application number: DE69326248T
Authority: DE
Inventors: Marco Maccarrone; Marco Olivo
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 2000-02-24
Anticipated expiration: 2013-12-01
Also published as: JP2726395B2; EP0655683A1; EP0655683B1; JPH07200339A; DE69326248D1; US5717698A

Description

Die vorliegende Erfindung betrifft einen Schaltungsaufbau für die Konfiguration kombinatorischer Netzwerke, die eine programmierbare Logikmatrix enthalten, um ein Testen der Matrix zu ermöglichen.
Insbesondere betrifft die Erfindung einen Aufbau eines kombinatorischen Netzwerks mit einer programmierbaren Logikmatrix vom PLA-Typ, die zwischen Eingangs- und Ausgangszwischenspeicher sowie Test- und Adresseninformationswege (BUS) geschaltet ist.

Stand der Technik

Wie bekannt, enthalten zahlreiche digitale Bauelemente, so z. B. Microprozessoren, Speicher und/oder Decodierer, eine Steuereinheit, die ausgestattet ist mit einer Zustandsmaschine, bestehend aus einem kombinatorischen Netzwerk, welches durch eine programmierbare Logikmatrix und eine Batterie von Zwischenspeichern gebildet wird, wobei letztere die Zustandsmaschine speichert.
Die programmierbare Logikmatrix ist üblicherweise vom PLA-Typ (Programmable Logic Array).
In kombinatorischen Netzwerken ist eine gewisse Komplexitäts-Prüfung des PLA äußerst wichtig, insbesondere dann, wenn es sich um ein PLA vom dynamischen Typ handelt.
Die möglichen Fehler eines dynamischen PLA sind nicht nur mit der logischen Korrektheit des Netzwerks verknüpft, da dieses eine Voraufladephase für die internen Knoten erfordert. Diese Knoten behalten ihren Spannungswert nur durch einen kapazitiven Effekt bei. Deshalb stellen jegliche Widerstands-Entladungswege gegen Masse ein Problem dar.
Um das Fehlen von Störungen in einem Aufbau dieses Typs zu prüfen, ist es normalerweise notwendig, eine Folge sogenannter Testvektoren zu generieren, die die Daten liefern, die an den Eingang des kombinatorischen Netzwerks zu legen sind, und außerdem Proben- Ausgangsgrößen liefern, die dem Ergebnis bei normalem Betrieb entsprechen sollten. Ein Vergleich der tatsächlichen Ausgangsgrößen des Bauelements mit den Proben-Ausgangsgrößen ermöglicht eine Feststellung einer Fehlfunktion des PLA.
Allerdings ist anzumerken, daß ein dynamisches PLA einen zeitlich gesteuerten Betriebsablauf hat, der aufgeteilt ist in die Voraufladung und die Auswertung, was ein Synchronisationssignal erfordert. Zur Durchführung des Tests ist es notwendig, auf dieses Signal mit Hilfe eines der externen Stifte (Pins) der Speicherschaltung zuzugreifen.
Gemäß dem Stand der Technik ist es also zur Durchführung des Tests erforderlich, die PLA-Eingänge mit den Ausgängen eines der Binärzähler in der Schaltung zu verbinden.
Auf diese Weise ist es notwendig, eine sehr lang andauernde Zählung durchzuführen, um eine ausreichende Aufdeckung möglicher Fehler zu erreichen. Wenn das PLA eine Menge von Ni Eingangsvariablen aufweist, müssen, damit das höchstwertige Bit durch Aktivieren der an den Knoten angeschlossenen Transistoren den logischen Wert "1" hat, 2Ni-1 Taktzyklen ausgeführt werden.
Dieser Vorgang nimmt ersichtlich lange Zeit für den Zugriff in Anspruch, was den Prüfvorgang verlangsamt.
Aufgabe der vorliegenden Erfindung ist die Schaffung eines kombinatorischen Netzwerkaufbaus mit einem PLA, der die PLA- Testoperationen unter Überwindung der Nachteile des Standes der Technik erleichtert, sicherer macht und beschleunigt.
In der EP-A-0 422 912 ist eine logische Schaltung beschrieben, die aus Zellen besteht und Dank vorbestimmter Testpfade und Schaltelemente prüfbar ist.
Die Lösungsidee auf der Grundlage der vorliegenden Erfindung ist das Strukturieren des kombinatorischen Netzwerks in der Weise, daß die Eingangs- und Ausgangszwischenspeicher, die zu dem PLA gehören, zur Durchführung des Tests verwendet werden.
Basierend auf dieser Lösungsidee wird die technische Aufgabe gelöst durch eine Schaltungsarchitektur des oben angegebenen Typs, definiert durch den Kennzeichnungsteil der unabhängigen Ansprüche der beigefügten Patentansprüche.
Die Besonderheiten und Vorteile des erfindungsgemäßen Schaltungsaufbaus sind in der Beschreibung eines Ausführungsbeispiels im folgenden ohne Beschränkung bei Bezugnahme auf die beigefügten Zeichnungen niedergelegt.

Kurze Beschreibung der Zeichnungen

Von den Zeichnungen zeigen:
- Fig. 1 eine schematische Ansicht des Schaltungsaufbaus gemäß der Erfindung;
- Fig. 2 eine Einzelheit des Aufbaus nach Fig. 1,
- Fig. 3 eine weitere Einzelheit des Aufbaus nach Fig. 1,
- Fig. 4 schematisch eine Taktschaltung, die zu dem Aufbau nach Fig. 1 gehört,
- Fig. 5 eine Teilansicht eines Blockdiagramms einer integrierten Speicherschaltung, die den Aufbau nach Fig. 1 beinhaltet, und
- Fig. 6 schematisch in größerer Einzelheit ein Detail aus den Fig. 2 und 3.

Detaillierte Beschreibung

Bezugnehmend auf die oben angesprochenen Figuren bezeichnet das Bezugszeichen 1 schematisch insgesamt einen Schaltungsaufbau gemäß der vorliegenden Erfindung, ausgelegt zum Erleichtern des Testens einer programmierbaren Logikmatrix 2.
Die Matrix 2 ist ein kombinatorisches Netzwerk, beispielsweise vom sogenannten Programmable-Logic-Array (PLA) Typ. Die Matrix 2 ist strukturiert zu einem ersten Teil 3 vom Typ UND, freigegeben durch ein Taktsignal CKAND und einem zweiten Teil 5 vom Typ ODER freigegeben durch ein Taktsignal CKOR.
Die Signale CKAND und CKOR werden von einem Taktgeber CKGEN mit synchronen Frequenzen erzeugt, dargestellt in Fig. 4. Der Taktgeber kann auch unabhängig von dem Aufbau 1 ausgebildet sein.
Im einzelnen: mindestens ein Paar Matrizen 2 des oben genannten Typs ist in eine nicht-flüchtige integrierte Speicherschaltung eingebaut, die teilweise und schematisch in Fig. 5 dargestellt ist. Eine erste Matrix C- PLA (Command; Befehls-PLA) ist so ausgebildet, daß sie die von dem Benutzer gelieferten Befehle interpretiert, beispielsweise Befehle wie "Lesen", "Schreiben", "Löschen".
Eine zweite Matrix SM-PLA (State Machine - PLA; Zustandsmaschinen- PLA) steuert den Ablauf der internen Algorithmen. Entweder die Erste oder die Zweite empfängt zugehörige Synchronisationssignale von zugehörigen Taktgebern CKGEN, von denen der erste auf der Grundlage des Taktsignals arbeitet, welches an dem Schreibfreigabe- Stift der integrierten Speicherschaltung empfangen wird.
Der zweite Generator kann auf der Grundlage eines Synchronimpulses arbeiten, der von einem internen Oszillator ("Hauptoszillator") oder dem "Chipfreigabe"-Stift der integrierten Schaltung empfangen wird, wenn im Testbetrieb gearbeitet wird. Das Umschalten zwischen den beiden Signalen wird von einem Selektor gesteuert, der mit "Test" bezeichnet ist.
Der Aufbau 1 kann außerdem eine Gruppe 7 von Eingangszwischenspeichern und eine entsprechende Gruppe 8 von Ausgangszwischenspeichern enthalten.
Die Eingangszwischenspeicher sind in einer Anzahl M vorgesehen und mit den Bezeichnungen IL1, IL2, ..., ILM ausgestattet. Die entsprechenden Ausgangszwischenspeicher sind in einer Anzahl N vorgesehen und tragen die Bezeichnungen OL1, OL2, ..., OLN.
Die Eingangszwischenspeicher IL1, IL2, ... ILM empfangen ein Synchronisationssignal PLACK, erzeugt von dem Taktgeber CKGEN, und ein Freigabesignal mit der Bezeichnung FORCE.
Die Ausgangszwischenspeicher OL1, OL2, ..., OLN empfangen ein Synchronisationssignal CKOUT, welches von dem Generator CKGEN erzeugt wird, ein erstes Freigabesignal mit der Bezeichnung FORCE und ein zweites Freigabesignal mit der Bezeichnung READ.
Ein Bus 4 für Primärverbindungen sammelt die Haupteingänge des in Rede stehenden Netzwerks.
Die jeweiligen Ausgänge jedes der Zwischenspeicher IL1 sind mit Eingängen des UND-Abschnitts 3 der Matrix 2 über einen Einwege- Informationspfad 9 verbunden, der hier durch einen Ni Bits umfassenden Bus 9 repräsentiert wird.
Die Eingänge der entsprechenden Ausgangszwischenspeicher OLi sind mit dem ODER-Abschnitt S der Matrix 2 über einen Einwege- Informationspfad 10 verbunden, im folgenden als Bus 10 mit No Bits bezeichnet.
Außerdem gibt es einen Bus 6 für Primär-Ausgangsgrößen, der die Hauptausgänge des Netzwerks zusammenfaßt.
Der Aufbau 1 enthält außerdem gewisse Verbindungen, die speziell für die Testfähigkeit der Matrix 2 vorgesehen sind.
Ein erster Datenbus 11 mit einem Nd-Bit-Pfad und ein zweiter Adressenbus 12 mit einem Na-Bit-Pfad sind aufeinander abgewandten Seiten der Matrix 2 vorgesehen.
In vorteilhafter Weise ist der Bus 11 elektrisch parallel und als Einwegleitung an die jeweiligen Eingänge der Eingangszwischenspeicher IL1, IL2, ..., ILM über einen Zweig 13 geschaltet. Darüberhinaus sind die jeweiligen Eingänge der Ausgangszwischenspeicher OL1, OL2, ..., OLN ihrerseits über einen Einbahn-Pfad 14 parallel an den Bus 11 angeschlossen.
AuT diese Weise ist es möglich, von außen her in die Eingangs- und Ausgangszwischenspeicher einige Testkonfigurationen einzuspeisen, die zum Testen des PLA benötigt werden.
In vorteilhafter Weise sind die Ausgänge der Ausgangszwischenspeicher OL1, OL2, ..., OLN mit dem Bus 11 über einen zweiten Einbahn-Pfad 15 verbunden. Offensichtlich spricht nichts dagegen, daß die Pfade 14 und 15 zu einem einzelnen Doppelweg-Pfad zusammengefaßt werden.
Der weitere Adressenbus 12 ist elektrisch über einen Pfad 16 mit den Eingangszwischenspeichern 7 und über den Pfad 17 mit den Ausgangszwischenspeichern 8 verbunden.
Eine Ns-Bit-Verbindung 18 zwischen einem Ausgang des Zwischenspeichers OLN und dem Eingang des Zwischenspeichers ILM vervollständigt die Struktur des Aufbaus 1.
Unter spezieller Bezugnahme auf Fig. 2 soll nun im einzelnen der interne Aufbau eines für andere Zwischenspeicher stellvertretenden Eingangszwischenspeicher IL1 erläutert werden.
Der Datenbus 11 ist an den Zwischenspeicher IL1 bevorzugt über einen Feldeffekttransistor angeschlossen, insbesondere einen n-Kanal-MOS M1, der mit seinem eigenen Drainanschluß D1 angekoppelt ist.
Dieser Transistor ist mit seinem Gateanschluß G1 elektrisch an den Ausgang eines Invertierers 12 angeschlossen, der seinerseits an den Ausgang des logischen NAND-Gatters 11 angeschlossen ist.
Dieses logische Gatter 11 besitzt vier Eingänge(B, C, D, E), die an den Adressenbus 12 angeschlossen sind, während ein fünter Eingang A direkt das Freigabesignal FORCE empfängt.
Der Sourceanschluß S1 des Transistors M1 ist an eine Reihe aus zwei Invertierern INV1 und INV2 angeschlossen.
Der Ausgang OUT des zweiten Invertierers INV2 ist an den ersten Invertierer INV 1 über ein Einbahnelement (20) (in Durchlaßrichtung) zurückgekoppelt, wobei letzteres auch durch einen Transistor T2 gebildet sein kann.
Der Aufbau dieses Elements 20 ist in Fig. 6 in größerer Einzelheit dargestellt. Besonders interessant ist die Verwendung eines Transistorpaares, einen n-Kanal-MOS, mit Q 1 bezeichnet, und einen mit Q2 bezeichneten p-Kanal-MOS, die paarweise durch eine Doppel-Drain- Source-Verbindung zusammengefaßt sind. Die Gateanschlüsse der Transistoren Q1 und Q2 empfangen Freigabesignale PHI bzw. PHIL.
An den Eingang des ersten Invertierers INV wird auch ein Signal IN gegeben, welches über den Bus 4 über ein Einbahnelement (in Durchlaßrichtung) 20 gesendet wird, wobei letzteres in der in Verbindung mit Fig. 6 beschriebenen Weise oder auch als einzelner Transistor T1 ausgebildet werden kann.
Unter spezieller Bezugnahme auf das in Fig. 3 dargestellte Beispiel wird im folgenden der interne Aufbau des allgemeinen Ausgangszwischenspeichers OL1 näher erläutert.
Der Aufbau des Zwischenspeichers OL1 ist ähnlich demjenigen des Eingangszwischenspeichers IL1, wobei die Einzelheiten die gleiche Funktion haben wie die oben beschriebene Ausführungsform, soweit sie mit gleichen Bezugszeichen versehen sind.
Der allgemeine Zwischenspeicher OL1 ist vorzugsweise über zwei Feldeffekttransistoren vom n-Kanal-MOS-Typ, M1 und M2, und zwar über deren Sourceanschlüsse S1 und S2, an den Datenbus 11 angeschlossen.
Diese·Transistoren M1 und M2 sind mit ihren Gateanschlüssen G1 und G2 elektrisch an die Ausgänge zweiter Invertierer 11 und 14 angeschlossen, die mit ihren Eingängen an die Ausgänge zweier logischer NAND-Gatter 11 und 13 angeschlossen sind.
Diese logischen Gatter besitzen vier Eingänge (B, C, D, E) die elektrisch an den Adressenbus 12 angeschlossen sind. Der fünfte Eingang A des logischen Gatters 13 empfängt das Signal READ, während der entsprechende fünfte Eingang A des logischen Gatters I das Signal SOURCE empfängt.
Der Sourceanschluß S1 des Transistors M1 ist an den Ausgang des Elements 20 angeschlossen, welches am Eingang das Signal IN empfängt, ferner an den Eingang einer Reihe von Invertierern INV1 und INV2.
Der Ausgang des ersten Invertierers INV1 ist außerdem an den Eingang eines dritten Invertierers INV3 angeschlossen, dessen Ausgang OUT an den Drainanschluß D2 des Transistors M2 angeschlossen ist.
Der Ausgang des zweiten Invertierers INV2 ist an den Eingang des ersten Invertierers INV 1 über ein zweites Element 20 zurückgekoppelt.
Die Zwischenspeicher IL1 und OL1 haben Besonderheiten, die im folgenden erläutert werden sollen.
In beiden Diagrammen der Fig. 2 und 3 ist ersichtlich, daß die zwangsweise Bereitstellung von Daten auf dem Datenbus 11 mit Hilfe eines einzelnen n-Kanal-Transistors erfolgt, ohne Unterbindung der Rückkopplung des Gatters von T2. Auf diese Weise wird eine Prüfphase beibehalten, die notwendig ist, um T2 während des Ladens der Daten zu löschen. Dies wird möglich durch entsprechende Bemessung der Transistoren, und zwar durch Einsatz von mit Widerstand behafteten Rückkopplungstransistoren, d. h. mit kleinem W : L-Verhältnis, worauf der Datenwert vorherrschen kann, der dem n-Kanal-Transistor M1, der ein größeres W : L-Verhältnis aufweist, aufgeprägt wird.
In ähnlicher Weise werden auch die in den Zwischenspeichern gespeicherten Daten unter Verwendung eines einzelnen n-Kanal- Transistors gelesen. Ermöglicht wird dies durch den Umstand, daß während des Lesevorgangs der Datenbus 11 an eine Batterie aus Widerstands-Hochziehelementen angeschlossen ist, die seinen logisch hohen Zustand einstellen. Wenn der zu lesende Datenwert ein logischer Wert "0" ist, senkt der n-Kanal-Transistor M1 die Leitungsspannung ab. Ein geringer und insgesamt hinnehmbarer Verbrauch findet während des Testvorgangs statt.
Fig. 2 und 3 zeigen, wie die Eingangszwischenspeichergruppe 7 und die Ausgangszwischenspeichergruppe 8 mit einer Freigabelogik für die Testprozedur (Signale FOURCE) und zum Decodieren der an dem Adressenbus angestehenden Eingangsgröße (das Signal READ) ausgestattet sind. Diese Signale ermöglichen ein Verbinden der Zwischenspeicher 7 und 8 mit den Bussen 11 und 12.
Schließlich zeigt Fig. 4 schematisch einen Taktsignalgeber CKGEN, der am Ausgang der Taktsignale CKAND, die den UND-Abschnitt 3 des PLA 2 synchronisieren, CKOR, die den ODER-Abschnitt 5 des PLA 2 synchronisieren, CKOUT, die die Ausgangszwischenspeicher OL1 synchronisieren und PLACK, die die Eingangszwischenspeicher IL1 synchronisieren, liefert.
Im folgenden wird das erfindungsgemäße Testverfahren beschrieben, beginnend im Anfangszustand, in welchem der Eingangszwischenspeicher 7 und der Ausgangszwischenspeicher 8 ohne Informationsinhalt sind.
Auf den Adressenbus 12 werden die Adressen eingegeben, die ein Aktivieren der verschiedenen Zwischenspeicher ermöglichen, die die logischen Werte der internen zu prüfenden Knoten enthalten, während auf den Datenbus 11 lediglich die logischen Prüfwerte gegeben werden.
Für eine korrekte Arbeitsweise des Schaltungsaufbaus 1 ist es notwendig, daß jeder individuelle Zwischenspeicher IL1, IL2, ..., ILM und OL1, OL2, ..., OLN eine Parallelität aufweisen, die geringer ist als oder so groß ist wie diejenige des Datenbusses 11, angedeutet durch Nd, um in der Lage zu sein, an den PLA einen Test-Logikzustand zu liefern und dessen Ausgangsgrößen zu speichern, während der Normalbetrieb verifiziert wird.
Darüberhinaus ist zur besseren Verdeutlichung der Arbeitsweise der Schaltung die Steuerung des Decodiernetzwerks auf einem einzelnen Bit der Zwischenspeicher dargestellt. In der Realität steuert das Decodiernetzwerk ein vollständiges Element von Eingangs-/Ausgangs- Zwischenspeichern, und nicht nur ein einzelnes Bit.
Das Signal FORCE gibt die Eingangszwischenspeicher 7 für den Empfang von über den Bus 11 übertragenen Daten frei.
In ähnlicher Weise gibt das Signal FORCE die Ausgangszwischenspeicher 8 frei, damit diese in sich den Ausgangszustand des PLA speichern können. Über das Signal READ ist es dann möglich, diesen logischen Zustand auszulesen und nachfolgend die Betriebsbedingungen der Matrix 2 auszuwerten.
Da die Zwischenspeichergruppen 7 und 8 miteinander über den Na-Bit- Informationsweg 12 verbunden sind, müssen notwendigerweise jeder Eingangs- und Ausgangszwischenspeicher durch eine der möglichen Kombinationen des Adressenbusses 12 (gleich 2Na) freigegeben werden, um eine Auswahl der zu prüfenden Zeile/ Spalte zu ermöglichen.
Im einzelnen lassen sich die Schritte des Verfahrens folgendermaßen zusammenfassen:
- durch Einwirkung auf das Signal FORCE und den Adressenbus 12 werden die Eingangszwischenspeicher 7 IL1, IL2, ..., ILM nacheinander freigegeben, um über sie die gewünschten Daten einzugeben, die auf den Bus 11 gesendet werden;
- anschließend wird ein erster Auswertezyklus des dynamischen PLA dadurch ausgeführt, daß auf dessen Haupttaktsignal CKAND, auf welches von außen zugegriffen werden kann, eingewirkt wird;
- die Ausgangszwischenspeicher OL1, OL2, ..., OLN werden nacheinander durch das Signal READ und den Adressenbus 12 gelesen, um die Ausgänge des ODER-Abschnitts des PLA mit denjenigen Werten zu vergleichen, die als Probe verfügbar sind; und
- die Prozedur wird mit einem neuen Testvektor gestartet.
Durch Ausführen dieser Prozedur ist es außerdem möglich, Tests durchzuführen, die eine Entwicklung der Maschine für eine gewünschte Anzahl von Schritten erfordert, indem nacheinander mehrere Auswertephasen der oben beschriebenen Art ausgeführt werden.
Allerdings ist es in einem solchen Fall notwendig, den Rückkopplungsweg der Zustandsvariablen zu erhalten, der normalerweise durch ein spezielles Signal aufgetrennt wird, was diejenigen Signale sperrt, die den PLA während der Testdurchführung steuern.
Außerdem ist es mit Hilfe des erfindungsgemäßen Schaltungsaufbaus möglich, die Ausgangszwischenspeicher 8 direkt mit Hilfe des Signals FORCE zwangsweise einzustellen, um sie anschließend daran als normale Test-Zwischenspeicher zu verwenden und die Signale zu prüfen, die unter normalen Betriebsbedingungen aus dem PLA kommen.
Schließlich ermöglicht die Unterteilung in Blöcke von Eingangs- und von Ausgangszwischenspeichern das Eintasten der Daten über einen Bus, der eine geringere Parallelität besitzt als die Anzahl der Eingangsgrößen.
Aufbau und Testverfahren gemäß der Erfindung haben zweifellos Vorteile in folgender Hinsicht:
- im Hinblick auf die Belegungsfläche der integrierten Schaltung, und
- im Hinblick auf die Arbeitsgeschwindigkeit beim Ausführen der Testprozedur.
Um Fehler in geeigneter Weise aufzudecken, ist es nicht mehr notwendig, eine Zählung von mindestens 2Ni-1 Taktzyklen auszuführen. Bei der Implementierung der vorliegenden Schaltung ist es ausreichend, nur die tatsächlich benötigten Eingangskombinationen anzulegen, und eine geeignete Folge von Tests zu generieren, die sich für den Inhalt des fraglichen PLA eignet. Dann ermöglicht dieses Verfahren eine beträchtliche Einsparung an Zeit für die Durchführung des Tests.
Erreicht wird dies in einfacher Weise dadurch, daß ein Schaltungsaufbau implementiert wird, bei dem die Eingangs- und Ausgangszwischenspeicher mit den Datenbussen 11 und Adressenbussen 12 verbunden sind.
Besonders einfach ist diese Implementierung in dem größten Teil der bereits für die Prüfung eingerichteten Bauelemente, die aufgrund dieser Einrichtung bereits mit den notwendigen Signalen für diese Vorgehensweise ausgestattet sind. Allerdings ist nicht die Möglichkeit optionaler Modifikationen und Abänderungen für andere Schaltungstypen ausgeschlossen, die sämtlich in den Schutzumfang der vorliegenden Erfindung fallen, wie er in den beiliegenden Patentansprüchen definiert ist.

Claims

1. Schaltungsaufbau (1) zum Testen einer programmierbaren Logikmatrix (2), beispielsweise vom Typ PLA, und vom Typ mit einer Reihe (2) von Eingangszwischenspeichern (IL1) und einer entsprechenden Reihe (8) von Ausgangszwischenspeichern (OL1), die an die Matrix (2) angeschlossen sind, mit Testinformationspfaden, die mit mindestens einem Datenbus (11) und einem Adressenbus (12) aufgebaut sind,

dadurch gekennzeichnet, daß

die Eingangszwischenspeicher (7) und die Ausgangszwischenspeicher (8) elektrisch an den Testdatenbus (2) und den Testadressenbus (12) angeschlossen sind.

2. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangszwischenspeicher (7) jeweilige Eingänge aufweisen, die an den Testdatenbus (11) und an den Testadressenbus (12) angeschlossen sind.

3. Schaltungsaufbau nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindung zwischen Eingängen und den Bussen (11, 12) eine Einbahnverbindung ist.

4. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangszwischenspeicher (8) jeweilige Eingänge besitzen, die mit dem Testdatenbus (11) und dem Testadressenbus (12) verbunden sind.

5. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangszwischenspeicher Ausgänge aufweisen, die nur mit dem Testdatenbus (11) verbunden sind.

6. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangszwischenspeicher (8) als Zwei-Wege-Verbindung mit dem Testdatenbus (11) verbunden sind.

7. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß jeder Eingangszwischenspeicher (IL1) mit einem einzelnen Feldeffekttransistor (M1) ausgestattet ist, der einen Anschluß (D1) besitzt, welcher direkt mit dem Testdatenbus (11) gekoppelt ist.

8. Schaltungsaufbau nach Anspruch 1, dadurch gekennzeichnet, daß jeder Ausgangszwischenspeicher (OL1) mit einem ersten Feldeffekttransistor (M1) ausgestattet ist, der einen mit dem Datenbus (11) verbundenen Anschluß (S1) aufweist und einen mit dem Zwischenspeichereingang verbundenen zweiten Anschluß (D1) aufweist, ferner einen zweiten Feldeffekttransistor (M2) besitzt, der einen an den Datenbus (11) gekoppelten Anschluß S2 und einen mit dem Zwischenspeicherausgang verbundenen zweiten Anschluß (D2) besitzt.

9. Verfahren zum Testen einer programmierbaren Logikmatrix, z. B. vom PLA-Typ, eingefügt in einen Schaltungsaufbau (1) mit einer Reihe (7) von Eingangszwischenspeichern (IL1) und einer entsprechenden Reihe (8) von Ausgangszwischenspeichern (OL1), die an die Matrix (2) und Testinformationspfade angeschlossen sind, die mit mindestens einem Datenbus (11) und einem Adressenbus (12) aufgebaut sind, dadurch gekennzeichnet, daß es für direkte elektrische Verbindungen zwischen den Eingangs- und Ausgangszwischenspeichern (7, 8) einerseits und den Testdaten- und Adressenbussen (11, 12) andererseits sorgt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Eingangs- und Ausgangszwischenspeicher (7, 8) eine Parallelität aufweisen, die kleiner als oder genauso groß ist wie diejenige des Datenbusses (11).