JPH0541436A - 半導体リーク電流測定回路 - Google Patents
半導体リーク電流測定回路Info
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- JPH0541436A JPH0541436A JP19465491A JP19465491A JPH0541436A JP H0541436 A JPH0541436 A JP H0541436A JP 19465491 A JP19465491 A JP 19465491A JP 19465491 A JP19465491 A JP 19465491A JP H0541436 A JPH0541436 A JP H0541436A
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Abstract
(57)【要約】
【目的】 ＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのリーク電流の測定精度を改善し、プロセス検討
時における設計基準の判定を確実にする。 【構成】 ｎ個の測定対象のＰＭＯＳトランジスタ１−
１、１−２、……、１−ｎと、同じくｎ個の測定対象の
ＮＭＯＳトランジスタ２−１、２−２、……、２−ｎ
が、電源電圧と接地電位との間に配列され、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのオン／オフ状態を
介して、リーク電流の測定を行い、それぞれの測定電流
値をｎにより除算することにより、所期のリーク電流を
求める。
ジスタのリーク電流の測定精度を改善し、プロセス検討
時における設計基準の判定を確実にする。 【構成】 ｎ個の測定対象のＰＭＯＳトランジスタ１−
１、１−２、……、１−ｎと、同じくｎ個の測定対象の
ＮＭＯＳトランジスタ２−１、２−２、……、２−ｎ
が、電源電圧と接地電位との間に配列され、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのオン／オフ状態を
介して、リーク電流の測定を行い、それぞれの測定電流
値をｎにより除算することにより、所期のリーク電流を
求める。
Description
【０００１】
【産業上の利用分野】本発明は半導体リーク電流測定回
路に関する。
路に関する。
【０００２】
【従来の技術】従来の半導体リーク電流測定回路は、一
例が図３に示されるように、リーク電流の測定対象とな
るＰＭＯＳトランジスタ５および６と、ＮＭＯＳトラン
ジスタ７および８とに対応して、電源９、電圧計１０、
電流計１１〜１４、およびスイッチ１５が設けられてい
る。
例が図３に示されるように、リーク電流の測定対象とな
るＰＭＯＳトランジスタ５および６と、ＮＭＯＳトラン
ジスタ７および８とに対応して、電源９、電圧計１０、
電流計１１〜１４、およびスイッチ１５が設けられてい
る。
【０００３】図３に示されるように、被測定対象のＭＯ
Ｓトランジスタは、ＰＭＯＳトランジスタ５および６の
ソースは高電位側に共通接続され、ＮＭＯＳトランジス
タ７および８のソースは接地電位側に共通接続される。
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ７のゲ
ートは共通接続されてスイッチ１５に連結され、ＰＭＯ
Ｓトランジスタ６およびＮＭＯＳトランジスタ８のゲー
トは、共通接続されてＰＭＯＳトランジスタ５およびＮ
ＭＯＳトランジスタ７のドレインに接続され、更に、Ｐ
ＭＯＳトランジスタ６およびＮＭＯＳトランジスタ８の
ドレインも共通接続されている。
Ｓトランジスタは、ＰＭＯＳトランジスタ５および６の
ソースは高電位側に共通接続され、ＮＭＯＳトランジス
タ７および８のソースは接地電位側に共通接続される。
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ７のゲ
ートは共通接続されてスイッチ１５に連結され、ＰＭＯ
Ｓトランジスタ６およびＮＭＯＳトランジスタ８のゲー
トは、共通接続されてＰＭＯＳトランジスタ５およびＮ
ＭＯＳトランジスタ７のドレインに接続され、更に、Ｐ
ＭＯＳトランジスタ６およびＮＭＯＳトランジスタ８の
ドレインも共通接続されている。
【０００４】図３において、スイッチ１５を介して、Ｐ
ＭＯＳトランジスタ５およびＮＭＯＳトランジスタ７の
ゲートに“Ｈ”レベルの信号を入力すると、ＰＭＯＳト
ランジスタ５とＮＭＯＳトランジスタ８はオフ状態とな
り、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ７
はオン状態となる。この際に、ＰＭＯＳトランジスタ５
と６のソースに流れる電流ＩDDH 、ＮＭＯＳトランジス
タ７と８のソースに流れる電流ＩDDL 、およびＰＭＯＳ
トランジスタ５とＮＭＯＳトランジスタ７のゲートに流
れる電流ＩIH を、それぞれ電流計１１、１２および１
３により測定する。また、同様に、スイッチ１５を介し
て、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジス
タ７のゲートに“Ｌ”レベルの信号を入力すると、ＰＭ
ＯＳトランジスタ５とＮＭＯＳトランジスタ８はオン状
態となり、ＰＭＯＳトランジスタ６とＮＭＯＳトランジ
スタ７はオフ状態となる。この場合においても、上記の
場合と同様に、ＰＭＯＳトランジスタ５と６のソースに
流れる電流ＩDDH 、ＮＭＯＳトランジスタ７と８のソー
スに流れる電流ＩDDL 、およびＰＭＯＳトランジスタ５
とＮＭＯＳトランジスタ７のゲートに流れる電流ＩILを
測定する。
ＭＯＳトランジスタ５およびＮＭＯＳトランジスタ７の
ゲートに“Ｈ”レベルの信号を入力すると、ＰＭＯＳト
ランジスタ５とＮＭＯＳトランジスタ８はオフ状態とな
り、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ７
はオン状態となる。この際に、ＰＭＯＳトランジスタ５
と６のソースに流れる電流ＩDDH 、ＮＭＯＳトランジス
タ７と８のソースに流れる電流ＩDDL 、およびＰＭＯＳ
トランジスタ５とＮＭＯＳトランジスタ７のゲートに流
れる電流ＩIH を、それぞれ電流計１１、１２および１
３により測定する。また、同様に、スイッチ１５を介し
て、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジス
タ７のゲートに“Ｌ”レベルの信号を入力すると、ＰＭ
ＯＳトランジスタ５とＮＭＯＳトランジスタ８はオン状
態となり、ＰＭＯＳトランジスタ６とＮＭＯＳトランジ
スタ７はオフ状態となる。この場合においても、上記の
場合と同様に、ＰＭＯＳトランジスタ５と６のソースに
流れる電流ＩDDH 、ＮＭＯＳトランジスタ７と８のソー
スに流れる電流ＩDDL 、およびＰＭＯＳトランジスタ５
とＮＭＯＳトランジスタ７のゲートに流れる電流ＩILを
測定する。
【０００５】以上の方法により、被測定対象のＰＭＯＳ
トランジスタ５おおび６と、ＮＭＯＳトランジスタ７お
よび８のリーク電流が測定される。
トランジスタ５おおび６と、ＮＭＯＳトランジスタ７お
よび８のリーク電流が測定される。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
リーク電流測定回路においては、前記ＩDDH を測定しよ
うとする場合には、ＰＭＯＳトランジスタがオンした時
の電流とオフした時の電流の和が測定され、ＩDDL を測
定しようとする場合には、ＮＭＯＳトランジスタがオン
した時の電流とオフした時の電流の和が測定され、ＩIH
を測定しようとする場合には、ＰＭＯＳトランジスタが
オフした時の電流とＮＭＯＳトランジスタがオンした時
の電流の和が測定され、ＩILを測定しようとする場合に
は、ＰＭＯＳトランジスタがオンした時の電流とＮＭＯ
Ｓトランジスタがオフした時の電流の和が測定され、測
定対象のＰＭＯＳトランジスタ単体またはＮＭＯＳトラ
ンジスタ単体のリーク電流を正確に把握することができ
ず、このために、製造プロセス設計等の検討時に、設計
基準の判定が困難になるという欠点がある。
リーク電流測定回路においては、前記ＩDDH を測定しよ
うとする場合には、ＰＭＯＳトランジスタがオンした時
の電流とオフした時の電流の和が測定され、ＩDDL を測
定しようとする場合には、ＮＭＯＳトランジスタがオン
した時の電流とオフした時の電流の和が測定され、ＩIH
を測定しようとする場合には、ＰＭＯＳトランジスタが
オフした時の電流とＮＭＯＳトランジスタがオンした時
の電流の和が測定され、ＩILを測定しようとする場合に
は、ＰＭＯＳトランジスタがオンした時の電流とＮＭＯ
Ｓトランジスタがオフした時の電流の和が測定され、測
定対象のＰＭＯＳトランジスタ単体またはＮＭＯＳトラ
ンジスタ単体のリーク電流を正確に把握することができ
ず、このために、製造プロセス設計等の検討時に、設計
基準の判定が困難になるという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の半導体リー
ク電流測定装置は、それぞれｎ個のＰＭＯＳトランジス
タならびにＮＭＯＳトランジスタを測定対象として、前
記ＰＭＯＳトランジスタのソースを電源側に対して共通
接続し、ゲートを第１の入力端子に共通接続してドレイ
ンを出力端子に共通接続するとともに、前記ＮＭＯＳト
ランジスタのソースを接地電位に対して共通接続し、ゲ
ートを第２の入力端子に共通接続してドレインを前記出
力端子に共通接続し、前記第１および第２の入力端子に
入力される所定のレベル信号を介して、前記ｎ個のＰＭ
ＯＳトランジスタならびにＮＭＯＳトランジスタに対応
する各リーク電流を測定し、当該測定リーク電流をｎに
より除算して、対応するＭＯＳトランジスタの平均リー
ク電流を求めることを特徴としている。
ク電流測定装置は、それぞれｎ個のＰＭＯＳトランジス
タならびにＮＭＯＳトランジスタを測定対象として、前
記ＰＭＯＳトランジスタのソースを電源側に対して共通
接続し、ゲートを第１の入力端子に共通接続してドレイ
ンを出力端子に共通接続するとともに、前記ＮＭＯＳト
ランジスタのソースを接地電位に対して共通接続し、ゲ
ートを第２の入力端子に共通接続してドレインを前記出
力端子に共通接続し、前記第１および第２の入力端子に
入力される所定のレベル信号を介して、前記ｎ個のＰＭ
ＯＳトランジスタならびにＮＭＯＳトランジスタに対応
する各リーク電流を測定し、当該測定リーク電流をｎに
より除算して、対応するＭＯＳトランジスタの平均リー
ク電流を求めることを特徴としている。
【０００８】また、第２の発明の半導体リーク電流測定
装置は、それぞれｎ個のＰＭＯＳトランジスタならびに
ＮＭＯＳトランジスタを測定対象として、前記ＰＭＯＳ
トランジスタのソースを電源側に対して共通接続し、ゲ
ートを入力端子に共通接続してドレインを出力端子に共
通接続するとともに、前記ＮＭＯＳトランジスタのソー
スを接地電位に対して共通接続し、ゲートを前記入力端
子に共通接続してドレインを前記出力端子に共通接続
し、前記入力端子に入力される所定のレベル信号を介し
て、前記ｎ個のＰＭＯＳトランジスタならびにＮＭＯＳ
トランジスタに対応する各リーク電流を測定し、当該測
定リーク電流をｎにより除算して、対応するＭＯＳトラ
ンジスタの平均リーク電流を求めることを特徴としてい
る。
装置は、それぞれｎ個のＰＭＯＳトランジスタならびに
ＮＭＯＳトランジスタを測定対象として、前記ＰＭＯＳ
トランジスタのソースを電源側に対して共通接続し、ゲ
ートを入力端子に共通接続してドレインを出力端子に共
通接続するとともに、前記ＮＭＯＳトランジスタのソー
スを接地電位に対して共通接続し、ゲートを前記入力端
子に共通接続してドレインを前記出力端子に共通接続
し、前記入力端子に入力される所定のレベル信号を介し
て、前記ｎ個のＰＭＯＳトランジスタならびにＮＭＯＳ
トランジスタに対応する各リーク電流を測定し、当該測
定リーク電流をｎにより除算して、対応するＭＯＳトラ
ンジスタの平均リーク電流を求めることを特徴としてい
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例における被測
定対象のＭＯＳトランジスタの配列を示す図である。図
１に示されるように、本実施例においては、それぞれｎ
個（ｎは正整数）のＰＭＯＳトランジスタ１−１、１−
２、……、１−ｎと、同じくｎ個のＮＭＯＳトランジス
タ２−１、２−２、……、２−ｎが電源電圧と接地電位
との間に配列されている。
定対象のＭＯＳトランジスタの配列を示す図である。図
１に示されるように、本実施例においては、それぞれｎ
個（ｎは正整数）のＰＭＯＳトランジスタ１−１、１−
２、……、１−ｎと、同じくｎ個のＮＭＯＳトランジス
タ２−１、２−２、……、２−ｎが電源電圧と接地電位
との間に配列されている。
【００１１】図１において、ＰＭＯＳトランジスタ１−
１、１−２、……、１−ｎは、ソースが電源（ＶDD）に
共通接続され、ゲートは共通接続されて入力端子５１に
接続されており、ドレインは共通接続されて出力端子５
３に接続されている。また、ＮＭＯＳトランジスタ２−
１、２−２、……、２−ｎは、ソースが接地電位に対し
て共通接続され、ゲートは共通接続されて入力端子５２
に接続されており、ドレインは共通接続されて出力端子
５３に接続されている。従って、全ＭＯＳトランジスタ
のドレインは共通接続されて出力端子５３に連結されて
いる。
１、１−２、……、１−ｎは、ソースが電源（ＶDD）に
共通接続され、ゲートは共通接続されて入力端子５１に
接続されており、ドレインは共通接続されて出力端子５
３に接続されている。また、ＮＭＯＳトランジスタ２−
１、２−２、……、２−ｎは、ソースが接地電位に対し
て共通接続され、ゲートは共通接続されて入力端子５２
に接続されており、ドレインは共通接続されて出力端子
５３に接続されている。従って、全ＭＯＳトランジスタ
のドレインは共通接続されて出力端子５３に連結されて
いる。
【００１２】なお、図１においては、リーク電流を測定
する電流計等が明示されていないが、本発明の主眼は被
測定対象のＭＯＳトランジスタの回路配置にあり、動作
説明上必ずしも必要としないため省略している。
する電流計等が明示されていないが、本発明の主眼は被
測定対象のＭＯＳトランジスタの回路配置にあり、動作
説明上必ずしも必要としないため省略している。
【００１３】今、入力端子５１および５２に、それぞれ
“Ｌ”レベルの信号を入力すると、ＰＭＯＳトランジス
タ１−１、１−２、……、１−ｎは全てオン状態とな
り、ＮＭＯＳトランジスタ２−１、２−２、……、２−
ｎは全てオフ状態となる。この状態において、ＰＭＯＳ
トランジスタ側からＮＭＯＳトランジスタ側のソースに
流入する電流を測定する。この測定された電流をｎによ
り除算した電流値が、ＮＭＯＳトランジスタ１個分のソ
ースに流れる平均リーク電流ＩDDN である。
“Ｌ”レベルの信号を入力すると、ＰＭＯＳトランジス
タ１−１、１−２、……、１−ｎは全てオン状態とな
り、ＮＭＯＳトランジスタ２−１、２−２、……、２−
ｎは全てオフ状態となる。この状態において、ＰＭＯＳ
トランジスタ側からＮＭＯＳトランジスタ側のソースに
流入する電流を測定する。この測定された電流をｎによ
り除算した電流値が、ＮＭＯＳトランジスタ１個分のソ
ースに流れる平均リーク電流ＩDDN である。
【００１４】同様に、ＰＭＯＳトランジスタ側からＮＭ
ＯＳトランジスタ側のゲートに流入する電流を測定し、
その測定された電流をｎにより除算した電流値が、ＮＭ
ＯＳトランジスタ１個分のゲートに流れる平均リーク電
流ＩILである。更に、ＮＭＯＳトランジスタ側のソース
からＰＭＯＳトランジスタ側のソースに流入する電流を
測定し、その測定電流値をｎにより除算した電流値が、
ＭＯＳトランジスタ１段分音の平均電源間リーク電流Ｉ
ODL である。
ＯＳトランジスタ側のゲートに流入する電流を測定し、
その測定された電流をｎにより除算した電流値が、ＮＭ
ＯＳトランジスタ１個分のゲートに流れる平均リーク電
流ＩILである。更に、ＮＭＯＳトランジスタ側のソース
からＰＭＯＳトランジスタ側のソースに流入する電流を
測定し、その測定電流値をｎにより除算した電流値が、
ＭＯＳトランジスタ１段分音の平均電源間リーク電流Ｉ
ODL である。
【００１５】次に、入力端子５１および５１により、そ
れぞれ“Ｈ”レベルの信号を入力すると、ＰＭＯＳトラ
ンジスタ１−１、１−２、……、１−ｎは全てオフ状態
となり、ＮＭＯＳトランジスタ２−１、２−２、……、
２−ｎは全てオン状態となる。この状態において、電源
からＰＭＯＳトランジスタ側のソースに流入する電流を
測定し、その測定された電流をｎにより除算した電流値
が、ＰＭＯＳトランジスタ１個分のソース電流の平均リ
ーク電流ＩDDP である。同様に、電源からＰＭＯＳトラ
ンジスタ側のゲートに流入する電流を測定し、その測定
された電流をｎにより除算した電流値が、ＰＭＯＳトラ
ンジスタ１個分のゲートに流れる平均リーク電流ＩIHで
ある。更に、ＰＭＯＳトラジスタ側のソースからＮＭＯ
Ｓトランジスタ側のソースに流入する電流を測定し、そ
の測定された電流をｎにより除算した電流値が、ＭＯＳ
トランジスタ１段の平均電源間リーク電流ＩODH であ
る。
れぞれ“Ｈ”レベルの信号を入力すると、ＰＭＯＳトラ
ンジスタ１−１、１−２、……、１−ｎは全てオフ状態
となり、ＮＭＯＳトランジスタ２−１、２−２、……、
２−ｎは全てオン状態となる。この状態において、電源
からＰＭＯＳトランジスタ側のソースに流入する電流を
測定し、その測定された電流をｎにより除算した電流値
が、ＰＭＯＳトランジスタ１個分のソース電流の平均リ
ーク電流ＩDDP である。同様に、電源からＰＭＯＳトラ
ンジスタ側のゲートに流入する電流を測定し、その測定
された電流をｎにより除算した電流値が、ＰＭＯＳトラ
ンジスタ１個分のゲートに流れる平均リーク電流ＩIHで
ある。更に、ＰＭＯＳトラジスタ側のソースからＮＭＯ
Ｓトランジスタ側のソースに流入する電流を測定し、そ
の測定された電流をｎにより除算した電流値が、ＭＯＳ
トランジスタ１段の平均電源間リーク電流ＩODH であ
る。
【００１６】次に、入力端子５１に“Ｈ”レベル、入力
端子５２に“Ｌ”レベルの信号を入力すると、全てのＭ
ＯＳトランジスタがオフの状態となる。この状態におい
て、出力端子から接地電位に流入する電流を測定し、そ
の測定電流値をｎにより除算した電流値がＭＯＳトラン
ジスタ１段の平均リーク電流ＩOZLである。同様に、出
力端子５３から電源（ＶDD）に流入する電流を測定し、
その測定された電流値をｎにより除算した電流値が、Ｍ
ＯＳトランジスタ１段の平均出力リーク電流ＩOZH であ
る。
端子５２に“Ｌ”レベルの信号を入力すると、全てのＭ
ＯＳトランジスタがオフの状態となる。この状態におい
て、出力端子から接地電位に流入する電流を測定し、そ
の測定電流値をｎにより除算した電流値がＭＯＳトラン
ジスタ１段の平均リーク電流ＩOZLである。同様に、出
力端子５３から電源（ＶDD）に流入する電流を測定し、
その測定された電流値をｎにより除算した電流値が、Ｍ
ＯＳトランジスタ１段の平均出力リーク電流ＩOZH であ
る。
【００１７】上述のように、被測定対象のＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタの数を、それぞれ
ｎ個とすることにより、リーク電流の測定値は、個々の
ＭＯＳトランジスタのリーク電流のｎ倍となるため、リ
ーク電流測定用の電流計の精度との関連においても、リ
ーク電流の測定精度は十分に改善される。
ンジスタおよびＮＭＯＳトランジスタの数を、それぞれ
ｎ個とすることにより、リーク電流の測定値は、個々の
ＭＯＳトランジスタのリーク電流のｎ倍となるため、リ
ーク電流測定用の電流計の精度との関連においても、リ
ーク電流の測定精度は十分に改善される。
【００１８】次に、本発明の第２の実施例について説明
する。
する。
【００１９】図１は本発明の第２の実施例における被測
定対象のＭＯＳトランジスタの配列を示す図である。図
２に示されるように、本実施例においても、それぞれｎ
個のＰＭＯＳトランジスタ３−１、３−２、……、３−
ｎと、同じくｎ個のＮＭＯＳトランジスタ４−１、４−
２、……、４−ｎが電源電圧と接地電位との間に配列さ
れている。本実施例と前述の第１の実施例との相違点
は、第１の実施例においては、入力端子として、入力端
子５１および５２の二つの入力端子を設けていたのに対
して、本実施例においては、両者の合体させて１入力端
子としていることである。なお、リーク電流の測定方法
については、第１の実施例の場合と同様であるが、前述
のリーク電流ＩOZH およびＩOZL の測定は不可能であ
る。動作説明については、第１の実施例の場合と重複す
るので説明は省略する。
定対象のＭＯＳトランジスタの配列を示す図である。図
２に示されるように、本実施例においても、それぞれｎ
個のＰＭＯＳトランジスタ３−１、３−２、……、３−
ｎと、同じくｎ個のＮＭＯＳトランジスタ４−１、４−
２、……、４−ｎが電源電圧と接地電位との間に配列さ
れている。本実施例と前述の第１の実施例との相違点
は、第１の実施例においては、入力端子として、入力端
子５１および５２の二つの入力端子を設けていたのに対
して、本実施例においては、両者の合体させて１入力端
子としていることである。なお、リーク電流の測定方法
については、第１の実施例の場合と同様であるが、前述
のリーク電流ＩOZH およびＩOZL の測定は不可能であ
る。動作説明については、第１の実施例の場合と重複す
るので説明は省略する。
【００２０】
【発明の効果】以上説明したように、本発明は、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタのオン／オフを
分離することにより、これらのＰＭＯＳトランジスタと
ＮＭＯＳトランジスタのリーク電流を精度よく測定する
ことが可能となり、製造プロセス設計時における設計基
準の判定を十分に行うことができるという効果がある。
ＳトランジスタとＮＭＯＳトランジスタのオン／オフを
分離することにより、これらのＰＭＯＳトランジスタと
ＮＭＯＳトランジスタのリーク電流を精度よく測定する
ことが可能となり、製造プロセス設計時における設計基
準の判定を十分に行うことができるという効果がある。
【図１】本発明の第１の実施例における被測定対象のＭ
ＯＳトランジスタの配列を示す図である
ＯＳトランジスタの配列を示す図である
【図２】本発明の第２の実施例における被測定対象のＭ
ＯＳトランジスタの配列を示す図である
ＯＳトランジスタの配列を示す図である
【図３】従来例を示す回路図である。
１−１〜１−ｎ、３−１〜３−ｎ、５、６ ＰＭＯＳ
トランジスタ ２−１〜２−ｎ、４−１〜４−ｎ、７、８ ＮＭＯＳ
トランジスタ ９ 電源 １０ 電圧計 １１〜１４ 電流計 １５ スイッチ
トランジスタ ２−１〜２−ｎ、４−１〜４−ｎ、７、８ ＮＭＯＳ
トランジスタ ９ 電源 １０ 電圧計 １１〜１４ 電流計 １５ スイッチ
Claims (2)
- 【請求項１】 それぞれｎ（正整数）個のＰＭＯＳトラ
ンジスタならびにＮＭＯＳトランジスタを測定対象とし
て、前記ＰＭＯＳトランジスタのソースを電源側に対し
て共通接続し、ゲートを第１の入力端子に共通接続して
ドレインを出力端子に共通接続するとともに、前記ＮＭ
ＯＳトランジスタのソースを接地電位に対して共通接続
し、ゲートを第２の入力端子に共通接続してドレインを
前記出力端子に共通接続し、前記第１および第２の入力
端子に入力される所定のレベル信号を介して、前記ｎ個
のＰＭＯＳトランジスタならびにＮＭＯＳトランジスタ
に対応する各リーク電流を測定し、当該測定リーク電流
をｎにより除算して、対応するＭＯＳトランジスタの平
均リーク電流を求めることを特徴とする半導体リーク電
流測定回路。 - 【請求項２】 それぞれｎ個のＰＭＯＳトランジスタな
らびにＮＭＯＳトランジスタを測定対象として、前記Ｐ
ＭＯＳトランジスタのソースを電源側に対して共通接続
し、ゲートを入力端子に共通接続してドレインを出力端
子に共通接続するとともに、前記ＮＭＯＳトランジスタ
のソースを接地電位に対して共通接続し、ゲートを前記
入力端子に共通接続してドレインを前記出力端子に共通
接続し、前記入力端子に入力される所定のレベル信号を
介して、前記ｎ個のＰＭＯＳトランジスタならびにＮＭ
ＯＳトランジスタに対応する各リーク電流を測定し、当
該測定リーク電流をｎにより除算して、対応するＭＯＳ
トランジスタの平均リーク電流を求めることを特徴とす
る半導体リーク電流測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465491A JPH0541436A (ja) | 1991-08-05 | 1991-08-05 | 半導体リーク電流測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465491A JPH0541436A (ja) | 1991-08-05 | 1991-08-05 | 半導体リーク電流測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541436A true JPH0541436A (ja) | 1993-02-19 |
Family
ID=16328105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19465491A Pending JPH0541436A (ja) | 1991-08-05 | 1991-08-05 | 半導体リーク電流測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008281405A (ja) * | 2007-05-09 | 2008-11-20 | Toyota Motor Corp | 半導体装置のリーク電流検査装置および検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169683A (en) * | 1981-04-13 | 1982-10-19 | Nec Corp | Measuring device for electric current consumption |
| JPH0296345A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electron Corp | 半導体集積回路装置 |
-
1991
- 1991-08-05 JP JP19465491A patent/JPH0541436A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169683A (en) * | 1981-04-13 | 1982-10-19 | Nec Corp | Measuring device for electric current consumption |
| JPH0296345A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electron Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008281405A (ja) * | 2007-05-09 | 2008-11-20 | Toyota Motor Corp | 半導体装置のリーク電流検査装置および検査方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981117 |