1221292 玖、發明說明： 【發明所屬之技術領域】 相關申請案對照 本發明係以於2002年9月13日向日本專利局提出申請 5之曰本專利申請案第2002-268315號案為基礎並且主張該 案之優先權的利益，該案的整個内容係被併合於此中作為 參考。 發明領域 本發明係大致有關於非依電性半導體記憶體裝置，更 10特別地，係有關於一種在其中之一記憶體細胞陣列係被分 割成數個區塊的非依電性半導體記憶體裝置。 t先前技術3 發明背景 當資料要被寫入到快閃記憶體時，高電位係被施加到 15 記憶體細胞的閘極和沒極，藉此把通道熱電子注入到辩浮 閘極。被施加到該記憶體細胞之汲極的電位在考量資料寫 入的速度時最好係被設定為儘可能高的電位。然而，如果 這電位係太而的話，汲極擾亂係發生於未被選擇的記憶體 細胞。這引致電荷損失，即，被捕捉在懸浮閘極的電子係 戍漏。被施加到邊沒極的電位因此應被設定在一預定的範 圍之内。 在習知的快閃記憶體中’如此的汲極電位係由一升壓 器電路與一調整器電路設定到一預定的位準。由於位元線 的長度係與快閃記憶體的尺寸一起增加，由位元線電阻所 5 弓丨致的電位降在電錢行通過位元線時係愈益變得顯著。 這是主要地非常接近該等位元線的端點。這使得要在相關 於所有該等記憶體細胞之寫人運作之時把該汲極電位設定 於一預定範圍之内是困難的。 為了避免這問題，由與本申請案相同之申請人提出申 請之日本專利申請案第2001_303709號案根據決定被存取 之記憶體細胞之位置的位址訊號來調整一個由調整器電路 所调整的電位，藉此把該汲極電位設定到一預定範圍之 内。该調整器電路藉著串聯連接之電容器的使用來把一個 由升壓器電路所產生的升壓電位分割，並且根據該被分割 之電位與一參考電位的比較來調整該輸出電位（汲極電 位）。該等電容器的電容係根據該等位址訊號來被控制，藉 此根據該等位元線上的位置（即，位址位置）來調整該輸出電 位0 相關習知技術(專利文件1)的進一步例子調整一電位， 資料係藉著該電位來被寫入。 [專利文件1] 曰本專利申請案公告第11_297086號案。 在像快閃記憶體般的半導體記憶體裝置中，一記憶體 細胞陣列係經常被分割成數個區塊。成區塊的如此分割能 夠降低位元線與字線的負載，提供高速資料存取的優點。 在多區塊結構中，通常僅一組升壓器電路與調整器電路係 被提供，而且該調整器電路的輸出係被供應到在每一個區 塊内的每一個記憶體細胞。在如此的情況中，從該調整器 1221292 電路到記憶體細胞的距離與位址沒有直接關係。由於這 樣，在以上所述之專利申請案中所揭露的技術在一記憶體 細胞陣列被分割成區塊的情況下係不適當地運作。 據此，係需要一種非依電性半導體記憶體裝置，在該 5 非依電性半導體記憶體裝置中，縱使在一記憶體細胞陣列 被分割成數個區塊時，不管記憶體細胞的位置，一固定的 貧料-寫入電位係被供應到該等記憶體細胞。 【發明内容】 發明概要 10 本發明之大致目的是為提供一種實質上避免由習知技 術之限制與缺點所引致之一個或多個問題的非依電性半導 體記憶體裝置。 本發明之特徵與優點將會被呈現在後面的描述，而部 份將會由於該描述與該等附圖而變得清楚了解，或者可以 15 藉著本發明之根據在該描述中所提供之教示的實施而獲 悉。本發明之目的與其他特徵和優點將會由一特別地在該 說明書中以如此完整、清楚、簡明、及準確的名詞指出俾 可使熟知此項技術之人仕能夠實施本發明的非依電性半導 體記憶體裝置實現與達成。 20 為了根據本發明之目的來達成這些與其他優點，本發 明提供一種非依電性'半導體記憶體裝置，該非依電性半導 體記憶體裝置包括數個各具有一非依電性記憶體細胞陣列 的區塊，及一個把一規劃電位供應到該非依電性記憶體細 胞陣列的規劃電位產生電路，其中，該規劃電位產生電路 7 1221292 根據一個選擇該等區塊中之一者的第一位址訊號和一個表 示在該等區塊中之該一者中之一寫入-存取記憶體細胞之 位置的第二位址訊號來調整該規劃電位。 以上所述的非依電性半導體記憶體裝置根據該辨認一 5 區塊的第一位址訊號和該指出在該被辨認之區塊中之一寫 入-存取記憶體細胞之位置的第二位址訊號來調整該規劃 電位。據此，從該調整器到每一個記憶體區塊的距離與每 一個記憶體區塊的定址結構係對根據該等位址訊號調整該 規劃電位之目的加以考慮。這樣係提供適當的規劃電位相 10 對於在每一個記憶體區塊之内之每一個記憶體細胞位置來 被產生。 本發明之其他目的與進一步的特徵將會由於後面配合 該等附圖的詳細說明而變得清楚了解。 圖式簡單說明 15 第1圖是為本發明之非依電性半導體記憶體裝置的方 塊圖， 第2圖是為一顯示本發明之規劃-電位調整電路與一規 劃-電位產生電路之實施例的圖不； 第3圖是為一顯示調整器之例子的電路圖； 20 第4圖是為一顯示四個由一記憶體細胞陣列分割之區 塊之結構的方塊圖； 第5圖是為一顯示在第4圖之結構中所使用之規劃-電 位調整電路之例子的電路圖；及 第6圖是為一顯示在第5圖中所示之邏輯電路之輸入與 8 輸出的邏輯值表。 【’貞 ^ 較佳實施例之詳細說明 在後面本發明的實施例將會配合該等附圖來作說明。 第1圖疋為本發明之非依電性半導體記憶體裝置 塊圖。 第1圖的非依電性半導體記憶體裝置1G包括_狀態_控 制電路11、-輪入/輸出緩衝器12、一位址問i3、— 乂解: 器14、-Y解碼器15、一細胞陣列16、一γ·7、—資料問 18、-規劃-電位產生電路19、一抹除_電位產生電路2〇、— 晶片-致能/輪致能電路21、—區段抹除電路22、及一規 劃-電位調整電路23。 ' 該狀態-控制電路11接收一寫入-致能訊號贾£、一曰 曰曰乃· 致能訊號CE、資料訊號DQO到1)(^5等等作為來自該裝置外 部的控制訊號，並且根據該等控制訊號來運作如一狀態機 器，藉此控制該非依電性半導體記憶體裝置1〇之每一個部 份的運作。 该輸入/輸出緩衝器12從該裝置外部接收資料dq〇到 DQ15,並且把被接收的資料供應到該狀態_控制電路和該資 料閂18。該位址閃π閃鎖從該裝置外部供應的位址訊號 ADD，並且把這些位址訊號供應到該X解碼器X與該γ解碼 器15。該X解碼器14把從該位址閃13供應的位址解碼，並且 響應於解碼結果來作動一被設置於該細胞陣列16中的字 線。該Y解碼器15把從該位址閃13供應的位址解碼，並且響 應於解碼結果來控制該Yff117，藉此選擇地從該細胞陣列16 的位7L線擷取資料以供傳輸到該資料閃丨8。 、、、田胞陣列16包括一記憶體細胞電晶體陣列、字線、 —_ Λ等等，並且把資料儲存於每一個記憶體細胞電晶 ";資料°貝取之時，資料係從由該被作動之字線所選擇 的記憶體細胞讀取，並且被供應到該等位元線。於規劃與 抹除之時，字線與位元線係被設定到適於個別之運作的電 藉此把電荷注入到記憶體細胞内或者從記憶體細胞移 t。雖然未明示地在第j中顯示，該細胞陣列16係由數個 區塊構成’而且像X解碼器14與Y解竭器15般的週邊電路组 件亦在逐個㈣祕礎下被設置。 電路 為貝料卩_118把__參考細胞的參考電流與—個根據由該 解瑪器15與該X解碼器14所作用之選擇來從該細胞陣列 1峨應的資料電流伽較。雜係提供f料之是否為_ 的感應。被感應的資料係被供應到該輸人/輸出緩衝器⑵乍 =取資料。此外，-規劃運作或—抹除運作的驗證檢查 表:由把H紐參考細胞或—抹除驗證參考細胞的 多考電流與-個根據由該γ解竭器15與該x解碼器所作 用之選擇來從該細胞陣列16供應的資料電流作比較來被執 十了。 該規劃電位產生電路19係在該狀態控制電路n的控 位下^俾可產生-規劃電位(即，在規劃中使用的升壓電 1 )。該規劃電位係被使用來驅動該χ解碼器14與該γ解碼号 15，藉此根據從該輸入/輸出緩衝器12供應到該資 1221292 寫入資料來執行該細胞陣列16的資料_寫入運作。該抹除_ 電位產生電路2 〇於抹除運作之時產生一個要被供應到字線 與位兀線的抹除電位。該抹除電位係被供應到該區段抹除 電路22。該區段抹除電路22在區段_指定的基礎下執行一抹 5 除運作。 該晶片·致能/輸出-致能電路21從該裝置外部接收一晶 片-致能訊號CE與一輸出-致能訊號0E作為控制訊號，並且 決定是否驅動該輸入/輸出緩衝器12與該細胞陣列16。 該規劃-電位調整電路23是為一個具本發明之特徵的 10電路，並且根據位址訊號ADD來產生一個傳輸到該規劃_ 電位產生電路19的規劃-電位調整訊號VPROG—ADJ。該規 劃-電位產生電路19根據該規劃-電位調整訊號 VPROG—ADJ來調整該規劃電位。 第2圖是為一顯示本發明之該規劃-電位調整電路23與 15 該規劃-電位產生電路19之實施例的圖示。 在第2圖的例子中，該細胞陣列16係被分割成兩個區 塊，即，細胞陣列16A與細胞陣列16B。該細胞陣列16A包 括記憶體細胞組16A-0到16A-3及一區段-冗餘記憶體細胞 組16A-R。該細胞陣列16B包括記憶體細胞組16B-0到16B-3 20 及一區段冗餘記憶體細胞組16B-R。 細胞陣列16A和16B的位元線係分別經由閘38和39來 連接到一調整器31。該等閘38和39係藉著位址訊號之最高 有效位元A23的使用來被控制。當該位元A23是為HIGH 時，該閘38開啟，而當該位元A23是為LOW時，該閘39係 11 1221292 由反相器37開啟。 該調整器31是為該規劃-電位產生電路19的部份。該調 整器31係運作以致於當該升壓電位DPUMP係由該規劃-電 位產生電路丨9的升壓器電路（即，升壓-電位產生電路）19A 5產生時，一升壓電位DPUMP係調整到一預定電位。由該調 整器31所作用之如此的電位調整係由該由兩個位元組成的 規劃_電位調整訊號VPROG_ADJ(1:0)控制。 在第2圖的例子中，該規劃_電位調整電路23包括規劃_ 電位調整單元32和33、閘35和36、及一反相器34。該等規 10劃電位調整單元32和33中之每一者產生該兩-位元規劃-電 位調整訊號VPR〇G_ADJ(1:0)。位址訊號的最高有效位元 A23選擇該等規劃-電位調整訊號VPR0G_ADJ(1:0)中之一 者。被選擇的規劃-電位調整訊號VPR〇G_ADJ(1:0)係被供 應到該調整器31。 15 第3圖是為一顯示該調整器31之例子的電路圖。 第3圖的調整器31包括一差動放大器41、一電晶體42、 一電容器43、電晶體44至47、電容器（MOS電容)48到51、 反相器52到55、NAND電路56到59、及一反相器60。該差 動放大器41係由該由升壓器電路19A所產生的升壓電位 2〇 DPUMP供以電力，並且係響應於在節點N1之電位與參考電 位VREFD之間的差來產生一規劃電位VPROG。更詳細地， 當該節點N1的電位係比該參考電位VREFD低時，該規劃電 位VPROG被提升，而當該節點N1的電位係比該參考電位 VREFD高時，該規劃電位VPROG被降低。該節點N1的電位 12 1221292 係相等於該規劃電位VPR〇G之由該電容器43所分割的一 部伤。如上所述的控制因此把該規劃電位VpR〇G調整成一 預定電位。 節點N1的電位係由該電容器43的電容對該等電容器48 5到51中之被選擇之一者的電容的比率來被決定。據此，要 藉由選擇該等電容器48到51中之一者來控制該規劃電位 VPROG的位準是有可能的。 在這例子中，電容器48和49或電容器5〇和51係根據該 等位址訊號的最高有效位元A23來被選擇。如果該位址位元 10 A23是為HIGH的話，例如，該等電容器佔和仍係被選擇。 如配合第2圖所描述，當該位址位元23是為則贈，該細 胞陣列16A係連接到該調整器31。因此，在這情況中，該等 電容器48和49係連接到該細胞陣列1 6a。 該兩-位元規劃-電位調整訊號vpR〇G一ADJ〇 :〇)控制 15該等電晶體44和45的導通/非導通狀態俾可控制該等^容 器48和49中之每-者的被選擇/未被選擇狀態。該規畫卜電位 調整訊號VPROG—ADJ(1 :〇)係對應於用以選擇該等記憶體 細胞組16A-0到16A-3的兩位元位址訊號。當該記憶體細胞 組16A-0被選擇寫入時，該規劃_電位調整訊號 20 VPROG一ADJ(1:0)是為(0,0) ’當該記憶體細胞組慰]被選 擇寫入時，該規劃-電位調整訊號vpR〇G一ADJ(1:〇)是為 (0，1)，當該記憶體細胞組16A-2被選擇寫入時，該規劃一電 位調整訊號VPROG—ADJ(l:〇)是為（1，〇)，而當該記憶體細胞 組16A-3被選擇寫入時，該規劃-電位調整訊號 13 1221292 VPROG_ADJ(1:〇)是為（1，1)。此外，當該區段-冗餘記憶體 細胞組16A-R被選擇時，該規劃-電位調整訊號 VPROG一ADJ(1:0)亦被設定為（1，1)。這樣，串聯連接到該電 容器43之電容的電容係被改變俾可控制節點N1的電位，藉 5 此調整該規劃電位VPROG。 在第2圖中，該等記憶體細胞陣列16A和16B係分別被 定位與該調整器31相隔由距離L1與距離L2所代表之個別的 距離。該調整器31因此需要提供不同的規劃電位來反映在 距離上的差異。為了這目的，當該位址位元A23是為HIGH 10時，該等電容器48和49係為了該細胞陣列16A來被選擇，而 當該位址位元A23是為LOW時，該等電容器50和51係為了 該細胞陣列16B來被選擇。 在第2圖的例子中，該等規劃—電位調整單元32和33係 分別為了該等細胞陣列16A和16B來被設置。這是保證在該 15等細胞陣列16A和i6B之間之不同的位址結構能夠被適當 地處理。例如，會有的情況為一位址(〇,〇)係被指定給在該 細胞陣列16A中之最近位置的記憶體細胞組16八-〇而一位址 (0,0)係被指定給在該細胞陣列16B中之最遠位置的記憶體 細胞組16B-3。即使在如此的情況中，對應於該細胞陣列16B 20的規劃—電位調整單元33會運作相關之位址位元的邏輯來 產生適合該細胞陣列16B之位址結構的規劃_電位調整訊號 VPR〇G—ADJ(1:0) 〇 第4圖是為一顯示四個從一記憶體細胞陣列分割之區 塊之結構的方塊圖。 14 1221292 在第4圖中，該記憶體細胞陣列係被分割成四個區塊， 即，細胞陣列16A至16D。在該四個區塊的中央，該規劃_ 電位產生電路19係被定位。由該規劃-電位產生電路19所產 生的規劃電位VPROG係供應到該等個別之區塊的γ閘17A 5至17D。如在第4圖中所示，當該等位址訊號之兩個對應的 位元A21和A20分別是為(〇,〇)、（〇，1)、（1，0)、與（1，1)時，該 細胞陣列16A的記憶體細胞組16A-0到16A-3係被選擇。當 該等位址訊號之兩個對應的位元A21和A20分別是為 (1，1)、（1，0)、（〇，1)、與(〇,〇)時，該細胞陣列16B的記憶體細 10胞組16B-0到16B-3係被選擇。由於該細胞陣列16A與該細胞 陣列16B具有不同的位址結構，該規劃_電位調整電路23就 個別的細胞陣列來說必須供應不同的規劃_電位調整訊號 VPROG—ADJ(1:〇) 〇 第5圖是為一顯示在第4圖之結構中所使用之規劃_電 15位調整電路23之例子的電路圖。如在第2圖中所示，該規劃 -電位調整電路23可以藉著該等規劃_電位調整單元32和33 的使用來分別產生供該等細胞陣列16A和16B用的該等規 劃-電位調整訊號VPR〇G-ADJ(1:〇)。與這不同，在第5圖中 所不的結構藉著單一電路的使用來達成所有必要的邏輯運 2〇 作，包括冗餘選擇的運作。 第5圖的規劃-電位調整電路23包括一nanD閘71、反相 器72到78、PMOS電晶體79到90、和丽OS電晶體91到103。 該規劃-電位調整電路23接收該等位址訊號的兩個位元A20 和A21 ’並且輸出該兩-位元規劃-電位調整訊號 15 1221292 VPR0G_ADJ(1:0)。該反相器77的輸出是為一個對應於該位 址位元A21的規劃-電位調整訊號VPR0G_ADJ(1)，而該反 相器78的輸出是為一個對應於該位址位元A20的規劃-電位 調整訊號VPROG_ADJ(0)。該規劃-電位調整訊號 5 VPROG—ADJ(l)與該規劃-電位調整訊號VPROG_ADJ(0)係 被置放在一起俾可被表示作為該兩-位元訊號 VPROG一ADJ(1:0)。 第6圖是為一顯示在第5圖中所示之邏輯電路之輸入與 輸出的邏輯值表。 10 如在第5和6圖中所示，除了該等位址訊號A20和A21之 外，一規劃指示訊號PGM、一冗餘指示訊號HIT、及該最高 有效位址位元A23係被輸入。該規劃指示訊號PGM在一規 劃運作被執行時變成HIGH。該冗餘指示訊號HIT在一冗餘 運作被執行時變成HIGH。該等電路輸出是為該兩-位元規 15 劃-電位調整訊號VPR〇G__ADJ(1:〇)。 如在第6圖中所示，如果該規劃指示訊號pGM是為表示 沒有規劃運作的LOW的話，該規劃-電位調整訊號 VPROG—ADJ(l:〇)是為（l，L)，不管其他訊號的訊號位準。 當一規劃運作被執行時，即，當該規劃指示訊號PGM是為 20 high時，該電路輸出係端示該冗餘指示訊號HIT與該位址 讯號A23的吼號位準而定來改變。如果該冗餘指示訊號Ηιτ 是為HIGH的話，該規劃_電位調整訊號vpR〇G—ADj(i:〇)是 為(H，H)，不管該位址訊號A23的訊號位準。這提供一規劃 電位VPRQG要由第3_調整㈣產生並且被供應到該等 16 1221292 被定位沿著如在第4圖中所示之位元線之延伸遠離該γ閘的 多餘區段16A-R和16B-R。 如果該冗餘指示訊號HIT是為LOW的話，該規劃-電位 調整訊號VPROG__ADJ( 1:0)係端視該位址訊號A23的訊號 5 位準而定來改變。如在第6圖中所示，如果該位址訊號A23 是為HIGH的話，該規劃-電位調整訊號VPR〇G_ADJ(1:0)是 為（A21，A20)。在第4圖中，當在該係響應於該訊號A23之 HIGH位準來被選擇之細胞陣列16A中的（A21，A20)分別是 為(0,0)、（0，1)、（1，〇)、和（1，1)時，該等記憶體細胞組16A-0 10到16A-3係被選擇。據此，一適當的規劃電位能夠藉由該調 整器31根據該正是（A21，A20)的規劃電位調整訊號 VPROG—ADJ( 1: 〇)來調整該規劃電位來被供應到這些記憶 體細胞組。 例如，最接近該Y閘17A的記憶體細胞組16A-0在 15 (A21，A20)是為(0,0)時係被選擇以供資料寫入。由於該規劃 電位調整訊號VPROG—ADJ(l:〇)在這情況中是為（〇,〇)，該 調整器31選擇該對應於該最接近之位置的規劃電位 VPROG。是為第二最接近該γ閘17A的記憶體細胞組16八_1 在(A21，A20)是為(oj)時係被選擇以供資料寫入。由於該規 20劃-電位調整訊號VPROG—ADJ(l:〇)在這情況中是為（〇，1)， 該調整器31選擇該對應於該第二最接近之位置的規劃電位 VPROG。 如果該冗餘指示訊號HIT是為LOW且該位址訊號A23 是為LOW的話，該規劃_電位調整訊號VPR〇G_ADJ(1:…變 17 1221292 成(A21B，A20B)，如在第6圖中所示，其是為(A21，A20)的顛 倒。在第4圖中’當在該係響應於該訊號A23之LOW位準來 被選擇之細胞陣列16B中的（A21，A20)分別是為（1，1)、 (1，0)、（0，1)、和（〇,〇)時，該等記憶體細胞組16Β·〇到16B-3 5係被選擇。據此’一適當的規劃電位能夠藉由根據該正是 、 (Α21，Α20)之顛倒的規劃-電位調整訊號VPR0G」VDJ( 1 :〇) . 來調整該規劃電位來被供應到這些記憶體細胞組。 例如，最接近該Y閘17B的記憶體細胞組16B-0在 (A21，A20)是為（1，1)時係被選擇以供資料寫入。由於該規劃 鲁 10 電位調整訊號VPROG—ADJ(1:0)在這情況中是為（〇,〇)，該 調整器31選擇該對應於該最接近之位置的規劃電仅 VPROG。是為第二最接近該γ閘17B的記憶體細胞組丨紐^ 在(A21，A20)是為（1，0)時係被選擇以供資料寫入。由於該姨^ 劃-電位調整訊號VPROG—ADJ( 1:0)在這情況中是為(〇, ！）， 15該調整器31選擇該對應於該第二最接近之位置的規劃電位 VPROG。 同樣的係應用於該等細胞陣列16C和16D的情況。該規 % 劃電位係以與該細胞陣列16A相同的形式來被產生給該細 胞陣列16C，而且係以與該細胞陣列16B相同的形式來被產 2〇 生給該細胞陣列16D。於在第4圖中所示的結構中，如果與 、 該調整器31的距離就細胞陣列16A與細胞陣列ι6Β來說是 · 相同的話，不必選擇在該調整器31中之電容器48和49或電 容器50和51。在如此的情況中，僅一組電容器（例如，電容 器48和49)會被提供。 18 1221292 這樣’本發明把從該調整器到每一個記憶體區塊的距 離及每~個記憶體區塊的定址結構加入考慮俾可根據該等 位址讯唬來調整該規劃電位。這提供一適當的規劃電位要 相對於在每一個記憶體區塊之内之每一個記憶體細胞位置 5 來被產生。 在以上所述的實施例中，區塊數目是為兩個或四個之 情況的說明係被提供。記憶體區塊的數目不受限於這些數 目。此外，四個記憶體細胞組(如果冗餘記憶體細胞組被包 括的活是為五個）被設置在每一個記憶體細胞區塊之内之 10情況的說明係被提供。記憶體細胞組的數目可以是為四以 外的任何數目，像五或者更多的數目般。在如此的情況中， 構成該規劃-電位調整訊號VPROG一ADJ之位元的數目可以 根據合意於電位調整的階級尺寸來被決定。即使記憶體細 胞組的數目是為十六，例如，總計四個寬階級的電位調整 15會足夠。如果這是實情的話，規劃-電位調整訊號 VPROG—ADJ之位元的數目係被設定為二。或者，當記憶體 細胞組的數目是為十六時，總計十六個窄階級的電位調整 會是合意的。如果這是實情的話，該規劃-電位調整訊號 VPROG_ADJ之位元的數目係被設定為四。 2〇 在以上所述的實施例中，該規劃-電位調整訊號 VPROG—ADJ係由η個位元構成，而該調整器31經由2n個調 整階級來執行規劃-電位調整。或者，選擇一個對應於該規 劃-電位調整訊號VPR〇G_ADJ之η個位元中之一者之電容 器的措施係被作成，藉此達成一規劃電位的η-階級調整。 19 1221292 此外，本發明不受限於這些實施例，但各式各樣的變 化與改變在沒有離開本發明的範圍下會被作成。 【圖式簡單說明】 第1圖是為本發明之非依電性半導體記憶體裝置的方 5 塊圖； 第2圖是為一顯示本發明之規劃-電位調整電路與一規 劃-電位產生電路之實施例的圖不， 第3圖是為一顯示調整器之例子的電路圖； 第4圖是為一顯示四個由一記憶體細胞陣列分割之區 10 塊之結構的方塊圖； 第5圖是為一顯示在第4圖之結構中所使用之規劃-電 位調整電路之例子的電路圖；及 第6圖是為一顯示在第5圖中所示之邏輯電路之輸入與 輸出的邏輯值表。 15 【圖式之主要元件代表符號表】 10 半導體記憶體裝置 19 規劃-電位產生電路 11 狀態-控制電路 20 抹除電位產生電路 12 輸入/輸出緩衝器 21 晶片-致能/輸出-致能 13 位址閂 電路 14 X解碼器 22 區段抹除電路 15 Y解碼器 23 規劃-電位調整電路 16 細胞陣列 WE 寫入-致能訊號 17 Y閘 CE 晶片-致能訊號 18 資料閂 DQ0至DQ15 資料訊號 20 1221292 ADD 位址訊號 19A 升壓器電路 OE 輸出-致能訊號 32 規劃_電位調整單元 VPROG_ADJ 規劃-電位調整 33 規劃-電位調整單元 訊號 35 閘 16A 細胞陣列 36 閘 16B 細胞陣列 34 反相器 16A-0 記憶體細胞組 41 差動放大器 16A-1 記憶體細胞組 42 電晶體 16A-2 記憶體細胞組 43 電容器 16A-3 記憶體細胞組 44 電晶體 16A-R 區段-冗餘記憶體細胞 45 電晶體 組 46 電晶體 16B-0 記憶體細胞組 47 電晶體 16B-1 記憶體細胞組 48 電容器 16B-2 記憶體細胞組 49 電容器 16B-3 記憶體細胞組 50 電容器 16B-R 區段-冗餘記憶體細胞 51 電容器 組 52 反相器 31 調整器 53 反相器 38 閘 54 反相器 39 閘 55 反相器 A23 最而有效位元 56 NAND電路 37 反相器 57 NAND電路 DPUMP 升壓電位 58 NAND電路 1221292 59 NAND電路 17A Y閘 60 反相器 17B Υ閘 VPROG 規劃電位 17C Υ閘 VREFD 參考電位 17D Υ閘 N1 節點 A20 位元 LI 距離 A21 位元 L2 距離 PGM 規劃指示訊號 16C 細胞陣列 HIT 冗餘指示訊號 16D 細胞陣列
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