TW486811B - Non-volatile memory and writing-in method of non-volatile memory - Google Patents

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Description

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五、發明説明（ 經濟部中央標準局員工消費合作社印裂 發明的 本發明係有關一種非揮發性記憶體及非揮發性記憶體之 寫入方去’主要利用於可電子性寫入與刪除之快閃記憶體 上的寫入判斷動作（寫入確認動作）。 先前技術 如圖24所示，快閃EEpR〇M(下稱簡稱快閃記憶體）之類 的非揮發性死憶體，其包含：擴散層，其係由源極和汲極 所構成；以及疊板結構，其包含浮動閘門和控制閘，其係 於源極和汲極間的半導體基板，藉由絕緣膜所形成。上述 控制閘與字元線連接，汲極與位元線（或數據傳輸線路 ( A line )連接，而源極與源線共通連接在一起。在窝入 動作方面，大致上分成兩型；FN隧穿（Tunnei)寫入型，其 係對控制閘施加18.丨V的高電壓，藉由上述閘絕緣膜由通 道對浮動閘門流去，使之存積電荷；以及通道熱電子 (Channel Hot Electron)型，其係利用在源極和汲極間流動 的電流產生的熱電子（hot electorn)，來使之存積於浮動閘 門。 本發明所欲解決之謀韻 本發明之研發人員先行研發出了多値方式的快閃記憶 體。在該多値記憶體上，必須做出記憶體臨限値（下稱Vth ) 分佈，該臨限値係在每個記憶格上，與2位元（4値）對應之 4個記憶體臨限値。進行之際，爲了確保資料保存之可靠 性，必須實施狹帶化處理，其係用來把分佈在一定範圍内 分別寫入之用。如圖25所示，爲了進行合乎狹帶化處理要 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 486811 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 求的動作，一次寫入動作之之臨限値的電壓的變化份△ vth，會藉由寫入脈衝（PULSE0〜5)來實施寫入動作和確認 動作，使之維持比上述各臨限値電壓間的差分更小；並且 以數次的寫入動作和確認動作使記憶格的Vth達到所希望 的臨限値電壓。 在本發明完成後，經過調查發現，在特開平9_5 5092號 公報、特開平7_73685號公報、美國專利號碼5,467,369、 特開平3 - 130995號公報、美國專利號碼，89/387,597等上， 已經存在寫入脈衝之電壓逐步增大或增加脈衝幅的非揮發 性記憶體。然而，在上述各先行之技術中，對於如下所述 心記憶格的存在並無記述，該記憶格係指偏離原本之記憶 體特性，發生突然寫入過剩現象者。 在進行Vth分佈設計之際，都充分考慮了各種依存係數 (因Vcc、溫度、寫入特性、删除特性、改寫所產生的劣化） t寬裕度。然而，在記憶格不斷重複改寫時有某些記憶 格其了把發生偏離原本之死憶體特性或發生突然寫入過 剩現象。在本發明中’亦會有如上述之突發性現象，而一 旦刪除資料後，就會恢復原先之記憶體特性，且由於其再 現性低等緣故，因此該類記憶格就稱爲漂移。打…幻寫入 之記憶格，也被稱爲漂移格。在該類漂移格方面，一旦過 剩寫入的狀態被刪除，再度進行寫入後如其寫入爲正常 話，則被列爲良品組，而再度不良化後，其組就列爲「以 後不良」組；諸如此類的處理是有必要的。 上述漂移格由於其再現性低，經過一次刪除後有恢復正 -5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董） -- (請先閱讀背面之注意事項再填寫本頁) 訂 ^ 486811 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（3 ) 常的情形’但經過多次反覆寫入、刪除的動作後，卻也有 热法恢復原先性能的情形。有鑑於此，在考慮寫入時間和 不良發生率的情形下，把經過一次刪除後仍可恢復正常者 視爲良品，否則則列入不良組，並將之和別的組進行同樣 貝料的寫入動作；採用如此做法應該是頗爲合理的。然 而’把經過一次刪除後仍可恢復正常則視爲良品的情形， 仍然典法避免寫入時間變長，且把經過二次刪除後仍可恢 復正常者列入不良組的話，則會提高不良發生率。此外， 當判足爲不良組的情形，如採用在別的組進行再寫入方式 來補救的話’亦會產生增加用户負擔，使用不便的問題。 本發明的目的爲提供一種非揮發性記憶體及非揮發性記 憶體之寫入方法，其實現了安定的寫入動作。此外，本發 明的其他目的爲提供一種非揮發性記憶體及非揮發性記憶 體之寫入方法’其實現了縮短寫入時間，改善不良發生率 以及更佳的使用性。關於本發明的目的、其他目的以及新 性能特色’請參考本明細書的説明及附圖。 課題之解決手段 以下就本發明所揭示的具代表性的發明要點簡述如次。 本發明之非揮發性記憶體係具有對下述記憶資料進行電子 性寫入與刪除的功能，其包含複數個記憶元件。上述記憶 元件包含記憶資料且該記憶資料與浮動閘門中所存積的電 荷量對應。而該電荷量係存積於複數之字元線與複數之位 元線以及浮動閘門中。而上述浮動閘門係位於上述複數字 元線與複數之位元線的交點。上述非揮發性記憶體包含寫 -6 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 /297公[7 (請先閱讀背面之注意事項再填寫本頁) -裝- 、π ·線 486811 經濟部中央標準局員工消費合作社印製 A7 ________B7五、發明説明（4 ) 入控制電路，其係對上述記憶元件以既定的寫入量實施寫 入動作，並實施確認動作後，控制上述存積於浮動閘門之 電荷量。 上述寫入控制電路在開始進行窝入之際，實施至少一次 乃至複數次的搜尋寫入動作及與該動作對應之確認動作。 上述搜尋寫入動作之寫入量係設定比上述既定寫入量爲低。 以下就本發明所揭示的具代表性之其他發明要點簡述如 /入。本發明之非揮發性記憶體之窝入方法，係具有對下述 記憶資料進行電子性寫入與刪除的功能，其包含複數個記 憶疋件。上述記憶元件包含記憶資料且該記憶資料與浮動 閘門中所存積的電荷量對應。而該電荷量係存積於複數之 字元線與複數之位元線以及浮動閘門中。而上述浮動閘門 係位於上述複數字元線與複數之位元線的交點。 上述非揮發性尤憶體控制之窝入方法係進行如下動作控 制設定：在開始進行寫入之際，實施至少一次乃至複數次 的搜尋寫入動作及與該動作對應之確認動作；而上述搜尋 寫入動作之寫入量係設定比上述既定寫入量爲低。在進行 數次的搜尋寫入動作及與該動作對應之確認動作後，則實 施窝入動作（其係被設定爲既定寫入量）及與該動作對應之 確認動作。藉由上述確認動作，當判定臨限値電壓（其係與 上述記憶元件之浮動閘門之電荷量對應）達到所預期之臨限 値電壓時，則結束上述寫入動作。 圖式之簡要説明 圖1爲一實施例一説明圖，其用來説明與本發明有關之非 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 y 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） 486811 A7 B7 五、發明說明（5 揮發性記憶體之寫入方法。 圖2爲其他實施例一説明圖，其用來説明與本發明有關之 非揮發性記憶體之寫入方法。 圖3爲另一其他實施例一説明圖，其用來説明與本發明有 關之非揮發性記憶體之寫入方法。 圖4爲一特性圖，其用來説明與本發明有關之非揮發性記 憶體之寫入方法。 圖5爲一j争性圖 憶體之圃議特性圖如
憶體之 性圖 特性( 其用來説明與本發明有關之非揮發性記 其用來説明與本發明有關之非揮發性記 (請先閱讀背面之注意事項再填寫本頁) 裝 圖7爲一區塊圖 記憶體之一實施例 圖8爲一區塊圖 記憶體之一實施例 圖9爲一區塊圖 其係用來説明與本發明有關之非揮發性 其係用來説明與本發明有關之非揮發性 經濟部智慧財產局員工消費合作社印製 其係用來説明，與本發明有關之非揮發 性記憶體之記憶陣列柵之一實施例。 圖1 0爲一電路圖，其係顯示圖9之次區塊之一實施例。 圖1 1舄一 "I己憶晶體之實施例之概略元件結構剖面圖，且 該記憶晶體係與使用於與本發明有關之非揮發性記憶體 中0 圖1 2爲一記憶陣列之實施例的電路圖，該記憶陣列係以 與本發明有關之非揮發性記憶體之感知閂爲中心。 圖1 3爲一流程圖，其係用來説明與本發明有關之非揮發 8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ϋ n n ϋ ϋ 一OJ· aw MM I · mb aw μ·· t 486811 A7 B7 五 6 經濟部智慧財產局員工消費合作社印製 發明說明（ 性記除動作。 圖亍刪除動作時之臨限値的分佈圖。 '、？·ν 圖1 一整體流程圖，其係用來説明與本發明有關之非 揮發之寫入動作° 圖部份流程圖’其係用來説明與本發明有關之非 揮發#_|Ιι體之寫入動作。 圖17爲圖15、圖16進行寫入動作時之臨限値的分佈圖。 圖18爲圖15、圖16進行寫入動作時之臨限値的分佈圖。 圖1 9爲一部份流程圖，其係用來説明與本發明有關之非 揮發性檍體之讀出動作。 圖2 9進行讀出動作時之臨限値的分佈圖。 圖2 臨限値電壓分佈圖，其係用來説明與本發明有 關之己憶體之記憶狀態。 圖2 2爲記憶體裝置實施例之方塊圖，該記憶裝置係使用 與本發明有關之快閃記憶體。 圖23爲一整體電路方塊圖，其係用來説明與本發明有關 之半導體積體電路之其他實施例。 圖2 4爲用來説明快閃記憶體寫入動作的結構圖。 圖25爲一説明圖，其係説明，在本發明之前所研發出來 之快閃記憶體寫入方法的一例。 發明之實施型態 圖1係有關本發明有關之非揮發性記憶體之寫入方法實施 例。在居圖中顯示了··寫入電壓施加時間的累積（對數規 模）；記憶格的特性，其係顯示記憶格Vth的關係；以及與 9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · n l n n in an an 一口 T · I m i —II ϋ n ϋ I . f 486811 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（7 ) " 上述對應之寫入動作的脈衝波形。 在本實施例之非揮發性記憶體中，寫入動作以組爲單位 (把同一丰元線所連接的記憶元件視爲一單位），並利用FN 隧道(Tunnel)現象來進行。在本實施例中，採用的寫入方式 (施加脈衝時間乘方比方式），具有如下特徵：其係利用記 憶格之典型的寫入特性，在保有寫入電壓爲一定的同時， 凋整電壓I施加時間，使每次的寫入動作之記憶格之vth 値維持大約一定。亦即，施加寫入脈衝pulsei〜5…，其 使白圈所代表之每電壓施加之vth之變化份AVth大約爲同値。 上述AVtli，在進行施加時間的設計之際，充分考慮了各 種依存係數，藉由複數回的寫入動作使之達到目標値。然 而在不斷重複改寫時，有某些記憶格（漂移格），其可能 發生偏離原本之典型的記憶格（正常記憶格）特性或發生突 然窝入過剩現象。在本發明中，一旦有記憶格發生漂移寫 入動作，因其Vth超過目標値，因此會將之直接當成窝入 不良元件實施處理。 上述之施加脈衝時間之乘方比方式，乃僅考慮典型之記 憶格之寫入特性來實施△ Vth的控制，而對於具有過剩寫 入特性之漂移格則未列入考慮範圍。因此記憶格在窝入時 的到達電壓對脈衝幅和電壓產生依存，脈衝幅越小，或電 壓越小’則一次窝入動作所產生之臨限値電壓的變化△ Vth越小。亦即，即使具有過剩寫入特性者，如使其脈衝 幅或電壓變小，則可使其臨限値電壓變化接近典型記憶格 寫入特性下之△ Vth。然而，如把一次之△ Vth的變化份設 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 f -10 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公餐y 486811 Λ7
五、發明說明（8 ) 足爲4合上述漂移格（其具有上述過剩寫入特性）的話，則 典型記憶格之寫入次數將會變得很龐大，因此不符實際。 因此，想出了利用上述漂移格之上述過剩寫入特性，僅 在開始寫入時實施搜索寫入動作；該動作係爲了測試是否 具有過剩寫入特性而進行的寫入動作。在本實施例中，從 刪除狀怨到開始進行寫入動作之際，在電壓不變的狀態 下’實施搜索寫入動作；該動作係施加寫入脈衝PULSE 0 ’而該寫入脈衝係由N個細分成1 / N的脈衝幅所組成。在 上述搜索寫入動作，藉由N次的寫入動作，在典型記憶格 寫入特性下，使之產生如同上述△ Vth般之臨限値電壓的 變化。 因此，如上所述，在具有典型記憶格寫入特性的記憶格 方面，從删除狀態到開始進行寫入動作之際，首先會實施 N次的搜索寫入動作。其產生的反應爲，如同附有剖面線 之〇般，每Vth以些微的電壓，即以約相當於△ Vth / N的變 化量達到白色空點所示的Vth。其後，則藉由如上述之施 加脈衝時間乘方比方式，進行每△ Vth的變化控制。採用 此方法，則只在從删除狀態到開始進行寫入動作之際，插 入複數次的搜索寫入動作，因此對具有典型記憶格寫入特 性的記憶格，可避免實際之寫入時間的擴增。 在如上述之漂移格方面，藉由一次或複數次的搜索寫入 動作，使Vth符合目標値以内，可防範錯誤的發生。此 外，過剩的寫入特性並非固定不變的特性，因此一次的搜 索寫入動作，也有可能使Vth超過目標値，或雖經複數次 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) « ϋ ·ϋ 11 in I— ( ϋ 一口 t a —ϋ l_i eaB ·ϋ βκβ I # 經濟部智慧財產局員工消費合作社印製 486811 A7 B7 五、發明説明（ 9 經濟部中央標準局員工消費合作社印製 的搜索寫入動作，卻無法使Vth達到目標値；在下個施加 脈衝時間乘方比方式寫入動作上，超過目標値而導致錯 戌’像這樣的情形也可能發生。發生類似這類錯誤的場 口’如上述作法般，先實施一次刪去後再進行同樣的寫入 動作’如果再度不良則將之列爲不良組，接下來則改對其 他組進行窝入。 如採用本實施例所示之寫入方法，針對漂移格實施一次 或複數次的搜索寫入動作，而使Vth符合目標値的情形亦 有。整體而言，實現了安定的寫入動作，達成縮短寫入時 間、改善不良發生率和提昇使用性的目標。 圖2所示爲，與本發明有關之非揮發性記憶體之窝入方法 的另一實施例。在該圖中顯示了：寫入電壓施加時間的累 積（對數規模）；記憶格的特性，其係顯示記憶格Vth的關 係；以及與上述對應之寫入動作的脈衝波形。 在本實施例中，如上述般，從刪除狀態到開始進行寫入 動作之際，實施搜索窝入動作；在該動作上，使其寫入電 壓比施加脈衝時間乘方比方式之寫入電壓更低，且施加寫 入脈衝PULSE 0，而該寫入脈衝係由N個細分成1/N的脈衝 幅所組成。在上述搜索窝入動作方面，藉由N次的寫入動 作，在典型記憶格寫入特性下，使之產生如同上述Δνίΐι 般之臨限値電壓的變化。 圖3所Tjt爲，與本發明有關之非揮發性記憶體之寫入方法 的更多的另一實施例。在該圖中顯示了：寫入電壓施加時 間的累積（對數規模）；記憶格的特性，其係顯示記憶格vth (請先閱讀背面之注意事項再填寫本頁) 裝· 、π -12- 經濟部中央標準局員工消費合作社印製 五、發明説明（10 的關係’以及與上述對應之寫入動作的脈衝波形。 在本實施例中，如上述般，從删除狀態到開始進行寫入 動作之際，實施搜索寫入動作；在該動作上，使其寫入電 壓比後來之寫入電壓更低，且施加寫入脈衝PULSE 0，而 咸寫入脈衝係由N個細分成1/N的脈衝幅所組成。在上述搜 索寫入動作方面，藉由N次的寫入動作，在典型記憶格寫 入特性下’使之產生如同上述△ Vth般之臨限値電壓的變 化。此外’在後來之窝入動作方面，並非採取施加脈衝時 間乘方比方式，而是把寫入電壓和施加脈衝時間兩者（亦 即，把電壓和時間的乘數所決定）之寫入量以乘方比方式逐 步增加。 圖4爲一特性圖’該圖係用來説明與本發明有關之非揮發 性？己憶體之寫入方法。在該圖中以顯示了典型記憶格之寫 入特性和漂移記憶格之寫入特性。在圖1乃至圖3中的寫入 方法方面’從記憶格的刪除狀態（” i丨”）轉爲寫入狀態 (’▼ 1 0 ")之際’實施4次搜索寫入動作。在該搜索窝入動作 方面，如上述般，因降低脈衝幅和脈衝電壓，因此對典型 記憶格之每次Vth的變化是相當小的。 然而，對具有過剩寫入特性之漂移格來説，因上述搜索 寫入動作所產生的Vth變化値之大，幾乎可和一般寫入動 作上之△ Vth匹敵。譬如，3次的搜索寫入動作就可達到目 標之寫入狀態（” 1 0 π )。而對正常元件而言，在上述4次的 搜索寫入後，實施5次的一般寫入動作，可達到如上述般 之寫入狀態（” 1 0 ”）。再者，上述漂移格，僅對寫入動作呈 -13- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 、1Τ 486811 Λ7 五、發明說明（11 ) 見k剩’在資料的保存特性方面和正常元件並無差異。 圖5爲一特性圖，該圖係用來説明與本發明有關之非揮發 ，己憶體之寫入特性。該圖中顯示了，對初期分佈㈣除狀 毖）’ 5 ^ s施加寫入電壓後、i 〇 ^ s施加寫入電壓後、μ ^ $ 施加寫入電壓後，各臨限値分佈狀態。漂移寫入的分佈^係 與亡述寫入時間5 "、1〇 "、2〇 "相對應以平行移動方 式^:化。此現象所説明的事實是：漂移格之過剩寫入特性 可以藉由寫入時間來控制。利用該過剩寫入特性，在本實 施例中之搜索寫入動作上，把脈衝幅（即寫入時間）設定爲 比一般寫入之脈衝幅更小；如此亦可使漂移寫入特性和典 型圮憶格寫入特性般，實施可控制的寫入動作。 圖6爲一特性圖，該圖係用來説明與本發明有關之非揮發 性記憶體之寫入特性。在該圖之（A)(B)中分別顯示了臨限 値分佈··孩圖< (A)爲降低初期分佈（刪除狀態）之門檻電 壓分佈，以5 " s施加寫入電壓後的狀態；在該圖中則 爲，提昇初期分佈之門檻電壓分佈，以5 W施加寫入電壓 後的狀態。在漂移寫入分佈方面，如提高初期分佈，則可 降低漂移寫入的頻度。 如上所述，在上述之搜索窝入動作方面，譬如，讓圖2、 圖〇之實施例之寫入電壓比圖i的實施例的爲小，則可使一 次臨限値電壓的變化分佈幅度變小，最後使得因搜索窝入 來達到Vth目標値的機率更高，換言之，這可更加降 移不良發生率。 ^ 上述之漂移袼，在進行窝入之前會對電壓大小產生依 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格公釐' 486811 五、發明說明（12 ) 存，使漂移寫入的頻度降低 特性對施加於漂移格之電壓π# =和袼<過剩寫入 寫入現象的頻度升黑 產生味和 電壓的話，則對：；二述圖2、圖3之實施例般降低 對4格達到所預期之目標値的機率會 除般：在非揮發性記憶體之寫入方法方面，在從刪 除狀』馬取初的窝入動作之際，施加短脈衝幅之窝入脈 衝，孩脈衝係與典型記憶格窝入特性不調和。亦即，爲了 降低漂移之寫入頻度，而實施搜索寫入動作，來抑制漂移 寫入動作之到達電I;而該施搜索寫入動作，係把不符合 乘方比曲線的短脈衝幅之脈衝施加N次。然後，在緩和了 施加於記憶格之電壓之後，就轉移爲一般之乘方比施加方 式，實施對正常元件之縮短寫入時間和狹帶化的寫入動 作。 圖7所示爲，與本發明有關之非揮發性記憶體之一實施例 的£塊圖。在该圖的各電路區塊係以習知之半導體積體電 路之製造技術，在矽晶般之一個半導體基板上形成。 經濟部智慧財產局員工消費合作社印製 在本實施例中，爲了減少外部端字數，而也採取了指令 和X (行）位址訊號，該指令係藉由資料端子I /〇( 〇〜7 )來指 定動作模式。亦即，透過輸出入缓衝器39所輸入的輸入訊 號，係藉由内部訊號線傳達到指命解碼器3 1、資料變換電 路2 0和補償電路4 0的位址記數器ACNT上。上述資料變換 電路20具有多工器（Multiplexer )的功能，除了原本的資料 變換動作之外，還可把上述X位址訊號，透過未在圖中顯 -15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 486811 Λ7 五 經濟部智慧財產局員工消費合作社印製 發明說明（ 13 ，提供給記憶陣列之x解碼器（x-DEC)1 的訊號線 13b 〇 上述位址記數器ACNT主要是用於對 把冗長保險絲電路上所記憶之不;广泉之補償。其係 ACNT上形成之丫位址比對，如爲：：和位址記數器 切掄邕箱您a r . 攻的話，則用補償電路 切換局預備的位兀線。位址記數器 、，、 ，^ ^ 丄即馬達成孩目的 <位址生成電路。對上述位址記數 、 、 _ 、 命ALNT，亦可由外部 ^子輸入先頭位址。然而，如上诚如 _L 、一 ^ 上迷叙，如同硬碟記憶體般 以字元線爲單位（Sector)進行讀/耷咕 7灯嘌/馬時，輸入上述Y位址之 先頭値的話並無意義。 在同-圖中，和X位址-樣，傳遞¥位址之訊號路徑也被 省略，其被傳遞到γ解碼器（Y_DEC)11並形成γ選擇訊 號。包括了分派上述輸入訊號在内的控制動作，是透過下 列訊號來實施的：供應給控制訊號輸入緩衝器及輸出入控 制電路3 8之控制訊號（譬如，晶片啓動訊號c e、寫入啓動 訊號WE、輸出啓動訊號〇E及指令啓動訊號CCDW);以及 時鐘訊號S C。其包含重設訊號re S，當它們處於低電平 時，則進入無動作狀態的低耗電模式。Rea(iy/Busy電路 R/B會向外部存取裝置通知多値快閃記憶體的使用狀況。 上述X位址（段位址’ Sector Address)的訊號，藉由X解 碼器（X-DEC)13a和ISb進行解讀，並在記憶墊（mat) M AT - U (上方）或記憶墊（mat) MAT _D(下方）之中選擇一條 字元線WL。雖無特殊限制，但在本實施例中，感知閂電 路SL共通設置於中央部，其包含Y閘，且對上述記憶體 3 a和 (請先閱讀背面之注意事項再填寫本頁) · 1__1 n· HI m m HB1 I 一口，I In II -ϋ n in MMi m I # -16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 486811 A7 B7 五、發明說明（14 ) MAT MAT - U、MAT MAT - D呈包夾之勢。記憶墊（mat)以 上述感知閂電路SL爲中心，分成上方之記憶墊（mat)MAT-U和下方之記憶墊（mat) MAT - D兩種。 字元線選驅動器（W-DRIVER)14a、14b，其係接受來自 X解碼器（X-DEC)之主字元線選擇訊號、閘選擇訊號來選 出與記憶格連接之字元線。字元線驅動器（W-DRIVER) 14a、14b在寫入動作、刪除動作及讀取動作各方面，由於 各字元線之電位依照各種動作模式而不同之故，因此具備 了各種輸出電路’該輸出電路係依照各種模式而輸出電壓 選擇/非選擇電平。上述字元線包括：與後述選擇MOSFET 閘連接之主字元線，以及與記憶晶體之控制閘連接的字元 線。上述各動作所需的電壓係由内部電壓產生電路3 7所形 成。而内部電壓產生電路3 7包含：内部電源，其係由基準 電源、充電幫浦昇壓電路、降壓電路等形成；電壓切換電 路；以及電壓控制電路3 7 1，其係用來控制上述各電路。 如圖9所示，記憶陣列墊（mat) MAT - U及MAT · D在字元 線和位元線的交點上設有記憶晶體。雖無特殊限制但上述 位元線係呈階層結構。該階層結構係由全局位元（Global Bit)線GBL與局部位元（Local Bit)線所構成；如圖10所 示，上述局部位元線係相對於全局位元線G BL，藉由汲極 選擇MOSFET與複數個記憶晶體的汲極相連接。而該形成 一個次區塊的記憶晶體之汲極係藉由源極選擇MOSFET與 共通源極線連接。 一個次區塊，雖無特別限制，但具備了如同組1乃至組 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂---------
經濟部智慧財產局員工消費合作社印製 486811 五、發明說明（15 ) 127般的128個組（128條字元線）。在上述記憶墊（mat) MAT-U與MAT-D方面，雖無特別限制，但在一般之記憶 區中設有6384條之組（字元線）。再者，上述記憶墊（mat) MAT-U與MAT-D雖無特別限制，但設有管理區用的字元 線（組）245條。 爲了補償字元線的缺陷，而更追加了冗長字元線（組）。 因此用來選擇字元線之X位址訊號係由乂〇〜¥8的9個訊號 所構成。如上述般，在由資料端子DQ〇〜DQ7來輸入又位 址訊唬的方式上，爲了取得位址訊號χ 〇〜χ 8必須花2個週 期。 在γ方向上，雖無特別限制，但在正式陣列上設有512 χ 8 = 4096的位元線，且如上述般在冗長陣列上另設有複數 條。在記憶墊（mat)MAT _U與MAT-D中各自設有約4Μ個 之記憶晶體。整體約有8M個記憶晶體各自以4値（2位元） 方式记憶著資料，因此整體約可記憶i 6 M數元（丨2 8 M位元） 的資料量。 上述位元線與感知閂SL連接。如上所述，該感知閂％係 用來喂取並感知位元線之向電平、低電平，以及具有將之 拴住的功能。該感知閂SL還被賦與了暫存器的功能。雖無 特別限制，但如後所述，該感知閃SL係採用了類似CM〇s 感知擴大器的電路，其係經常用於一般所知之動態 RAM(DynamiC RAM)上。亦即，感知閂SL包含：一對 CMOS轉換器電路，其輸出與輸出係採交叉連接；以及電 源開關’其係提供動作電壓^和接地電壓給由複數個組成的 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） (請先閱讀背面之注意事項再填寫本頁)
486811 經濟部智慧財產局員工消費合作社印製 A7 ____ B7____ 五、發明說明（16 ) CMOS轉換器電路。設於位元線他端的資料栓D L則用於4 値方式之讀取及寫入。 行解碼器（Y-DEC)ll上的行選擇動作，係藉由選擇訊號 將感知閂電路SL之輸出入節點連接到輸出入線上。而該選 擇訊號係把位址訊號解碼後所形成，而該位址訊號藉由位 址記數器ACNT所形成。冗長電路41及補償電路41可切換 爲預備位元線，該預備位元線係指將記憶墊（mat)之不良位 元線設置於冗長陣列中。上述位址記數器ACNT計算序列 時鐘訊號S C，並產生上述位址訊號；而該序列時鐘訊號 S C係由外部端子所提供。輸入於上述序列之寫入資料係與 上述序列時鐘訊號S C同步被輸入，而被輸出到序列之讀出 資料則與上述序列時鐘訊號SC同步被輸出。時鐘產生電路 3 4係用來產生包括上述序列時鐘訊號S c的各種時鐘訊號。 在本實施例中，當把字元線以1組爲單位進行刪除、寫入 及讀取的情形，在HDC(硬碟控制器）般一般之大量儲存控 制器（Mass Storage Controller)上的控制較爲容易，記憶系 統的構築也較簡單。此外，與硬碟記憶體等之檔案記憶體 間的可具有互換性，與之互換較爲容易。 如後述般對記憶格之包含確認動作在内的寫入動作、讀 取動作以及删除動作，係透過下列元件來實施：指令解碼 器3 1 ;程序控制電路（Sequencer) 3 2 ;狀態與測試電路3 5 以及電路3 3，其係具有寫入確認、刪除確認之寫入、刪除 判定功能。 在本實施例中，資料栓DL係配置於上下記憶墊（mat) -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)~----- (請先閱讀背面之注意事項再填寫本頁) 裝--------訂 -------- 486811 A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明 MAT-U與MAT-D的兩侧，並藉由位元線把資料栓dl和感 知閂SL連接在一起。該資料栓〇[係與感知閃乩容納同數 的寫入資料及讀出資料。此外’在進行讀出動作時使用於 緩衝記憶或多値判定上。並設有訊號路徑，其係用來提供 貝料給主擴大器（MA) 3 6，該資料係由感知閂SL傳送給資 料栓DL。該訊號路徑包含設於上述感知問乩的行開關，針 對主擴大器MA進行傳送序列資料。 圖8爲一區塊圖，其係關於本發明之非揮發性記憶體之一 實施例。在本實施例上，以概略之功能區塊來代表非揮發 性記憶體之電路區塊，在包圍著感知閂（Sense Latch)的兩 侧没有圮憶（memory )陣列。而以感知閂爲中心的記憶陣列 的另一端則設有資料栓。此外，該資料拴所保有的資料， 係透過主擴大器（Main Amp)，以4位元爲單位被讀取；兩 侧主擴大器合計8位元的資料，藉由輸出緩衝器（D〇utBuff) 由外部端子1/0(0〜7)輸出。 利用内部電壓產生電路（lnternal P〇wer)所形成之内部電 I，以及由CPU(中央處理器）、微程式R0M("R0M)所構 成之程序控制器來實施下列動作：刪去及刪去確認動作、 寫入及窝入動作以及與本發明有關之搜尋寫入及確認動 作。爲了利用上述程序控制器進行控制，而利用控制訊號 CE、WE、CDE、〇E、RES、SC 以及由外部端子1/〇(〇〜7) 所輸入的指令。在該圖中，下列項目並未被顯示出來：X 位址（段位址），其係被提供給X解碼器（X_DEC)，而X解碼 器（X - DEC)係對記憶陣列之字元線進行選擇；位址記數 -20- 本紙張尺度適用中國國家標準（0奶）八4規格（21〇、/297公楚） (請先閲讀背面之注意事項再填寫本頁) ’裝. 經濟部智慧財產局員工消費合作社印製 486811 A7 B7 五、發明說明（18) 器，其係生成Y位址（段位址），而Y位址係提供給包含於感 知閂中之Y解碼器；及位址供應路徑。 圖1 1爲一記憶晶體之實施例之概略元件結構剖面圖，且 該記憶晶體係與使用於與本發明有關之非揮發性記憶體 中。該圖（A)中所示爲，具有非對稱SD(源極、汲極）之擴 散層，藉由LOCOS來形成元件分離區域。而該圖（B)中係 使用SGi於元件分離，由源極、汲極對稱之LDD擴散層所 構成。 圖1 2爲一記憶陣列之實施例的電路圖，該記憶陣列係以 與本發明有關之非揮發性記憶體之感知閂爲中心。在該圖 中，具有對稱之相同電路形成，其係以對感知閂呈包夾 狀，左右鏡射反轉方式形成。圖中所示爲其中之左側（left) 電路（譬如，與上述下側記憶陣列MAT - D相對應）。 感知閂電路係由CMOS栓電路所構成，而CMOS栓電路係 由P通道型MOSFET和N通道型MOSFET所形成。P通道型 MOSFET之共通源極SLP和N通道型MOSFET之共通源極 SLN，接受來自電源開關MOSFET之電源電壓和電路之接 地電壓般的動作電壓。而該電源開關MOSFET係受到未在 圖中顯示之感知閂活化訊號而呈ON狀態。
在上述感知閂SL上，其一對輸出入節點係藉由選擇 MOSFET，和將之包夾之2個記憶陣歹U之全局位元線連接。 而該選擇MOSFET係以選擇訊號TRL和TRR對上述兩點進 行開閉控制。在該圖中顯示了上述之一的全局位元線G-BLL。當内部訊號TRL達到既定的高電平，且選擇MOSFET -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- 經濟部中央標準局員工消費合作社印製 486811 A7 B7 五、發明説明（19 ) 呈Ο N狀態時，則感知閂SL之輸入節點與和左側記憶陣列 對應的全局位元線G - BLL產生連接。 當因動作電壓SLP之高電平和SLN之低電平而使各栓電路 成爲動作狀態，且圖示字元線被選擇時，則藉由對應之全 局位元線G-BLL，從記憶墊（mat)被選擇之記憶格，把所輸 出之讀出訊號分別進行增幅，並對其理論値進行判定與持 有。同時，在進行寫入動作時，持有寫入旗標（flag)或禁 止寫入旗標；上述旗標係用來顯示對應之記憶格是否爲寫 入對象格之用。上述旗標係依照單位資料栓所取得之寫入 資料或確認結果爲基礎所生成，而單位資料栓係與資料栓 DLL及DLR(未圖示）對應。 感知閂SL還包含：2個N通道型MOSFET，其係以直列型 態設置於内部電壓供給點F PC與記憶陣列之對應全局資料 (Global Data)線G-BLL之間；以及1個N通道型MOSFET， 其係設置於上述内部電壓供給點FPC與上述全局資料線G-BLL之間。其中，上述一方之直列型態MOSFET之閘，被 提供内部訊號PCL ;而另一方之直列型態MOSFET之閘， 則與相對應之栓電路左側之輸出入節點結合。此外，上述 之另一個MOSFET之閘，亦被提供内部訊號PCL。 上述内部電壓供給點F PC係被選擇性供應内部電壓，該 内部電壓係因應多値快閃記憶體之動作模式所產生之既定 電壓。内部訊號PCL(PCR)係用來控制演算動作；該演算 動作係與位元線（全局資料線，以下皆同）之選擇預先充 電、感知閂之保有資料之位元線資料有關。而内部訊號 -22- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 經濟部中央標準局員工消費合作社印製 486811 A7 B7 五、發明説明（2Q ) RPCL (RRCR)則針對位元線之整體預先充電進行控制。在 此，（PCR)及（RPCR)係與右側位元線（未在圖中顯示）對應 之控制訊號。 資料栓DLL係與記憶陣列之全局資料線G - BLL呈對應狀設 置；和感知閂SL的情形一樣，當其處於動作狀態時，在 CMOS栓電路和構成該相關栓電路之P通道型MOSFET的源 極上，有動作電壓被供應；當其處於動作狀態時，N通道 型MOSFET的源極上，則有接地電位V S S被供應。此夕卜， 資料栓電路之右侧之輸出入節點藉由N通道型選擇 MOSFET，與對應之全局資料線G-BLL·結合。而各資料栓 DLL之選擇MOSFET之閘，則被供應内部訊號DTL。 依上述所述，當内部訊號D T L達到特定的高電平，選擇 MOSFET呈現ON狀態時，貝"資料栓DLL·右側之輸出入節點 與選擇性對應之全局資料線G-BLL連接。再者，當上述 DLPL被供應動作電壓、DLNL被供應接地電位VSS時，各 栓電路進入動作狀態，譬如，多工器MX藉由Y閘電路（未 在圖中顯示）針對被供應之寫入資料進行讀取、保有。 資料栓DLL還包含：N通道型MOSFET，其係以直列型 態設置於内部電壓供給點F PC與記憶陣列之對應全局資料線 G-BLL之間；以及另一個N通道型MOSFET，其係設置於 上述内部電壓供給點F PC與上述栓電路右側之輸出入節點 之間。其中，上述一方之直列型態MOSFET之閘，被提供 内部訊號PCDL ;而另一方之直列型態MOSFET之閘，則與 相對應之栓電路右侧之輸出入節點結合。此外，上述之另 -23- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 486811 經濟部中央標準局員工消費合作社印製 A7 B7 ΟΛ五、發明説明（） 一個MOSFET之閘，亦被提供内部訊號RPDL。上述訊號 PCDL針對資料栓D L L之資料及位元線的資料之演算進行 控制；上述訊號RP D L、RD L L則進行資料栓D L L之輸出 入節點的放電及預先充電。 字元驅動器形成選擇電壓，該電壓係提供給與記憶晶體 之控制閘連接之字元線。該選擇電壓係與讀取、寫入及刪 除及各確認動作相對應，被設定爲複數種電壓値。譬如， VRW1〜3爲讀取電壓，係用於識別記憶晶體之4種臨限値電 壓。VWW爲寫入電壓，可依照需要進行複數段的變化。此 夕卜，VWV 0〜3爲寫入確認電壓、而VWE 1〜2爲寫入漂移檢 出電壓，VWDS爲寫入干擾檢出電壓、VWE爲刪除電壓， 而VEV爲刪除確認電壓。 接著針對與本發明有關之非揮發性記憶體的動作進行説 明。圖1 3爲用來説明刪除動作的流程圖。圖1 4爲進行刪除 動作時之臨限値的分佈圖。在刪除動作上，字元線被施加 負高電，藉由浮動閘門上所存積的上述閘絕緣膜，讓電子 的FN隧穿（Tunnel)電流由浮動閘門流向基板側，而釋放出 浮動閘門的電子。 該刪除動作首先實施刪除確認1。亦即，將字元線的電廢 設定爲VEV = 1.6V，進行讀出動作，當記憶晶體的臨限値 爲電壓上述1.6 V以下時，則處於刪除狀態，因此不須進行 任何動作就可完成刪除。與上述字元線對應之記憶晶體中 如有1個處於ON狀態，則實施刪除動作。亦即，字元線被 施加-1 6 V的負高壓，藉由浮動閘門上所存積的上述閘絕緣 (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 線 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 叫 6811 A7 一------—____B7 _ 五、發明説明（22 ) ^ -〜. 膜，讓電子的FN隧穿電流由浮動閘門流向基板側， 出浮動閘門的電子。 釋放 然後，實施删除確認2。該刪除確認2和刪除確許、工 同，，把字元線的電壓設定爲VEV=1 6V，進行讀出動了。目 在竽元線的臨限値電壓降到上述16V之前，不斷反覆每、 删除動作和删除確認動作。在該删除動作，包含處於刪j 狀態或已經被刪除狀態的記憶晶體，以字元線爲單位反= 實施整體的刪除動作；如圖14(A)所示，處於刪除狀態 ("11”）時之臨限値電壓分佈變得較爲廣闊。因此必須實= 如圖14(B)般的防空乏處理，來降低刪除狀態（"H”）時的 臨限値電壓。 ' 當上述整體的删除動作結束時，則實施空乏檢出動作。 在該空乏檢出動作上，將字元線的電壓設定爲VWv〇== 1.2V，如無臨限値電壓比該値小的記憶晶體存在，則結束 刪除動作。而如果有臨限値電壓比1 ·2V大的記憶晶體存 在，則立刻產生反應，實施位元設定動作，如上述般針對 指定字元線（亦即，寫入對象之記憶晶體控制閘），施加 18.1V (volt)等的寫入字元線電壓，對於其汲極（即通道）則 施加0V等的寫入電壓。該寫入動作係以細微的重寫爲目 的，因此上述寫入電壓較小亦無妨。 如此一來，在被當成寫入對象的記憶晶體上，其控制閘 及通道之間會發生FN( Fowler Nordheim)隧穿現象，從通道 對浮動閘注入電子，因此提昇其臨限値電壓。此外，與字 元線結合卻非寫入對象之記憶格之汲極（即通道），會被施 -25- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公廣）
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五、發明說明（23 加5 V等的‘止寫人電壓，使其控制閘和通道間的電壓被塵 ’故不會發生FN|^穿現象，且記憶之臨限値電壓也不會 有變化。 如上述奴不斷重複實施寫入（重寫）之寫入確認vwv〇動 作，L由上述空乏檢出所檢出之記憶晶體之臨限値電壓， 被汉定爲上述VWVO = 1 ·2V以上。接著進行刪除狀態（” i丨，，） 的WARD干擾檢出動作，將字元線電壓設定爲= 2.0V，並確認記憶晶體之臨限値電壓所施加的干擾電壓爲 VWDS = 2.0V以下，然後結束刪除動作。而如有任何一個記 憶晶體之臨限値電壓超過VWDS = 2〇v以上，則被視爲刪除 不良（異常結束），視需要而定可切換爲其他組。 圖1 5、圖1 6爲用來説明寫入動作的流程圖。圖i 7、圖 18爲寫入動作時之臨限値電壓分佈圖。圖i6(a)所示爲圖 15ι”〇ι”寫入的詳細情形，而圖16(6)所示爲圖^之 0 0 f窝入的詳細情形。 本實施例之多値快閃記憶體的窝入動作係首先從對”01” 格之寫入偏移動作開始；該”01”格係相當於寫入最高之第 四I限値電壓後目標値的記憶晶體。該對"〇丨”格之寫入偏 移動作藉由上述搜尋寫入動作、—般窝入動作以及各自的 確認動作（VWV3=4.8V)來實施。亦即，如圖16(A)所示 般，實施對應之資料栓處理動作，其係依據對與"01，，格對 應之資料栓有無進行寫入而定。雖然在圖中並未顯示，但 如上述般，在經複數回搜尋窝入及確認後，實施脈衝幅較 大（1〇〇as)的寫入動作。 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
:落對οι格（寫入動作只要維持在vwm8v以上的 話p可因此，如上述般，把脈衝幅設定爲較大的100 a s，且使一次的臨限値電壓的變化量較大，來縮短窝 入時間。譬如，如爲具有一般寫入特性者，只要實施兩次 左右的寫人動作則可結束。如上所述，除了上述之搜尋寫 入動作之外，從最初起加長寫入字元線電壓的施加時間， 乂較粗略方式執行，且確認動作的次數也譬如只設定爲兩 次，而寫入所需時間也設定爲相對較短。 如圖1 5所不，如上述般，執行對” 〇 〇，，格及”丨〇，，格之寫入 動作。雖在圖中未顯示，但開始進行寫入時，就插入複數 回如上述般的搜尋窝入及確認動作。如圖17、18所示，因 對”00”格及” 10”格之寫入動作而產生的臨限値電壓分佈， 由於必須以高精度控制來使之容納於較狹小的空間内之 故；譬如，在對，，〇〇，，格方面，在上述搜尋寫入動作後之一 般寫入動作上，把其寫入脈衝的施加時間TN(第N次寫入 脈衝的脈衝幅）設定爲： TN = 1.2 X (TN - 1累積時間- 1累積時間） 經濟部中央標準局員工消費合作社印製 裝-- (請先閱讀背面之注意事項再填寫本頁) ,ιτ 線 上述步驟同樣可施行於”1〇”格上，並無特別限制，但其 結果是，臨限値電壓的變化量△ Vth變小，確認動作所需 次數也多達8次，寫入動作所需時間也爲，，〇丨”格之數倍左 在進行窝入動作時，記憶陣列之指定字元線，亦即，與 該選擇字元線結合之記憶晶體之控制閘上，會被共通施加 相當於18 · 1V高電壓的字元線電壓。此時，在與記憶陣列之 -27- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 486811 A7
經濟部中央標準局員工消費合作社印製 %體中，有被當成窝人 :Γ ”，、對象格）。與該寫入對象格之及極所結合之 位兀、.泉(即全局位兀線和局部位元線），依照寫入資料的理 論値而足會被選擇性施加GV、2V、3M電壓；而與非寫 入對象Hit格（下稱非寫人對象格）之汲極所結合之位^ 線（下稱非寫入對象位元線），則一律施加5V的禁止寫入電 壓。 如此一來，” 01”格、” 〇〇，，格以及” 1〇，，格上，將各被施 加18V、16V或15V的電壓，而各記憶格之浮動閘門上也 因FN隧穿現象，配合各控制閘與通道間的電壓有電子注 入如此使彳于其臨限値電壓隨著升高。換言之，” 〇 〇，，格與 ”01”格相比，臨限値電壓的變化幅度較小，且” 1〇，，格與，，〇1，, 格相比臨限値電壓的變化幅度較小亦可，因此可達到降低 電壓’ ie昇臨限値控制性，並防止元件特性劣化的效果。 如上述般，當對”01”格、”〇〇,，格以及” 1〇，，格的寫入動 作結束後’如圖1 5所示，將以” 1 1，，格、” i 0，，格以及” 〇 〇，， 格的順序進行漂移/干擾檢出動作。亦即，如圖1 8中所 示’首先在” 1 1”格方面，把字元線選擇電平設爲VWDS = 2.0V ’並（干擾）檢出其臨限値電壓未超過删除狀態的上限 値；接著，在” 1 〇 ”格、” 〇 〇 ”格方面，分別設定VWE 1 = 3.2V、VWE2 = 4.5V，並檢出其各臨限値電壓未超過刪除狀 悲的上限値’亦即，未實施漂移寫入動作。 在上述之搜尋寫入動作及隨後之確認動作方面，雖然可 以檢出寫入超過所設定電壓的情形，但如爲寫入超越既定 -28 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 、^1 線 « Lf— nn A7
臨限値電壓的情形卻無法檢出，因此如同本實施例之 檢出動作是有必要的。當如上述般的漂移/干擾檢出動作： 生錯誤時，則首先實施刪除動作，然後繼續進行由,，01,= 起的:料寫人動作。而如在上述之漂移/干擾檢出動 做出第二次的不良判斷，則進入以上結束狀態；譬如 凡泉（组）爲不良時，則切換爲預備組（未在圖中顯示）。 、圖19α用來况明謂出動作的流程圖。圖爲讀出動作 之艮値包壓分佈目，在該圖中亦顯示了讀出電壓。 本實施例之多値快閃記憶體的讀出動作:係 選擇電平狀爲v黯卜⑶來實施讀出動作。亦即，處;! 位 平 删除狀態的"11"格，對位元線輸出低電平，其他格則對、 I線則輸出高電平。感知f;SL對該位S線之高電平/低· 進仃判斷，並對下位資料用之資料栓D L進行資料傳送。 讀 元 接著，把字元線的選擇電平設定爲¥11冒2=3 4V來實施 出動作。亦即，處於刪除狀態的，，n，，格和” 10”格，對位 線輸出低電平，其他，，⑽，，格和”G1 ”格則對位元線輸出ς電 平。然後以感知閃SL進行判斷，並對上位資料用之資料: D L進行資料傳送。 和 元 位 ^接著，把字元線的選擇電平設定爲VRW3=47v來實施 讀出動作。亦即，處於刪除狀態的”丨丨，，格、” i 〇 ”二她 ”〇〇”格一’對位元線輸出低電平（L)，只有”〇1”格則對^ ^輸出高電平（H)。然後以感知問SL進行判斷，並對下位 f料栓DL進行所獲資料與排他邏輯和的演算。亦即，下位 資料栓DL的資料爲”！ ”或”〇”，如與上述感知問几的資^ -29 本紙張尺度適用中國國家鮮（CNS)A_4規格⑽: 297公釐） 486811
五、發明說明（27 "1"或”0"產生一致的話，則把"〇，，向下位資料❹ (請先閱讀背面之注意事項再填寫本頁) 當不一致的情形，則把"丨”向下位資料拾〇[傳送。上述 位資料栓DL和上位資料栓DL的輸出訊號，係$反轉= ^擴^器MA進行輸出。如此，就可按照下表中之邏心 (表1) 格 R1 R2 R3 R1*R3 上位ΒΓΓ 下彳今ΌΤΤ ，Ό1” Η Η Η 0 0 Γ 丄丄 1 ”00” Η Η L 0 0 0 ，，10，， Η L L 1 1 0 ，，1Γ L L L 1 1 1 在上表中，R1〜R3爲VRW1〜VRW3之讀出結果。H爲高 電平、L爲低電平。R1*R3之*代表排他邏輯和的演算。格 中所記憶的4種資料” 1 1，，、” 1 0，’、，，〇 〇 ”及” i 〇，，，各自以對 應之上位BIT、下位BIT之2 BIT的方式被讀出。 圖21爲一臨限値電壓分佈圖，其係用來説明與本發明有 關之快閃記憶體之記憶狀態。圖2 1 (A)所示爲，如上述般 經濟部智慧財產局員工消費合作社印製 讓一個叾己憶晶體記憶4値的例子，與記憶資料” ο ο，，、” 1 ο » 對應之臨限値電壓分佈爲用來控制狹帶化（高精度化）之臨 限値電壓所必需，其目的在於確保與鄰接臨限値電壓之間 的邊際（margin)。因此，產生如上述般漂移格時，則其立 刻成爲不良組的機率是頗高的。 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 486811 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（28 有鉍於此，在本發明之寫入方法方面，預先設定記憶晶 f之過剩寫入特性，並實施用來找出該過剩寫入特性的搜 哥寫入動作，因此逐步達成記憶資料的多値化，實現安定 之寫入動作。 凡如^述之漂移過剩寫入特性所導致的錯誤，並不限於4値 般的^値兄憶、。即使如圖2 1(B)般實施2俊記憶動作者，其 記憶資料”〇”和”1”之間的邊際也因應電源電壓之低電壓化 而變小。半導體記憶裝置爲了因應電源電壓之低電壓化使 邊際=小每因此即使在這樣的2値記憶之非揮發性記憶體 爲了 g現安疋之寫入動作，實施本發明之搜尋入 作亦可獲益良多。 圖22爲-記憶裝置之實施例之區^記憶裝置係使 用與本發明有關之快閃記憶體。本實施例之記憶裝置之資 料己隐4上，使用了上述實施例般的快閃記憶體。該快 A憶體〈資料寫人、讀出，係透過咖電路來進行資料錯 誤的，斷和檢出；而該ECC電路係由專用之以〗所構成。曰 組管理表係由EEPROM所構成。該組管理表 但其係以一字元線爲單位進行窝入、讀出和刪冷， 當成-個組處理。藉由此種组單位的資料改寫動 作’先計算改寫次數（寫入次數或删除 容許俊，則禁止對馳進行存取，因而提高了越該 對快閃記憶體的寫人動作，和讀出動作相較必: 時間。因此在主系統（H〇StSystem)上的寫入動作的 接對上述之快閃記憶體進行寫入，而是 、姜直 馬入緩衝器輸入 (請先閱讀背面之注意事項再填寫本頁) 牡衣·-------訂---------. -31 - 經濟部中央標準局員工消費合作社印製 486811 A7 B7 五、發明説明（29 ) 寫入資料。雖無特別限制，但寫入緩衝器擁有上述一個組 量的記憶容量，可容纳一個組量的資料。容納於寫入緩衝 器的資料，係對快閃記憶體之感知閂以byte單位依序進行 寫入。當把上述一個組量的資料寫入感知閂後，則開始上 述之寫入動作。 在讀出動作方面，如對上述之快閃記憶體提供先頭位 址，則一個組量的資料會依照位址順序以1 byte單位進行序 列輸出。而該位址順序係由内部位址產生電路（位址記數器） 所產生。 上述之寫入動作、讀出動作及組管理表的控制，係以單 晶微電腦（單一晶片的微電腦）來控制。本實施例之記憶裝 置，和向來之硬碟裝置及磁碟裝置具有互換性，透過標準 匯流介面與匯流排連接。該標準匯流排雖未在圖中顯示， 但其與中央處理器（CPU)、主記憶體、快閃記憶體（第一快 閃記憶體、第二快閃記憶體）等連接。 圖23爲一整體電路區塊圖，其係用來説明與本發明有關 之半導體積體電路之其他實施例。如圖所示，本實施例之 半導體積體電路CHIP包含：複數個電路區塊，即輸出入電 路I/O、内部電壓產生電路VG、控制電路ULC、快閃記憶 體FEPROM、D/A變換器DAC、A/D變換器ADC、插入控 制電路IVC、系統電源管理電路SPMC (含時鐘訊號產生電 路CGC)、中央處理器（CPU)、系統記憶體SRAM、DMA控 制器DMAC以及動態型記憶體DRAM。 上述電路區塊係以内部匯流排、控制匯流排CBUS來連 -32- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝
、^T 486811 Λ7 發明說明（ 結。且上述各元件係裝設於用來構成上述各元件之半導體 基板上（並未在圖中顯7JT )。上述系統電源管理電路對 系統LSI中之各模組具有控制其電力消耗之能力。 半導體積體電路裝置包含：輸出人端子TiQi乃至Tum， 其係與輸出入電路：[/〇連接；外部端州，其係被供應負 邏輯電平般的重設訊號resb ;控制用外部端子丁2 ;第工動 作控制用外部端子T3，其係被供應第一動作控制訊號 cmq ;、第二動作控制用外部端子丁4，其係被供應第二動作 控制訊號epmq ;時鐘訊號用外部端子Τ5，其係被供應外部 時鐘訊號elk ;以及複數個電源用外部端子τ6、τ7、丁8， 其係被供應複數個電源壓（vdd、vce(k、vss)。 圖示之半導體積體電路裝置具有ASIC(Appiieati〇n Specked Integrated Circuits )，亦即包含特定用途I c的結 構。換言之，幾乎圖中所示的電路區塊具有Asic的結構^ 色，各自形成獨立的電路功能單位，亦即形成所謂模組或 「Microcell」。上述各功能單位，其各自的規模.、結構具 有可變性。在ASIC方面，在圖中所示之電路區塊之中，如 有電路區塊係實現之電子系統所不需要者，則可不裝設於 半導體基板上。相對的，亦可追加未在圖中顯示之功能單 位的電路區塊。 中央處理斋CPU雖無特別限制，但具有和微處理器般的 結構。亦即，中央處理器CPU雖未在圖中詳細記載，但其 内部包含下列輸出入電路：指令暫存器；演算電路，其係 用來把寫於指令暫存器之指令進行解碼；通用暫存器（RG6 (請先閱讀背面之注意事項再填寫本頁) 裝.-------訂---------. 經濟部智慧財產局員工消費合作社印製 -33 經濟部中央標準局員工消費合作社印製 486811 A7 B7 五、發明説明（31 ) 等）；匯流排驅動器，其係與内部匯流排BUS結合；以及匯 流排接收器等。 中央處理器CPU用來把容納於快閃記憶體FEPROM等之 指令讀出，並執行與該指令對應之動作。中央處理器CPU 具備下列功能：取得外部資料，其係藉由輸出入電路I/O 來輸入；資料的輸出入，其目標爲控制電路ULC ;固定資 料的讀出，該資料係指來自快閃記憶體FEPROM之命令， 或爲執行命令所必需之固定資料；資料的供應，該資料係 指提供給D/A變換器DAC以便實施D/A變換者；資料的讀 出，該資料係指藉由A/D變換器ADC已經被實施A/D變換 者；資料的讀出與寫入，其對象係靜態隨機存取記憶體 SRAM、動態隨機存取記憶體DRAM ;以及DMAC控制器 DMA的動作的控制。控制匯流排CBUS係使用於，如圖所 示之電路區塊的動作控制上，而該動作控制係受中央處理 器CPU控制；同時，亦使用於，當電路區塊（譬如，DMAC 控制器DMA等）朝中央處理器CPU傳送狀態指示訊號時。中 央處理器CPU還藉由内部匯流排BUS，對動作控制訊號進 行比對（參照），然後執行必需的處理。而該動作控制訊號 係被設定於位於插入控制電路IVC上之指示暫存器RG5上。 中央處理器CPU接受系統時鐘訊號C 2，取得動作定時週 期，而產生動作。該系統時鐘訊號C 2係由時鐘訊號產生電 路CGC所產生。而該動作定時週期係由系統時鐘訊號C 2所 決定。中央處理器CPU之主要部份係由CMOS電路所構 成，而CMOS電路係由pMOS及nMOS所構成。雖無特別限 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 經濟部智慧財產局員工消費合作社印製 486811 A7 _B7_ 五、發明說明（32 ) 制，但構成中央處理器CPU之CMOS電路包含：CMOS靜態 邏輯電路，其未在圖中顯示；CMOS靜態電路，其係如同 CMOS靜態正反器般可在靜態動作的電路；以及CMOS動態 電路，其係讓「對訊號輸出節點之電荷預先充電」、「對 訊號輸出節點之訊號輸出」與系統時鐘訊號C 2同步實施。 當時鐘訊號產生電路系統CGC停止供應系統時鐘訊號C 2 時，中央處理器CPU與之回應，亦進入動作停止狀態。在 動作停止狀態時，動態電路的輸出訊號會因電路所產生之 無預期之漏電流，而產生無預期的變化。而在靜態正反器 所構成的暫存器電路上，即使在系統時鐘訊號之非供應期 間，仍然可保存先前的資料。 在系統時鐘訊號C 2之非供應期間，在中央處理器CPU 上，其内部靜態電路中，各種節點之訊號電平停止變化； 此外，在其内部動態電路中，輸出節點之放電或預先充電 亦停止動作。在此狀態下，動態狀態之CMOS電路所消耗 的較大消耗電流實質上等於零。上述電流係指由電源線所 提供的充電、放電的電流，而充電、放電目的在於，對各 種節點及與之連接的配線的浮游容量、寄生容量產生訊號 變位。因此，中央處理器CPU僅有相當於COMS電路之漏 電流般的小電流在流動，處於低耗電狀態。 插入控制電路IVC，從外部端子T 1接受負邏輯電平般的 重設訊號，藉由外部端子T 3接受第一動作訊號cmq，藉由 外部端子T 4接受第一動作控制訊號cpmq，或者對外部端子 T 2輸出狀態指示訊號，該訊號係用來指示半導體積體電路 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 一1口，·11111. 經濟部中央標準局員工消費合作社印製 486811 A7 B7 33 五、發明説明（） 裝置的動作狀態。插入控制電路IVC中包含暫存器RG5， 其係用來對上述之重設訊號resb、動作控制訊號cmq、 cpmq及狀態指示訊號做出反應，並設定各個位置的BIT。 暫存器G5中之狀態指示訊號係透過内部匯流排BUS，被中 央處理器CPU所更新。動作控制訊號cmq、cpmq係透過外 部端子T 3、T 4被暫存器R G 5進行重設，然後如上述般， 透過内部匯流排BUS，被中央處理器CPU進行比對。 雖無特別限制，但插入控制電路IVC包含了再生位址記 數器（未在圖中顯示），其係用於在内部對動態隨機存取記 憶體進行再生動作。在該插入控制電路中之再生位址記數 器上，如接受第一、第二動作控制訊號cmq、cpmq而被指 定第一及第三模式的話（亦即，對半導體積體電路指定動作 模式或動作準備模式），則依照來自時鐘訊號產生電路CGC 的系統時鐘訊號，被步進，並形成週期性更新的再生位址 資料。 時鐘訊號產生電路CGC係藉由外部端子T 5，接受外部時 鐘訊號elk，並形成與該外部時鐘訊號elk對應之週期性系 統時鐘訊號C 2。此外，時鐘訊號產生電路CGC和中央處理 器CPU之間的訊號線雖被單純化顯示，但在系統時鐘訊號 C2方面，爲了依照未在中央處理器CPU中顯示的電路順序 進行動作，其和一般處理器上之時鐘訊號一樣，係由多相 訊號所構成，此點希望能獲得理解。 輸出入電路I/O接受外部訊號，該訊號係由所希望的外部 端子（外部端子Tiol或Tion)所提供；此外，還藉由内部匯 -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁、) -裝· 訂 486811 Λ7 經濟部智慧財產局員工消費合作社印製 發明說明（ 流排BUS，接受應對所希望的外部端子（ T-)輸出的訊號。輸出入電路1/〇内部包含：= ⑽；以及資料暫存器，其未在圖中顯示。兩 由CMOS靜態電路所構成。 可货、各自 控制暫存态RG4係被中央處理器cpu所選擇 央處理器⑽被提供控制資料；該資料係指細中 電路1/〇有關的控制資料，譬如，資料輸人=出入高輸出組抗狀態的指示等。資料暫存器被使用於，= 子TioKTion與内部匯流排Bus之間的資料傳送。^ 端子或Tion的BIT幅（即端子數）和内部匯流排^ BIT幅不同的情形，則資料暫存器被設定爲具有更大b 數來因應較大BIT幅的需求，並依照中央處理器cpu的動 作控制，進行B IT數的變換。 譬如，外部端子Ti〇l5tTlon的個數爲64，而内部匯 BUS的BIT幅卻是256 BIT等較大數値的情形，㈣資 係以64 BIT單位持續被供應给外部端子丁丨⑴或以⑽），藉由 中央處理器CPU的串聯·並聯變換機制，依序被傳送给^料 暫存器，並被轉換爲256 BIT資料。相對的，由内部匯流排 BUS被資料暫存器所設定的256 BIT資料，藉由中央處理器 CPU的串聯-並聯變換機制，被分割爲每單位64 Βιτ，依序 提供給外部端子Tiol或Tion。 輸出入電路I/O之訊號輸入用電路與訊號輸出用電路， 輸入、輸出動作係焚到系統時鐘訊號所控制。因此，冬 統時鐘訊號不再被供應時’輸出入電路I/Q就和上述 37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 端 部 的 其 系 中央 (請先閱讀背面之注意事項再填寫本頁) 零丨裝
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五、發明說明（35 處理器CPU般處於低耗電狀態。 控制電路ULC是依照電子；統的需要而適當進行裝設的 控制電路。就控制電路ULC而言，可依照所需電子系統而 通當進行裝設；所謂電子系統係指，硬碟裝置上之馬達飼 服控制、磁頭之循軌控制、錯誤更正處理、影像或聲音方 面之影像或聲音資料的壓縮解壓縮等。和中央處理器cpu 一樣，控制電路ULC的動作受到系統時鐘訊號控制。如上 所述、，快閃記憶體FEPR0M係用來記憶藉由中央處理器 CPU所讀出且應有效執行的指令或固定資料。 D/A轉換器DAC包含暫存器RG2，並其係用來接受應被 轉換爲類比訊號的數位訊號，而該類比訊號係藉由内部匯 流排BUS被供應。D/A轉換器DAC並將該數位訊號形成該 類比訊唬。暫存器R G 2係藉由控制電路u l c或中央處理器 CPU來設定數位資料。D/A轉換器daC的數位轉換動作， 譬如，D/A轉換開始定時、D/A轉換結果之輸出定時，都 受系統時鐘訊號的控制。雖無特別的限制，但D / a轉換器 DAC所形成的類比訊號，係藉由内部匯流排bus及輸出入 電路I/O，提供給外部端子T1或Τη中之所希望的端子。此 外，在本實施例中，外部端子Τ 1或τη係兼具輸入端子 (PIN)功能，但亦可分開設置輸入、輸出端子。 在圖中並未詳細描述D/A轉換器DAC，但如需要高精度 D/A轉換時，則需依照所需類比量爲基準，設置基準電壓 源乃至基準電流源。該基準電壓源乃至基準電流源被視爲 一種類比電路結構，其第二及第三模式（亦即，完全預備模 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼-牡衣·-------訂---------· 經濟部智慧財產局員工消費合作社印製 486811 A7 B7_ 五、發明說明（36 ) 式及動作預備模式）具有可能耗費相當可觀高電流的危險 性。因此，爲了降低該情形的電流耗費，對該基準電壓源 乃至基準電流源，在上述第二及第三模式上，設置可進行 關閉的MOSFET開關。 A/D轉換器ADC接受類比訊號（其係藉由外部端子T 1或 Τη中之所希望的端子及輸出入電路I/O所提供），並將該類 比訊號轉換爲數位訊號，然後將所得之數位訊號設定於暫 存器RG 1上。上述A/D轉換在開始之際，係受控制電路 ULC和中央處理器CPU所控制，並在時鐘訊號控制的基礎 上進行轉換，而該時鐘訊號係受系統控制訊號C 2左右。 A/D轉換器ADC也和上述D/A轉換器DAC—樣，如有須 要進行高精度AD轉換時，必須設置基準電壓源乃至基準電 流源；其係數位轉換之量子化電平的基準。A/D轉換器 ADC之該基準電壓源乃至基準電流源，亦在完全預備模式 及動作預備模式時，具有可能耗費相當可觀高電流的危險 性。因此，在該情形下，應設置可進行關閉的MOSFET開 關，來因應該基準電壓源乃至基準電流源。 經濟部智慧財產局員工消費合作社印製 -----------薷-裝--- (請先閱讀背面之注意事項再填寫本頁) 靜態隨機存取記憶體SRAM之記憶格並未在圖中明示， 但其記憶格係CMOS靜態記憶格，亦即由CMOS栓電路和一 對傳送資料CMOSFET (其係用來對CMOS栓電路輸出輸入 資料）所構成。CMOS靜態記憶格以靜態方式保存資料，且 在保存資料上，僅需要極微小的電流，此爲其特色。 上述靜態隨機存取記憶體SRAM實質上具有CMOS靜態 型Random Access Memory的結構。靜態隨機存取記憶體 -39 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱i 經濟部中央標準局員工消費合作社印製 486811 A7 B7 37 五、發明説明（） SRAM包含：記憶陣列，其係由呈矩陣配列之多個CMOS靜 態記憶格所構成；低系位址解碼驅動電路，其係用來將低 位址訊號解碼並因而對記憶陣列上之字元線進行選擇，而 該低位址訊號係藉由内部匯流排B U S所提供；行系位址解 碼電路，其係用來將行位址訊號解碼並因而形成行解碼訊 號；行開關電路，其係用來對記憶陣列上之資料線進行選 擇並將之結合成共通資料線，而上述記憶陣列係因行解碼 訊號而動作；輸出入電路，其係結合在共通資料線上；以 及控制電路，其係控制讀出與寫入。 與記憶陣列有關的電路，亦即記憶陣列周邊電路（其係類 似位址解碼驅動電路）係由CMOS靜態電路所構成。因此， 如靜態隨機存取記憶體SRAM僅執行讀出、寫入動作的資 料維持動作的話，則可處於較低的耗電狀態。再者， CMOS靜態型記憶體則記憶格較大，記憶容量之所需整體 體積較大，此點値得注意；因此較難以加大其記憶容量。 DMA 控制器，亦即 Direct Memory Access Controller DMAC，其動作係藉由中央處理器CPU來控制，並代替中 央處理器CPU來控制資料傳送。該資料傳送係藉由中央處 理器CPU指定的電路間區塊間之内部匯流排B U S來進行。 DMA控制器DMAC可和DMA控制器（其係具獨立半導體積 體電路結構）實質上採相同結構，因此不作更詳細説明。其 内部暫存器RG7可根據種資料設定來實施資料傳送控制， 而該設定資料係指，依照中央處理器CPU而設定的傳送主 資料、傳送對象資料以及傳送量資料等。 -40- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 486811 A7 B7_ 五、發明說明（38 ) 典型的動態隨機存取記憶體DRAM之記憶格（亦即，動態 型記憶格）包含：資料存積用容納格，其係以電荷型態來存 積資料；以及少數的元件，其係由選擇MOSFET所構成； 因此擁有較小的記憶格體積。因此，動態隨機存取記憶體 DRAM即使具有大記憶容量，依然可使整體體積維持較 小。 動態隨機存取記憶體DRAM雖具備較大記憶容量，依然 可維持較小體積，因此裝設有其他電路區塊的半導體基 板，亦可以維持較小體積。此點所帶來的好處値得期待。 由於半導體基板的體積影響到信賴度、製造效率及價格（上 述各項係與半導體積體電路之電子性能、熱壓力與機械性 壓力有關）等，因此體積越小越有利。可在較小體積的半導 體基板上裝設大容量之記憶體及多數的電路區塊，就可以 提供半導體積體電路實現性能更優秀的電子系統。 在半導體晶片上裝設快閃記憶體FEPROM後，產生上述 漂移格，而立刻將之當成不良組處理的話，則不良組增 多，導致記憶容量不足；且即使其他電路正常，但因與快 閃記憶體FEPROM有關之不良組增多，也會導致系統整體 陷入不良化。相對的，與本發明有關的快閃記憶體，因實 施了預防上述漂移格的搜尋寫入動作，因此即使突發性產 生具過剩寫入特性的格，亦可和正常格一樣進行寫入，因 此可大幅降低不良組的產生率。總之，在與本發明有關的 快閃記憶體上，可實質大幅降低不良組的產生率，並且實 施安定且高速的寫入動作；因此它如被運用於具複數功能 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ------------裝--- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 486811 A7 B7 五、發明説明（39 ) 的系統LSI上，是十分有益處的。 從上述實施例所獲得的作用及效果如下： (1 )與本發明有關之非揮發性記憶體，可獲得如下效果：安 定的寫入動作、縮短實質寫入時間以及改善不良產生率。 該非揮發性記憶體具有對下述記憶資料進行電子性寫入與 刪除的功能，其包含複數個記憶元件。上述記憶元件包含 記憶資料且該記憶資料與浮動閘門中所存積的電荷量對 應。而該電荷量係存積於複數之字元線與複數之位元線以 及浮動閘門中。而上述浮動閘門係位於上述複數字元線與 複數之位元線的交點。 上述非揮發性記憶體包含寫入控制電路，其係對上述記 憶元件以既定的寫入量實施寫入動作，並實施確認動作 後，控制上述存積於浮動閘門之電荷量。 上述寫入控制電路在開始進行寫入之際，實施至少一次 乃至複數次的搜尋寫入動作及與該動作對應之確認動作。 上述搜尋寫入動作之寫入量係設定比上述既定寫入量爲 低。 (2)除上述效果之外，經由下列的設定，對具過剩寫入特性 與正常寫入特性的記憶格，還可實現確實、安定的寫入效 果。該設定包括：以電壓大小和寫入時間的積來設定上述 寫入量；以電壓和時間來設定上述既定寫入量，而上述記 憶元件之臨限値電壓的變化量須約維持一定；以及把上述 搜尋寫入動作上之寫入量的複數次量設定成與上述既定寫 入量相對應。 -42- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 486811 Λ7 B7 五、發明說明（40 ) 經濟部智慧財產局員工消費合作社印製 (0 )除上述政果之外，還可實現士 地」貫現大圮憶容量化與安定的寫入 動作的效果。其方法爲：讓命产— 二 π己隐70件具有由4値所構成的 圮憶資料，且該記憶資料係血在 對應。 ㈣與存積於洋游閘中之電荷量相 (4)除上述效果之外，對且正赍眘 正㊅寫入特性之記憶格，還可實 見確實安定寫入動作的效果， & 、 丹万去馬：把上述既定的寫 入置’依照寫入次數增加並宜 田 、、 料r、 9加其寫入f，並控制與各寫入動作 士應<上述臨限値電壓的變化量，使之保持約一定。 (”除上述效果之外，還實現了具更安定的寫入動作、縮短 2時間及改善不艮產生率的效果。其方法爲：在上述搜 寸”，入動作万面，一起降低寫入電壓與窝入時間，使之 上述窝入動作（其係與上述寫入量對應）者爲小，來減輕 剩寫入特性。 (^)除上述效果之外，還可使電源電路逐步簡化來達到 貝、安定寫人動作的效果。其方法爲：與㈣之窝入量 較，在維持電壓㈣的情況下，增加寫人時間，來增加 因應上述寫入次數而增加的寫入量。 (7) 除上述效果之外，還可緩和對記憶格施加的電壓，來達 =確實、钱寫人動作的效果。其方法爲：讓先前的寫 %壓和寫入時間一起增加，來增加爲因應上述寫入次數 增加的寫入量。 (8) 本發明之非揮發性記憶體之寫入方法具有，安定的寫 動作、縮短實質的寫入時間以及改善不良產生率的效果 、寫入方去可對下述兒憶資料進行電子性窝入與刪除動 比 過 確 相 爲 入 而 入 •-----------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂.- 43- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 486811 經濟部中央標準局員工消費合作社印製 五、發明説明（41 ,作、’、其包含複數個記憶元件，該記憶元件包含記憶資料， j該記憶資料與浮動閘門中所存積的電荷量對應。而該電 荷量係存積於複數之字元線與複數之位元線以及浮動^二 中。而上述浮動閘門係位於上述複數字元線與複數之位 線的交點。 —上述非揮發性記憶體之寫入方法係進行如下動作控制設 定： 在開始進行寫人之際，實施至少—次乃至複數次的搜尋 寫入動作及與該動作對應之確認動作；而上 作之寫入量係設定比上述既定窝入量爲低。-動 在進仃數次的搜尋窝入動作及與該動作對應之確認動作 後，則實施窝入動作（其係被設定爲既定窝入量）及與該動作對應之確認動作。 一精由上述確認動作，當判定臨限値電壓（其係與上述記憶 元件之浮動閘門之電荷量對應）達到所預期之臨限値電壓 時，則結束上述寫入動作。 (9) 除上述效果之外，對具過剩寫入特性與正常寫入特性的 记隐格，貝現了具確實、安定寫入動作的非揮發性記憶 體。其方法爲：把上述寫入量，以電壓大小和窝入時間的 積來汉足，把上述既定的寫入量，以電壓和時間來設定， 並使上述記憶元件之臨限値電壓的變化量維持大約一定； 把上述搜尋寫入動作上之寫入量的複數次量，設定成與上 述既定的窝入量相對應。 (10) 除上述效果之外，還實現了具有大記憶容量和安定寫 (請先聞讀背面之注意事項再填寫本頁) -裝· 訂 -— I - · -44 486811 A7 B7 42 五、發明説明（ 入動作的非揮發性記憶體。其方法爲：讓記憶元件具有由 4値所構成的記憶資料，且該記憶資料係與存積於浮動閘 門中之電荷量相對應。 (1 1)除上述效果之外，還實現了對正常寫入特性之記憶 格，具有確實、安定寫入動作的非揮發性記憶體，其方法 爲：把上述既定的寫入量，對應寫入次數增加其窝入量， 並控制與各寫入動作對應之上述臨限値電壓的變化量，使 之保持約一定。 (1 2 )除上述效果之外，還實現了具更安定的寫入動作、縮 短寫入時間及改善不良產生率的非揮發性記憶體。其方法 爲·在上述搜尋寫入動作方面，一起降低寫入電壓與窝入 時間，使之比上述寫入動作（其係與上述寫入量對應）者爲 小，來減輕過剩寫入特性。 (1 3 )除上述效果之外，還實現了電源電路逐步簡化，具確 實、安定寫入動作的非揮發性記憶體。其方法爲：與先前 之寫入量相較，在維持電壓相同的情況下，增加其窝入時 間’來增加爲因應上述窝入次數而增加的寫入量。 (14)除上述效果之外，還實現了可緩和對記憶格施加的電 壓，具確實、安定寫入動作且高信賴度的非揮發性記憶 體。其方法爲：讓先前的寫入電壓和寫入時間一起增加， 來增加爲因應上述窝入次數而增加的寫入量。 以上用實施例針對本發明發明者所發明的内容進行了具 體的説明。但本發明並不僅限於述實施例，只要不是在二 脱離本發明主旨的範圍内，是可以進行種種變化$ (請先閲讀背面之注意事項再填寫本頁} 裝 經濟部中央標準局員工消費合作社印製 45- 經濟部中央標準局員工消費合作社印製 486811 A7 ----—----- - B7 五、發明説明^ ^ 一~·——~ 如，因搜尋窝入動作而超越所預期的臨限値電壓時，則實 $漂移檢出，如發現不良則立刻進行刪除，如再度發生錯 為則可判疋爲不良組，並切換爲冗長組。又如在上述圖 22、圖23的系統上，制對快閃記憶體不*行寫入或讀出 的生檔，藉由漂移格對被視爲不良組者實施再度的刪除動 作和寫入動作，如果可被良好寫入的話，則可改窝管 料，並登錄在預備組中。 ’ 記憶陣列及其具體電路，如爲上述般用來實施刪除、寫 入及讀出動作者即可。此外，記憶狀態和上述實施例所示 相反者亦可。譬如，使上述圖2 1等的” 0 1 ”或”丨，，的臨限 電壓分佈爲删除狀態，且在寫入動作上降低臨限値電壓二 來獲得其餘3値或！値’此種做法亦可。本發明之非揮發性 圮憶體及其寫入方法應用範圍極廣。 發明的效旲 以下就本發明所揭示具代表性之發明效果簡述如次：本 發明之非揮發性記憶體係具有對下述記憶資料進行電子性 寫入與刪除的功能，其包含複數個記憶元件。上述記憶元 件包含1己憶資料，且該記憶資料與浮動閘門中所存積的電 荷量對應。而該電荷量係存積於複數之字元線與複數之2 疋線以及浮動閘門中。而上述浮動閘門係位於上述複數字 元線與複數之位元線的交點。 上述非揮發性記憶體包含寫入控制電路，其係對上述記 憶元件以既定的寫入量實施寫入動作，並實施確認動作： 控制上述存積於浮動閘門之電荷量。上述窝入控制電路在 -46- ^紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公慶')----- (請先閲讀背面之注意事項再填寫本頁) 裝 線 經濟部中央標準局員工消費合作社印製 4删11 五、發明説明（44 ) 1釓進行寫入之際，實施至少一次乃至複數次的搜尋寫入 乍及與族動作對應之確認動作。上述搜尋寫入動作之窝 入里係設定比上述既定寫入量爲低。 藉由本發明，可獲得安定的寫入動作、縮短寫入時間以 及縮短實質寫入時間的效果。 、本發明I非揮發性記憶體之寫入方法，其係具有對下述 记憶資料進行電子性寫入與删除的功能，其包含複數個記 憶疋件。上述記憶元件包含記憶資料且該記憶資料與浮動 閘門中所存積的電荷量對應。而詨電荷量係存積於複數之 竽π線與複數之位元線以及浮動閘門中。而上述浮動閘門 係位於上述複數字元線與複數之位元線的交點。 上述非揮發性記憶體之寫入方法係進行如下動作控制設 定： 在開始進行寫入之際，實施至少一次乃至複數次的搜尋 寫入動作及與該動作對應之確認動作；而上述搜尋寫入動 作之窝入量係設定比上述既定寫入量爲低。 在進行數次的搜尋寫入動作及與該動作對應之確認動作 後，則實施寫入動作（其係被設定爲既定寫入量）及與該動 作對應之確認動作。 藉由上述確認動作，當判定臨限値電壓（其係與上述記憶 元件之浮動閘門之電荷量對應）達到所預期之臨限値電塵 時，則結束上述寫入動作。藉由本發明之非揮發性記憶體 之寫入方法，可獲得安定的寫入動作、縮短寫入時間以及 縮短實質寫入時間的效果。 -47- 本紙張尺度適用中國國家標率（ CNS > Α4規格（210X 297公釐） (請先閱讀背面之注意事項存填寫本頁) -装. 、1Τ

Claims (1)

  1. 申請專利範圍 ----------1 *t--- (請先閱讀背面之注意事項再填寫本頁) 種非揮發性元憶體’其特徵在於具備複數個字線與腹 數個位元線及複數個記憶元件，該記憶元件具有對存積 於上述複數之字線與位元線交點的浮動閘門之電荷量作 對應之記憶資料，並進行上述記憶資料之電子性寫入及 删除的動作， 該記憶體具有寫入控制電路，其係對上述記憶元件以 特足的寫入量實施寫入動作，並進行確認動作後，控制 上述存積於浮動閘門之電荷量；k 上述寫入控制電路在開始進行寫入之際，實施至少一 /人到複數次寫入量之設定較上述特定寫入量低的搜尋寫 入動作，及與該動作對應之確認動作。 2 .如申請專利範圍第1項之非揮發性記憶體，其中 上述寫入量係依照電壓大小與寫入時間的積來設定， 上述特定的寫入量係以電壓和時間來設定，且上述記憶 元件之臨限値電壓的變化量必須大致維持固定； 、上述搜尋寫入動作之複數次的窝入量必須對應上述特 足的寫入量設定。 3·如申請專利範圍第2項之非揮發性記憶體，其中： 經濟部智慧財產局員工消費合作社印製 上述記憶元件係具有對應存積於浮動閘門電荷量之包 含4値的記憶資料者。 4 ·如申請專利範圍第3項之非揮發性記憶體，其中 上述特定的寫入量，係依照寫入次數增加其寫入量， 並控制與各窝入動作對應之上述臨限値電壓的變化量， 大約保持固定者。 -48- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉
    如 圍第4項之非揮發性記憶體，其中 入動：哥寫入動作係相較於對應上述特定寫入量的寫 入動作’至少窝入時間較短者。 ’窝 6.如申請專利範圍第η之非揮發性記憶體，其中 下〜込寫入次數乏寫入量的增加，係於固定寫入電 ’相較先前的寫人動作，窝人時間的增加者。 •如申請專利範11第5項之非揮發性記憶體，其中 對應上述寫入次教>宜人县 人数I冩入量的増加，係至少增加先前 的寫入時間者^ 8· ------------裝— (請先閱讀背面之注意事項再填寫本頁) 種非揮發性記憶體之寫入方法，其特徵爲： 有複數的子線與複數的位元線，及於上述複數的字 線與複數的位元線交點之複數的記憶元件，其係包含對 應存積於浮動閘門電荷量之記憶資料，並進行上述記憶 資料電子式的寫入及刪除之動作； 於開始寫入時，進行i次乃至複數次已設定爲較上述特 足之寫入量的搜尋寫入動作及該對應的確認動作； 於複數次的搜尋寫入動作與確認動作後，進行對上述 已設定特定寫入量之寫入動作及該對應之確認動作以控 制寫入動作； 經濟部智慧財產局員工消費合作社印製 及終止上述寫入動作，係於上述確認動作中，當判定 對應於上述記憶元件之浮動閘門電荷量的臨限値電I@ 達預期的臨限値電壓時執行。 9 ·如申請專利範圍第8項之非揮發性記憶體之寫入方法， 其中 49- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 486811 A8 B8 C8 D8 、申請專利範圍 上述寫入量，係以電壓大小及寫入時間的積來設定 者；上述特足的寫入量，係以電壓和時間來設定，將上 述記憶元件之臨限値電壓的變化量大約維持固定者；及 於上述搜尋寫入動作之複數次的寫入量，係對應上述特 定的寫入量設定者。 10·如申請專利範圍第9項之非揮發性記憶體之窝入方法， 其中 上述記憶元件係具有對應存積於浮動閘門電荷量之包 含4値的記憶資料者。 11·如申請專利範圍第i 〇項之非揮發性記憶體之窝入方法， 其中 上述特定的寫入量，係依照寫入次數增加其寫入量， 並控制與各寫入動作對應之上述臨限値電壓的變化量， 大致保持固定者。 12·如申請專利範圍第i i項之非揮發性記憶體之窝入方法， 其中 上述搜尋寫入動作係相較於對應上述特定窝入量之寫 入動作，至少寫入時間較短者。 13·如申請專利範圍第1 2項之非揮發性記憶體之寫入方法， 其中 對應上述寫入次數之寫入量的增加，係於固定寫入電 壓下，相較先前的寫入動作，寫入時間的增加者。 14·如申請專利範圍第i 2項之非揮發性記憶體之窝入方法， 其中 -50- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 訂· 經濟部智慧財產局員工消費合作社印製 486811 A8 B8 C8 D8 申請專利範圍 對應上述寫入次數之寫入量的增加，係至少增加先前 的寫入時間者。 (請先閱讀背面之注意事項再填寫本頁) S·. 經濟部智慧財產局員工消費合作社印製 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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